JPS61287258A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体記憶装置に関するものであり。

特に、容量素子とＭＩＳＦＥＴとの直列回路からなるメ
モリセルを備えた半導体記憶装−に適用して有効な技術
に関するものである。

［背景技術］ ダイナミックランダムアクセスメモリ（Ｄ　ＲＡＭ）の
メモリセルはＭ　Ｉ　Ｓ　ＦＥＴと容量素子の直列回路
からなるものである。このＤＲＡＭの集積度を増大する
ために、前記容量素子の容量値を低減させずに半導体基
板に占める面積を縮小させる技術が研究されている。こ
のような技術の一つとして、半導体基板のＭ　Ｉ　Ｓ　
ＦＥＴの近傍の表面を深さ方向にエツチングして細孔（
ｔｒｅｎｃ）＋またはｍｏａｊ）を形成し、この細孔内
に半導体基板を用いずに容量素子を形成する技術がある
。容量素子を構成するための第１電極、誘電体となる絶
縁膜および第２電極のそれぞれは、細孔の内壁を酸化し
て絶縁膜を形成した後に、順次積層して形成される。

ところが、本発明者の検討によれば、前記のような構成
の容量素子では、ＤＲＡＭの集積度をさらに増大させる
ことは困難となる。前記第２ｖｔ極は、接地電位、例え
ば０［ｖ］またはＶ　ｃ　ｃ電位、例えば５〔ｖ］の電
源に接続されるが、第１電極はＭＴＳＦＥＴの一方の半
導体領域に接続する必要がある。このため、その半導体
領域の上面に。

第１導電層と半導体領域を接続するための接続孔を形成
する必要があり、この接続孔の専有面積及び形成時のマ
スク合せ余裕によってメモリセルの面積が増加するから
である。

なお、！Ｉ孔の内部に導電層と絶縁膜を順次積層して容
量素子を構成する技術は１例えば特願昭５９−１２５１
７４号に記載されている。

［発明の目的］ 本発明の目的は、メモリセルの専有面積を小さくシ、か
つメモリセルの情報の保持時間を増大することが可能な
技術を提供することにある。

本発明の他の目的は、メモリセルの専有面積を縮小し、
かつメモリセルのＭ　Ｉ　Ｓ　ＦＥＴの半導体領域の寄
生容量を低減してＤＲＡＭの電気的動作速度を向上する
ことが可能な技術を提供することにある。

本発明の他の目的は、メモリセルの専有面積を縮小し、
かつメモリセルのＭＩＳＦＥＴの半導体領域と半導体基
板の間の絶縁耐圧を向上することが可能な技術を提供す
ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付した図面によって明らかになる
であろう。

［発明の概要］ 本願によって開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

すなわち、メモリセルを構成するための容量素子とＭＩ
ＳＦＥＴを半導体基板上に設けた同層の導電層に構成す
ることによって、メモリセルの専有面積を小さくし、か
つ情報の保持時間を増大するようにしたものである。

以下１本発明の構成について、実施例とともに説明する
。

なお、実施例を説明するための全回において、同一機能
を有するものには同一符号を付け、その゛くりかえしの
説明は省略する。

［実施例コ 第１図乃至第３図は、本発明の一実施例のＤＲＡＭのメ
モリセルの構成を説明するための図であり、第１図は、
そのメモリセルの平面図、第２図は、メモリセルの構成
を見易すくするために、データ線と、容量素子の容量電
極のうちの半導体基板上に設けられた部分を除去して示
すメモリセルの平面図、第３図は、第１図の■−■切断
線における断面図である。

なお、第１図および第２図において、メモリセルの構成
を見易すくするために、導電層間に設けられる絶縁膜を
図示しない。

第１図乃至第３図において、１はメモリセルの容量素子
であり、第２図に示すように、後述するＭ　Ｔ　Ｓ　Ｆ
ＥＴのゲート電極２と交差しないように設けられ、第３
図に示すように、ｐ−型の半導体基板３の表面から深さ
方向に延びる細孔（符号を付していない６）の内部の絶
縁膜４上に、第１電極５、絶縁膜６、第２電極７を順次
積層して構成してあり、前記第２電極７の細孔の内部以
外の部分は、第１図に示すようなパターンで、半導体基
板３の上部に設けである。

また、メモリセルのＭ　Ｉ　Ｓ　ＦＥＴは、第３図に示
すように、半導体基板３の上面に設けた薄い絶縁膜１７
の上に設けてあり、ｎ＋型の多結晶シリコン層からなる
半導体領域８．エピタキシャル層からなるチャネル領域
９、ゲート絶縁膜１０およびゲート電極２とで構成しで
ある。このＭＩＳＦＥＴの半導体領域８およびチャネル
領域９は、容量素子１の第１電極５と同層の導電層から
なり、またＭ　Ｉ　Ｓ　ＦＥＴの一つの半導体領域８は
前記第１電極５に電気的に接続しである。１１はチャネ
ル領域９の下部の絶縁膜１７を選択的に除去して形成し
た開孔であり、エピタキシャル層を形成するためのもの
である。

１２は絶縁膜であり、メモリセルの間を電気的に分離す
るためのものである。この絶縁膜１１は、同一のメモリ
セルにおいて、容量素子ｌとＭＩＳＦＥＴの半導体領域
８の間には設けていない。１３と１４は縁膜、１５は接
続孔であり、この接続孔１５を通してデータ線１６が所
定の半導体領域８に接続しである。

以上の説明から理解できるように、メモリセルの容量素
子１をＭ　Ｉ　Ｓ　ＦＥＴのゲート電極２と交差しない
ように設け、かつ前記容量素子１の第１電極５とＭＴＳ
ＦＥＴの一つの半導体領域８が同層の導電層となるよう
に構成したことにより、前記第１電極５と半導体領域８
を接続孔を用いることなく電気的に接続することができ
るので、メモリセルの占める面積を縮小して、ＤＲＡＭ
の集積度を増大することができる。また、容量素子１に
蓄積される電荷が容量素子１の周囲の半導体基板３中に
生じる反転層によってデータ線１６に流出することがな
いので、情報の保持時間を増大することができる。

Ｍ　Ｉ　Ｓ　ＦＥＴの半導体領域８と半導体基板３との
間に絶縁膜１７を設けたことにより、前記半導体領域８
と半導体基板３の間の寄生容量が低減されるので、ＤＲ
ＡＭの書き込み読み出しの動作速度の高速化を図ること
ができる。また、データ線１６が半導体領域８中に拡散
することによる半導体領域８と半導体基板３の間の絶縁
破壊を防止することができるので、ＤＲＡＭの電気的信
頼性を向上することができる。

Ｍ　Ｉ　Ｓ　ＦＥＴのチャネル領域は不純物を含有しな
い多結晶シリコン層によって構成することもできるが、
このようにすると、その多結晶シリコン層からなるチャ
ネル領域と半導体領域８の間の接合耐圧が低下し、リー
ク電流が増大する。そこで、本実施例では、前記のよう
にチャネル領域をエピタキシャル層としたものである。

これにより、ソース領域またはドレイン領域となる半導
体領域８とチャネル領域の間の接合耐圧が向上するので
、それら半導体領域８とチャネル領域の間のリーク電流
を低減してメモリセルの電気的特性を向上することがで
きる。

前記のように細孔の内部の絶縁膜４上に、第１電極５、
絶縁膜６、第２電極７を順次積層して容量素子１を構成
したことにより、容量素子１が半導体基板３の表面上に
占める面積が同一であっても、容量素子１の表面積が増
加するので、容量素子１の容量値を増大することができ
る。

また、前記絶縁膜１７は、細孔の内壁の絶縁膜４より薄
いので、この膜厚差を利用して、半導体基板３の上面が
露出する程度にエツチングして除去することもできる。

このように、半導体基板３の上面に絶縁膜１７を形成し
ないことによって、ＭＩＳＦＥＴのチャネル領域９ばか
りでなく、半導体領域８もエピタキシャル層にすること
も可能である。チャネル領域および半導体領域８をとも
にエピタキシャル層にすることによって、ＭＩＳＦＥＴ
の導通状態においては、チャネル領域と半導体領域８と
の接合抵抗が低減され、非導通状態においては、チャネ
ル領域と半導体領域８との接合耐圧が高くなるので、Ｍ
　Ｉ　Ｓ　ＦＥＴの電気的特性を向上することができる
。

前記のように、半導体基板３の上面に絶縁Ｉｌｌ　１７
を設けなくとも、細孔型容量素子ｌをゲート電極ｌと交
差しないように設けであるので、情報となる電荷の反転
層によるリークは防止することができる。

次に、本実施例の容量素子ｌおよびＭＩＳＦＥＴの製造
方法を説明する。

第４図乃至第７図は本実施例のＤＲＡＭの製造方法を説
明するための図であり、第４図乃至第７図において領域
Ａはメモリセルの各製造工程における断面図、第４図乃
至第７図において領域Ｂは周辺回路を構成するＭＩＳＦ
ＥＴの各製造工程における断面図である。

まず、第４図に示すように、領域Ａの半導体基板３の表
面を異方性のエツチングによってエツチングして、細孔
を形成する。エツチング用のマスクは、半導体基板３の
表面を酸化して形成した酸化シリコン膜１７と、この上
にＣＶＤ技術等によって形成した窒化シリコン膜（図示
していない）およびレジスト膜（図示していない）とで
構成する。

前記マスクとなる酸化シリコン膜１７と窒化シリコン膜
とは、半導体基板３の全面に形成するので、領域Ｂ全域
に形成される。次に、前記窒化シリコン膜をマスクとし
て細孔の内壁を酸化することによって酸化シリコン膜か
らなる絶縁膜４を厚く形成する。細孔を形成した後に、
マスクとして用いた窒化シリコン膜を除去する。この後
、酸化シリコン膜１７を除去し、新たに基板表面に酸化
シリコン膜を熱酸化により形成してもよい。あるいは、
細孔のエツチング用マスクを全て除去したのち。

ＪＪＩ上全面に熱酸化による酸化膜を形成してもよ次に
、容量素子ｌの第１電極５の一部となる導電層１８を形
成するために、多結晶シリコン層を例えばＣＶＤ技術に
よって絶縁膜４および酸化シリコン膜１７の全面に形成
する９この多結晶シリコン層には抵抗値を低減するため
の不純物としてｎ型不純物（リン、ヒ素）を導入する。

次に、酸化シリコン膜１７の上面が露出する程度に前記
多結晶シリコン層を異方性のエツチングによってエツチ
ングして１Ｍ孔の内部の側壁にのみ多結晶シリコン層を
残す。導電層１８は、後述の導電層１９を選択的にｎ型
化するときに有効である。細孔の底部の前記多結晶シリ
コン層はエツチングによって除去される。

次に、ＭＩＳＦＥＴのチャネル領域が設けられる部分の
酸化シリコン膜１７を選択的にエツチングして開孔１１
を形成する。

次に、ＣＶＤ技術等によって多結晶シリコン層１９を基
板全面に（導電層１８および絶縁膜１７を覆って）形成
する。この後、領域已に設けられた多結晶シリコン［１
９を選択的に除去する。多結晶シリコン層１９には抵抗
値を低減するための不純物を導入しないようにする。こ
れは、後述する酸化膜及び２２形成のとき有効である。

多結晶シリコン層１９の形成時に、開孔１１を通して半
導体基板３に被着した部分の多結晶シリコン層１９がエ
ピタキシャル成長するので、チャネル領域９となるべき
部分を単結晶化することができる。

このように、開孔１７を通して半導体基板３に接してい
る部分及びその近傍のみをエピタキシャル成長させるこ
とにより、その開孔１１の部分を容易に単結晶化するこ
とができる。なお、エピタキシャル層、すなわちチャネ
ル領域９となるべき部分は、半導体基板３上の全面に多
結晶シリコン層１９を堆積した後、チャネル領域９とな
るべき部分の多結晶シリコン層１９をレーザー等によっ
てアニールすることによって単結晶化することもできる
。

次に、第５図に示すように、領域Ｂに相補型のＭ　Ｉ　
Ｓ　ＦＥＴ　（Ｃ−Ｍ　Ｉ　Ｓ　ＦＥＴ）を形成するた
めのｐ−型ウェル領域２０とｎ−型ウェル領域２１を良
く知られたイオン打込み及びアニールによって形成する
。

次に、領域Ａに示すように、メモリセル間の多結晶シリ
コン層１９を選択的に熱酸化することによって絶縁膜１
２を形成する。これは、周知の窒化シリコン膜をマスク
として用いたシリコンの選択的な酸化（ＬＯＧＯ８）に
よって形成すればよい。

この絶縁膜１２を形成する工程と同一工程で領域Ｂにフ
ィールド絶縁膜２２を形成する。多結晶シリコン層１９
には抵抗値を低減するための不純物が導入されていない
ので、絶縁膜工２およびフィールド絶縁膜２２を形成す
る際の酸化速度は同程度である。なお、ｐ−型ウェル領
域２０におけるフィールド絶縁ｒ！Ａ２２の下部には、
ｐ＋型チャネルストッパ領域２３を形成する。チャネル
ストッパ領域２３を形成するためのｐ型不純物、例えば
ボロンは、フィールド絶縁膜２２を形成する以前　　　
−に、予じめイオン打込みによって半導体基板３の表面
に導入する。この不純物を導入するためのマスクは、例
えばシリコンの選捩的酸化のためのシリコン窒化膜マス
ク及びレジストを用いる。次に、第２電極７（第３図参
照）の下部となる多結晶シリコンＭ１９にｎ型不純物、
例えばヒ素またはリンをイオン打込み等によって導入す
る。イオン打込み時のマスクは、例えばレジストを用い
る。このレジストマスクは、少なくとも、チャネル領域
９となるべき領域を覆っていればよい。詳細は図示して
いないが、多結晶シリコン層１８の存在によって多結晶
シリコン層１９は基板の主表面に対して垂直ではなく、
ある角度をもって形成される。

このため、イオン打込みした不純物は、多結晶シリコン
層１９の底部のみならず、側壁部分にも導入される。さ
らに、各熱処理工程において、導電ＪＦ５１８に含まれ
ている不純物が多結晶シリコン層１９に拡散する。これ
によって第１電極５の抵抗値は、充分に小さな値となる
。

次に、第６図に示すように、領域ＡにメモリセルのｖＩ
誘電体なる絶縁膜６を形成する。この絶縁膜６は、多結
晶シリコン層１９の表面を酸化して形成した酸化シリコ
ン膜と、この上にＣＶＤ技術等によって形成した窒化シ
リコン膜とで構成する。

多結晶シリコン層１９の酸化時に、領域Ｂの半導体基板
１の表面も酸化されて酸化シリコン膜が形成され、また
窒化シリコン膜も同様に形成される。

なお、窒化シリコン膜は絶縁膜１２およびフィールド絶
縁膜２２の上にも形成されるが１図示はしていない。

次に、容量素子１の第２電極７となる多結晶シリコン肩
をＣＶＤ技術等によって絶縁膜６の全面に形成する。こ
の多結晶シリコン層には、抵抗値を低減するためのｎ型
不純物、例えばリンを熱拡散等によって導入する１次に
、前記多結晶シリコン層の不要な部分をエツチングによ
って除去して、第１図に示したようなパターンの第２電
極７を形成する。このエツチングによって、誘電体を構
成する窒化シリコン膜が露出する。

この露出した誘電体を構成する窒化シリコン膜を熱リン
酸によって除去し、さらにその窒化シリコン膜の下の酸
化シリコン膜をフッ酸系のエツチング液によって除去す
る。次に、第２電極７の表面を酸化して絶縁膜１３を形
成する。絶縁膜１３の形成時に、露出している多結晶シ
リコン層１９の表面および半導体基板３の表面が酸化さ
れるが、多結晶シリコン層１９および半導体基板３に形
成される酸化シリコン膜の膜厚は、絶縁膜１３の膜厚よ
り極めて薄い。

この膜厚差は、第２電極７の不純物濃度と、多結晶シリ
コン層１９および半導体基板３の不純物濃度の差による
。具体的には、絶縁膜１３の膜厚を２０００オングスト
ロームＣ以下、［Ａコと記述する）程度に形成すると、
多結晶シリコン層１９の表面および半導体基板３の表面
に形成される酸化膜の膜厚は、Ｉ　５０　［Ａ］程度で
ある。

なお、第２電極７の形成時に露出した誘電体を構成する
窒化シリコン膜をマスクとして絶縁膜１３を形成し、多
結晶シリコン層１９および半導体基板３の表面が酸化さ
れないようにすることもできる。この残存させた窒化シ
リコン膜は、絶縁膜１３をマスクとして除去すればよい
。

次に、第７図に示すよ゛うに、絶縁膜１３の形成時に領
域Ａの多結晶シリコン層１９および領域Ｂの半導体基板
３の表面に形成された酸化膜を除去した後に、それらの
表面を新に酸化して、ＭＩＳＦＥＴのゲート絶縁膜１ｏ
を形成する。次にｌＭＩＳＦＥＴのしきい値電圧を調整
するためのｐ型不純物、例えばボロンをイオン打込みに
よって導入する。これは１例えばレジストマスクを用い
、少なくとも、チャネル領域９となる領域に選択的に行
なう。次に、半導体基板３上の全面にＣＶＤ技術等によ
って多結晶シリコン層を形成し、この多結晶シリコン層
を選択的にエツチングして領域Ａと領域Ｂとにそれぞれ
Ｍ　Ｉ　Ｓ　ＦＥＴのゲート電極２を形成する。このゲ
ート電極２は、モリブデン、タンタル、ダンゲステン等
の高融点金属層またはこれら高融点金属のシリサイド層
またはこれらのいずれかの層を多結晶シリコン層の上に
設けた多層膜とすることもできる。

次に、領域Ａの、メモリセルの半導体領域８および領域
Ｂのｎチャネル型ＭＩＳＦＥＴのソース、ドレイン２４
を形成するためのリン、ヒ素等のｎ型不純物をイオン打
込みによって多結晶シリコン層１９またはＰ型ウェル領
域２０に導入する。イオン打込みのためのマスクは、例
えばレジストを用いる。

前記イオン打込みの後に、ｎチャネル型ＭＩＳＦＥＴが
設けられるでいる領域にレジスト等からなるマスクを形
成する。次に、領域Ｂのｐチャネル型ＭＩｓＦＥＴのソ
ース、ドレイン２５を形成するためのボロン等のＰ型不
純物をイオン打込みによって導入する。

次に、第３図に示した絶縁膜１４を半導体基板３上の全
面に形成する。次に、接続孔１５を形成・し、さらに、
データ線１６を形成する。このデータ線１６の形成時に
は、領域Ｂに設けられているＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔの
間を接続するための導電層も形成する。

以上の説明から理解できるように、本実施例のＤＲＡＭ
の製造方法によれば、次の効果を得ることができる。

（１）メモリセルのＭＩＳＦＥＴのゲート絶縁膜ｌＯを
不純物を導入していない多結晶シリコン層１９を酸化し
て形成したことにより、その多結晶シリコン層１９と半
導体基板３の酸化速度が同程度になるので、前記メモリ
セルのゲート絶縁膜１０の形成時に周辺回路を構成する
ＭＩＳＦＥＴのゲート絶縁膜１０を形成することができ
る。

（２）前記（１）により、メモリセルのＭＩＳＦＥＴと
周辺回路のＭ　Ｉ　Ｓ　ＦＥＴを同一製造工程で形成す
ることができる。

（３）容量素子１の第１電極５を形成するための多結晶
シリコン層に不純物を導入する以前に、その多結晶シリ
コン層の所定部を酸化してメモリセル間を分離するため
の絶縁膜１２を形成したことにより、その多結晶シリコ
ン層と半導体基板３の酸化速度が同程度であるので、絶
縁膜１２とフィールド絶縁膜２２を同一工程で形成でき
る。

なお、前記容量素子１は、細孔の内部に構成したが、前
記細孔を形成せずに、半導体基板３の表面上に絶縁膜４
を形成し、この上に前記第１電極５、絶縁膜６、第２電
極フを積層して構成することもできる。このように、細
孔を形成せずに容量素子１を構成することにより、細孔
を形成するために必要となるマスク工程、エツチング工
程等を不要にすることができる。

［効果］ 本願によって開示された新規な技術によれば。

以下の効果を得ることができる。

（１）、メモリセルの細孔型容量素子をＭＩＳＦＥＴの
ゲート電極と交差しないように設け、かつ前記細孔型容
量素子の第１電極とＭＩＳＦＥＴの一つの半導体領域が
同層の導電層となるように構成したことにより、前記第
１電極と半導体領域を接続孔を用いることなく電気的に
接続することができるので、メモリセルの占める面積を
縮小して、ＤＲＡＭの集積度を向上することができる。

（２）、前記（１）により、細孔型容量素子に蓄積され
る電荷が、細孔型容量素子の周囲の半導体基板中に生じ
る反転層によってデータ線に流出することがないので、
情報の保持時間を増大することができる。

（３）、ＭＩＳＦＥＴの半導体領域と半導体基板との間
に絶縁膜を設けたことにより、前記半導体領域と半導体
基板の間の寄生容量が低減されるので、ＤＲＡＭの書き
込み読み出しの動作速度の高速化を図ることができる。

（４）、前記（３）により、データ線が半導体領域中に
拡散することによるその半導体領域と半導体基板の間の
絶縁破壊を防止することができるので、ＤＲＡＭの電気
的信頼性を向上することができる。

（５）、多結晶シリコン層に構成したメモリセルのＭＬ
ＳＦＥＴのチャネル領域をエピタキシャル成長によって
単結晶シリコンとしたことにより、ソース領域またはド
レイン領域となる半導体領域とチャネル領域の間の接合
耐圧が向上するので、それらチャネル領域と半導体領域
の間のリーク電流を低減してメモリセルの電気的特性を
向上することができる。

（６）、半導体基板に細孔を形成し、この細孔の内部に
容量素子を構成したことにより、半導体基板の表面に占
める容量素子の面積を増加させずに容量値を増大するこ
とができる。

（７）、メモリセルのＭＩＳＦＥＴのチャネル領域とソ
ース、ドレイン領域をともにエピタキシャル成長によっ
て単結晶シリコンとすることによって、ＭＩＳＦＥＴの
導通状態においては、チャネル領域とソース、ドレイン
領域の接合抵抗が低減され、非導通状態においては、チ
ャネル領域とソース、ドレイン領域の接合耐圧が高くな
るので、ＭＩＳＦＥＴの電気的特性を向上することがで
きる。

（８）、メモリセルのＭＩＳＦＥＴのゲート絶縁膜を不
純物を導入していない多結晶シリコン層を酸化して形成
したことにより、その多結晶シリコン層と半導体基板の
酸化速度が同程度になるので。

前記メモリセルのゲート絶縁膜の形成時に周辺回路を構
成するＭＩＳＦＥＴのゲート絶縁膜も形成することがで
きる。

（９）、前記（７）により、メモリセルのＭＩＳＦＥＴ
と周辺回路のＭＩＳＦＥＴを同一製造工程で形成するこ
とができる。

（１０）、容量素子の第１電極を形成するための多結晶
シリコン層に不純物を導入する以前に、その多結晶シリ
コン層の所定部を酸化してメモリセル間を分離するため
の絶縁膜を形成したことにより、その多結晶シリコン層
と半導体基板の酸化速度が同程度になるので、前記絶縁
膜とフィールド絶縁膜を同一工程で形成できる。

以上、本発明者によってなされた発明を実施例にもとす
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であるこ°とはいうまでもない。

例えば、本発明は、半導体基板ばかりでなく、ガリウム
とヒ素との化合物からなる半絶縁性基板を用いた場合に
も有効である。半絶縁性基板を用いるときには、前記実
施例において説明した絶縁膜４は不要である。

また、絶縁膜４を半導体基板のメモリセルが設けられる
領域の全域に形成することもできる。この絶縁膜４は、
実施例においてメモリセルを構成するＭＩＳＦＥＴの下
部に設けた絶縁膜１７より厚いので、ＭＩＳＦＥＴの半
導体領域と半導体基板との間の寄生容量をさらに低減す
ることができる。絶縁膜４をＭＩＳＦＥＴと半導体基板
の間に介在させるには、次のようにして絶＃！膜４を形
成すればよい。すなわち、細孔の形成時のエツチングマ
スクとなる窒化シリコン膜のメモリセル形成領域に設け
られる部分を選択的に除去し、この後半導体基板の露出
した表面を酸化して絶縁膜４を形成すればよい。

【図面の簡単な説明】

第１図乃至第３図は本発明の一実施例のＤＲＡＭのメモ
リセルの構成を説明するための図であり、第１図はその
メモリセルの平面図。 第２図はメモリセルの構成を見易すくするために、デー
タ線および容量素子の容量＃ｉ極の半導体基板の平面上
に設けられた部分を除去して示したメモリセルの平面図
、 第３図は第１図の■−■切断線におけるメモリセルの断
面図である。 第４図乃至第７図は本発明の一実施例のＤＲＡＭの製造
方法を説明するための図である。 １・・・容量素子、２・・・ゲート電極、３・・・半導
体基板、４．６．１２．１３．１４．１７・・・絶縁膜
、５．７・・・容量電極、８．２４．２５・・・半導体
領域、９・・・エピタキシャル層からなるチャネル領域
、１０・・・ゲート絶縁膜、１１・・・開孔、１５・・
・接続孔、１６・・・データ線、１８・・・容量電極を
構成するための導電層、１９・・・多結晶シリコン層、
２０．２１・・・ウェル領域、２２・・・フィールド絶
縁膜、２３・・・チャネルストッパ領域。 材ゴヘ゛５ 功ゴへ　δ

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の第１の領域に、第１絶縁膜、第１電極
   、第２絶縁膜および第２電極を順次積層して構成した容
   量素子と、前記半導体基板の第２の領域の上に導電層を
   設け、該導電層に構成したＭＩＳＦＥＴの一つの半導体
   領域とを電気的に接続してメモリセルを構成した半導体
   記憶装置。 ２、前記容量素子の第１電極とＭＩＳＦＥＴの一つの半
   導体領域とを同層の導電層で構成したことを特徴とする
   特許請求の範囲第１項に記載の半導体記憶装置。 ３、前記ＭＩＳＦＥＴを構成した導電層と半導体基板の
   間に第３絶縁膜が設けてあることを特徴とする特許請求
   の範囲第１項又は第２項に記載の半導体記憶装置。 ４、前記ＭＩＳＦＥＴのチャネル領域は、エピタキシャ
   ル層からなることを特徴とする特許請求の範囲第１項又
   は第２項に記載の半導体記憶装置。 ５、前記容量素子を、前記半導体基板の第１の領域から
   深さ方向に延びる細孔の内壁に、前記第１絶縁膜、第１
   電極、第２絶縁膜および第２電極を順次積層して構成し
   たことを特徴とする特許請求の範囲第１項又は第２項に
   記載の半導体記憶装置。 ６、前記ＭＩＳＦＥＴを構成した導電層と容量素子の第
   １電極は、一体に形成されていることを特徴とする特許
   請求の範囲第２項又は第５項に記載の半導体記憶装置。