JPS61292371A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61292371A JPS61292371A JP13361885A JP13361885A JPS61292371A JP S61292371 A JPS61292371 A JP S61292371A JP 13361885 A JP13361885 A JP 13361885A JP 13361885 A JP13361885 A JP 13361885A JP S61292371 A JPS61292371 A JP S61292371A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、シリコンを用いた半導体装置の構造に関する
。
。
（従来技術とその問題点）
シリコンのＭ ＯＳ （Ｍｅｔａｌ−Ｏｘｉｄｓ−８ｅ
ｍｉｃｏｎｄｕｃｔｏｒ）トランジスタは、シリコン基
板の表面を熱酸化してゲート酸化膜（ゲート絶縁膜つと
し、その上にドープした（あるいは最終的にはドープさ
れることになる）多結晶シリコン膜を堆積したあとパタ
ーニングし、同一面内にゲート、ソース、ドレインを形
成するという方法で製造されている。従って、１つの素
子が平面的に３つの領域からなること、コンタクト・ホ
ールの形成において２つ以上の領域が接触しないように
するために目合わせマージンをとる必要があることなど
から素子の微細化にはおのずと限界があった。特に近年
素子の微細化が進むと、ゲートの面積とかコンタクト−
ホールの面積とかに較べると揺かに本質的でない要素に
よって微細化が阻まれることになっている。
ｍｉｃｏｎｄｕｃｔｏｒ）トランジスタは、シリコン基
板の表面を熱酸化してゲート酸化膜（ゲート絶縁膜つと
し、その上にドープした（あるいは最終的にはドープさ
れることになる）多結晶シリコン膜を堆積したあとパタ
ーニングし、同一面内にゲート、ソース、ドレインを形
成するという方法で製造されている。従って、１つの素
子が平面的に３つの領域からなること、コンタクト・ホ
ールの形成において２つ以上の領域が接触しないように
するために目合わせマージンをとる必要があることなど
から素子の微細化にはおのずと限界があった。特に近年
素子の微細化が進むと、ゲートの面積とかコンタクト−
ホールの面積とかに較べると揺かに本質的でない要素に
よって微細化が阻まれることになっている。
それに対する１つの解決策として、ジャーナル・オン・
クリスタル・グロース（Ｊ、 Ｃｒｙｓｔ、Ｇｒｏｗｔ
ｈ）６３巻１９８３年、４９３〜５２６ページに記載さ
れているように、選択エピタキシャル成長法を用いた縦
型ＭＯ８）ランジスタの提案がある。提案されている構
造を第４図に示す。製造工程は特に示されていないが、
推定すると以下のようになる。まず、シリコン基板２８
を熱酸化し表面に５ｉｎ１２９を形成し、その上に不純
物をドープした多結晶の７リコン膜３０を堆積し、更に
その上に８１０！膜３１を形成したあと、部分的にシリ
コン基板を露出させる。そのあと熱酸化（あるいは、Ｃ
ＶＤ法）によりＳ１０．膜を全面に形成したあと、反応
性イオンエツチングによって側壁部だけに８１０゜膜３
２を残す。そのあとシリコン基板が露出した領域だけに
選択的にシリコンエピタキシャル成長層３３を形成する
。しかしながら、クリコンのデバイス・プロセスでは５
ｉ０２の薄膜を非常に多用する（表面保護や洗浄などに
８１０．薄膜の形成と除去は頻繁に用いられる）から、
第４図の構造ではゲート絶縁ｇ（ｓｉｏ、膜３２）がな
くなったり、破れたり、部分的に薄くなったりするとい
う問題点があった。また、反応性イオンエツチングによ
って損傷を５けたあるいはカーボンなどによって汚染さ
れたシリコン基板表面の回復処理としては、いまのとこ
ろ、クリコン基板表面を熱酸化し、形成されたＳ１０．
薄膜を除去することが最も有効であるが、その処理法を
用いると第４図の構造ではゲート絶縁膜の厚さが制御で
きないという問題点もあった、。
クリスタル・グロース（Ｊ、 Ｃｒｙｓｔ、Ｇｒｏｗｔ
ｈ）６３巻１９８３年、４９３〜５２６ページに記載さ
れているように、選択エピタキシャル成長法を用いた縦
型ＭＯ８）ランジスタの提案がある。提案されている構
造を第４図に示す。製造工程は特に示されていないが、
推定すると以下のようになる。まず、シリコン基板２８
を熱酸化し表面に５ｉｎ１２９を形成し、その上に不純
物をドープした多結晶の７リコン膜３０を堆積し、更に
その上に８１０！膜３１を形成したあと、部分的にシリ
コン基板を露出させる。そのあと熱酸化（あるいは、Ｃ
ＶＤ法）によりＳ１０．膜を全面に形成したあと、反応
性イオンエツチングによって側壁部だけに８１０゜膜３
２を残す。そのあとシリコン基板が露出した領域だけに
選択的にシリコンエピタキシャル成長層３３を形成する
。しかしながら、クリコンのデバイス・プロセスでは５
ｉ０２の薄膜を非常に多用する（表面保護や洗浄などに
８１０．薄膜の形成と除去は頻繁に用いられる）から、
第４図の構造ではゲート絶縁ｇ（ｓｉｏ、膜３２）がな
くなったり、破れたり、部分的に薄くなったりするとい
う問題点があった。また、反応性イオンエツチングによ
って損傷を５けたあるいはカーボンなどによって汚染さ
れたシリコン基板表面の回復処理としては、いまのとこ
ろ、クリコン基板表面を熱酸化し、形成されたＳ１０．
薄膜を除去することが最も有効であるが、その処理法を
用いると第４図の構造ではゲート絶縁膜の厚さが制御で
きないという問題点もあった、。
そこで、本発明の目的は、素子の所要面積が小さく、シ
かもゲート絶縁膜が制御性よく形成できる半導体装置の
提供にある。
かもゲート絶縁膜が制御性よく形成できる半導体装置の
提供にある。
（問題点を解決するための手段）
第１図は、本発明に対応する構造の半導体装置を示す断
面図である。本図の構造において、符号２、 ４． ６
の膜がフィールド絶縁膜に相当し、そのうちの符号６０
部分がゲート絶縁膜に相当する。
面図である。本図の構造において、符号２、 ４． ６
の膜がフィールド絶縁膜に相当し、そのうちの符号６０
部分がゲート絶縁膜に相当する。
また、符号８の膜が選択エピタキシャル成ＡＭに相当す
る。そして、符号１が７リコン基板であり、符号３が導
電性物質である。シリコン基板１の上に、熱酸化膜２と
導電性物質３と絶縁膜４とが層状でかクパターニングさ
れた領域があり、その領域とそれに接する選択エピタキ
シャル・シリコン領域５が薄い５ｉｓＮ、膜６によって
電気的に分離されている。選択エピタキシャル・シリコ
ン領域の下層および上層は高濃度層７および３９であり
、その中間層は低濃度の選択エピタキシャル−シリコン
膜８である。導電性物質３はゲート金属として働き、外
部より電圧を加えることによってＳ ｉ 、 Ｎ４膜６
と選択エピタキシャル・７リコン膜８との界面に形成さ
れるチャンネルの０Ｎ１０Ｅｉ’Ｆ を制御することに
なる。
る。そして、符号１が７リコン基板であり、符号３が導
電性物質である。シリコン基板１の上に、熱酸化膜２と
導電性物質３と絶縁膜４とが層状でかクパターニングさ
れた領域があり、その領域とそれに接する選択エピタキ
シャル・シリコン領域５が薄い５ｉｓＮ、膜６によって
電気的に分離されている。選択エピタキシャル・シリコ
ン領域の下層および上層は高濃度層７および３９であり
、その中間層は低濃度の選択エピタキシャル−シリコン
膜８である。導電性物質３はゲート金属として働き、外
部より電圧を加えることによってＳ ｉ 、 Ｎ４膜６
と選択エピタキシャル・７リコン膜８との界面に形成さ
れるチャンネルの０Ｎ１０Ｅｉ’Ｆ を制御することに
なる。
（作用）
第１図の構造のフィールドの部分を形成するには、シリ
コン基板１の上に熱酸化膜２を形成し、その上に導電性
の換３を堆積し、更にその上に絶縁膜４を形成し、反応
性イオンエツチングによって部分的にシリコン基板１を
露出させ、ＣＶＤ法で全面に５ｉｓＮ４ 膜６を堆積
し反応性イオンエツチングを用いてシリコン基板１およ
び絶縁膜４の上の８１．Ｎ、膜６を除去し、側壁部だけ
にＳｉ、Ｎ４膜６を残す。導電性物質３はゲート金属と
して働き、外部より電圧を加えることによってＳｉ、Ｎ
。
コン基板１の上に熱酸化膜２を形成し、その上に導電性
の換３を堆積し、更にその上に絶縁膜４を形成し、反応
性イオンエツチングによって部分的にシリコン基板１を
露出させ、ＣＶＤ法で全面に５ｉｓＮ４ 膜６を堆積
し反応性イオンエツチングを用いてシリコン基板１およ
び絶縁膜４の上の８１．Ｎ、膜６を除去し、側壁部だけ
にＳｉ、Ｎ４膜６を残す。導電性物質３はゲート金属と
して働き、外部より電圧を加えることによってＳｉ、Ｎ
。
膜６と選択エピタキシャル・シリコン膜８との界面に形
成されるチャンネルの０Ｎ１０ＦＦを制御することにな
る。即ち、選択エピタキシャルΦシリコン領域５の上部
にある高濃度層３９と下部にある高濃度層７とを電気的
につないだり切り離したりする。Ｓｉｘ Ｎ２Ｈ４６は
シリコンのデバイス・プロセスで多用されるＳｉＯｘ
ＮＭＡの形成と除去の工程に対しては非常に強いので、
選択エピタキシャル成長の基板として望ましいものであ
り、またデバイス・プロセス中でもなくなったり、破れ
たり、部分的に薄くなったりすることもないという特徴
がある。また、選択エピタキクヤル成長展の領域（選択
エピタキクヤルーシリコン領域５）は平面的にはソース
（おるいは、ドレイン）領域となるため、通常のＭＯＳ
ト、ランジスタに較べれば数分の１から士数分の１の面
積にすることができる。
成されるチャンネルの０Ｎ１０ＦＦを制御することにな
る。即ち、選択エピタキシャルΦシリコン領域５の上部
にある高濃度層３９と下部にある高濃度層７とを電気的
につないだり切り離したりする。Ｓｉｘ Ｎ２Ｈ４６は
シリコンのデバイス・プロセスで多用されるＳｉＯｘ
ＮＭＡの形成と除去の工程に対しては非常に強いので、
選択エピタキシャル成長の基板として望ましいものであ
り、またデバイス・プロセス中でもなくなったり、破れ
たり、部分的に薄くなったりすることもないという特徴
がある。また、選択エピタキクヤル成長展の領域（選択
エピタキクヤルーシリコン領域５）は平面的にはソース
（おるいは、ドレイン）領域となるため、通常のＭＯＳ
ト、ランジスタに較べれば数分の１から士数分の１の面
積にすることができる。
（実施例）
次に実施例を挙げ本発明を一層詳しく説明する。
第２図（ａ）〜（Ｃ）は本発明の一実施例を展進する各
工程において形成される構造の断面図である。本図（ａ
）の構造は、シリコン基板９の上に約１０００人の熱酸
化ＰＡｉｏを形成し、その上に約１ミクロンのひ素をド
ープした多結晶シリコン膜１１を堆積し、熱酸化により
約４０００人のＳｉｎ、１２を形成した状態を示してい
る。同図（ｂ）の構造は本図（ａ） の構造の形成に
続いて、反応性イオンエツチングによって部分的にシリ
コン基板９を露出させたあと、ＣＶＤ法で全面に約５０
０人の５１ｓＮａ ｉｆ ３を堆積し、反応性イオンエ
ツチングによってシリコン基板９の上およびＳｉｎ、
１２の上の８１．Ｎ４膜１３だけを除去し、側壁部だ
けにＳｉ、Ｎ、膜１３を残した状態を示している。同図
（Ｃ）の構造は本図（ｂ）の構造の形成に続いて、シリ
コン基板が露出した領域だけに選択的に１０００人 の
シリコンエビタキクヤル成長層１４を形成しひ素を高濃
度ドープし、更に選択エビタキ７ヤル成長を行ない、ボ
ロンを深くイオン注入してなるＰ型シリコン層（第１図
のシリコン膜８に相当）１５とひ素を浅くイオン注入し
てなるシリコン層１６（第１図の高濃度層３９に相当）
とを形成した状態を示す。ひ素をドープした多結晶シリ
コン膜１１に正の電圧を加えることにより８１．Ｎ４
膜１３とＰ型のシリコン層１５との界面にＮ型のチャン
ネルが形成され、Ｎ型のシリコン層１４とＮ型のシリコ
ン層１６が電気的につながり縦型のトランジスタが○Ｎ
になる。
工程において形成される構造の断面図である。本図（ａ
）の構造は、シリコン基板９の上に約１０００人の熱酸
化ＰＡｉｏを形成し、その上に約１ミクロンのひ素をド
ープした多結晶シリコン膜１１を堆積し、熱酸化により
約４０００人のＳｉｎ、１２を形成した状態を示してい
る。同図（ｂ）の構造は本図（ａ） の構造の形成に
続いて、反応性イオンエツチングによって部分的にシリ
コン基板９を露出させたあと、ＣＶＤ法で全面に約５０
０人の５１ｓＮａ ｉｆ ３を堆積し、反応性イオンエ
ツチングによってシリコン基板９の上およびＳｉｎ、
１２の上の８１．Ｎ４膜１３だけを除去し、側壁部だ
けにＳｉ、Ｎ、膜１３を残した状態を示している。同図
（Ｃ）の構造は本図（ｂ）の構造の形成に続いて、シリ
コン基板が露出した領域だけに選択的に１０００人 の
シリコンエビタキクヤル成長層１４を形成しひ素を高濃
度ドープし、更に選択エビタキ７ヤル成長を行ない、ボ
ロンを深くイオン注入してなるＰ型シリコン層（第１図
のシリコン膜８に相当）１５とひ素を浅くイオン注入し
てなるシリコン層１６（第１図の高濃度層３９に相当）
とを形成した状態を示す。ひ素をドープした多結晶シリ
コン膜１１に正の電圧を加えることにより８１．Ｎ４
膜１３とＰ型のシリコン層１５との界面にＮ型のチャン
ネルが形成され、Ｎ型のシリコン層１４とＮ型のシリコ
ン層１６が電気的につながり縦型のトランジスタが○Ｎ
になる。
本発明の別の実施例を第３図に断面図で示す。
この実施例は、隣り合った領域にＮ−チャンネルの縦型
トランジスタとＰ−チャンネルの縦型トランジスタを形
成し０ＭＯ８構造としたものであた。
トランジスタとＰ−チャンネルの縦型トランジスタを形
成し０ＭＯ８構造としたものであた。
即ち、クリコン基板１７の上に部分的に１０００人の熱
酸化膜１８、ゲートとなる８０００人のひ素をドープし
た多結晶シリコン膜１９、約４０００人の熱酸化膜２０
が形成されており、側壁部はゲート絶縁膜となる５００
人のＳｉ３Ｎ、膜２１が形成されている。その両側には
Ｐ型ウェル２２とＮ型ウェル２３があり、それぞれのウ
ェルの上下はＮ型の高濃度層２５と２７およびＰ型の高
濃度層３５と３７が形成されているものである。２６゜
３６は、低濃度のシリコン層である。
酸化膜１８、ゲートとなる８０００人のひ素をドープし
た多結晶シリコン膜１９、約４０００人の熱酸化膜２０
が形成されており、側壁部はゲート絶縁膜となる５００
人のＳｉ３Ｎ、膜２１が形成されている。その両側には
Ｐ型ウェル２２とＮ型ウェル２３があり、それぞれのウ
ェルの上下はＮ型の高濃度層２５と２７およびＰ型の高
濃度層３５と３７が形成されているものである。２６゜
３６は、低濃度のシリコン層である。
（発明の効果）
シリコンのＭＯＳプロセスは微細化が進み、サブミクロ
ン・オーダーのサイズが問題となりつつある。しかし、
それに応じて高密度化が進んでいるわけではなく、目合
わせマージン、コンタクトの大きさ、素子分離領域の大
きさなど、必ずしも本質的ではない要素によって高密度
化が阻まれている。本発明は同一面内に形成されていた
ゲート、ソース、ドレインを縦（深さ）方向に形成する
ことによって素子面積の微細化を計るものである。
ン・オーダーのサイズが問題となりつつある。しかし、
それに応じて高密度化が進んでいるわけではなく、目合
わせマージン、コンタクトの大きさ、素子分離領域の大
きさなど、必ずしも本質的ではない要素によって高密度
化が阻まれている。本発明は同一面内に形成されていた
ゲート、ソース、ドレインを縦（深さ）方向に形成する
ことによって素子面積の微細化を計るものである。
具体的にいえば、ゲート、ソース、ドレインが同一面内
に形成されていると、ソース（あるいはドレイン）に対
するコンタクトがゲートおよびドレイン（あるいはソー
ス）に対して分離されていなければならず、したがって
マージンをとらなくてはならないのに対し、ゲート、ノ
ース、ドレインを縦方向に形成すれば、表面にはソース
（あるいはドレイン）だけしか現われないため、その領
域すべてをコンタクトとして用いることができる。
に形成されていると、ソース（あるいはドレイン）に対
するコンタクトがゲートおよびドレイン（あるいはソー
ス）に対して分離されていなければならず、したがって
マージンをとらなくてはならないのに対し、ゲート、ノ
ース、ドレインを縦方向に形成すれば、表面にはソース
（あるいはドレイン）だけしか現われないため、その領
域すべてをコンタクトとして用いることができる。
また、縦型トランジスタのゲート絶縁膜としてＳｉｎ、
を用いることはプロセス的には大きな弱点となるが、本
発明ではＳｉ、 Ｎ４ を用いるから制御性がよく全く
問題のないプロセスで製造することができる。第２の実
施例で示したようなＣＭＯＳ構造では、Ｎ−チャンネル
のトランジスタとＰ−チャンネルのトランジスタのゲー
トを共通にすることができるため、素子の微細化に更に
有効となる。
を用いることはプロセス的には大きな弱点となるが、本
発明ではＳｉ、 Ｎ４ を用いるから制御性がよく全く
問題のないプロセスで製造することができる。第２の実
施例で示したようなＣＭＯＳ構造では、Ｎ−チャンネル
のトランジスタとＰ−チャンネルのトランジスタのゲー
トを共通にすることができるため、素子の微細化に更に
有効となる。
第１図は本発明の構成に対応する構造の半導体装置の断
面図、第２図（ａ）〜（Ｃ）は本発明の一実施例を製造
する各工程において形成される構造を示す断面図、第３
図は本発明の別の実施例を示す断面図、第４図は従来の
縦型ＭｏＳトランジスタを示す断面図である。 １・・・シリコン基板、２・・・熱酸化膜、３・・・導
電性物質、４・・・絶縁膜、５・・・選択エピタキシャ
ル・シリコン領域、６・・・Ｓｉ３Ｎ４膜、７・・・高
濃度層、８・・・選択エピタキシャル・シリコン膜、９
・・・シリコン基板、１０・・・熱酸化膜、１１・・・
多結晶シリコン膜、１２・・・ＳｉＯ，，１’３・・・
Ｓｉ、 Ｎ４膜、１４・・・Ｎ型ノシリコン層、１５・
・・Ｐ型のシリコン層、１６・・・Ｎ型のシリコン層、
１７・・・シリコン基板、１８・・・熱酸化膜、１９・
・・多結晶７リコン膜、２０・・・熱酸化膜、２１・・
・５ｉｓＮａ 、２２・・・Ｐ型ウェル、２３・・・Ｎ
型りエル、２５・・・Ｎ型の高濃度層、２６・・・Ｐ型
低濃度りリコン層、２７・・・Ｎ型の高濃度層、２８・
・・シリコン基板、２９・・・Ｓｉｎ、 、３０−・・
多結晶のシリコン族、３１・・・８１０．膜、３２・・
・８ｉ０２膜、３３・・・選択シリコンエピタキシャル
成長層、３５・・・Ｐ型高績度層、３６・・・Ｎ型低濃
度クリコン層、３７・・・Ｐ型高濃度層、３９・・・高
濃度層。 代理人 弁理士 本 庄 伸 介 第１図 クリづン養亦又 第３図 々紡ムシリコンー（ １８１フ イ肚（Ｈ酸イビ、哄
面図、第２図（ａ）〜（Ｃ）は本発明の一実施例を製造
する各工程において形成される構造を示す断面図、第３
図は本発明の別の実施例を示す断面図、第４図は従来の
縦型ＭｏＳトランジスタを示す断面図である。 １・・・シリコン基板、２・・・熱酸化膜、３・・・導
電性物質、４・・・絶縁膜、５・・・選択エピタキシャ
ル・シリコン領域、６・・・Ｓｉ３Ｎ４膜、７・・・高
濃度層、８・・・選択エピタキシャル・シリコン膜、９
・・・シリコン基板、１０・・・熱酸化膜、１１・・・
多結晶シリコン膜、１２・・・ＳｉＯ，，１’３・・・
Ｓｉ、 Ｎ４膜、１４・・・Ｎ型ノシリコン層、１５・
・・Ｐ型のシリコン層、１６・・・Ｎ型のシリコン層、
１７・・・シリコン基板、１８・・・熱酸化膜、１９・
・・多結晶７リコン膜、２０・・・熱酸化膜、２１・・
・５ｉｓＮａ 、２２・・・Ｐ型ウェル、２３・・・Ｎ
型りエル、２５・・・Ｎ型の高濃度層、２６・・・Ｐ型
低濃度りリコン層、２７・・・Ｎ型の高濃度層、２８・
・・シリコン基板、２９・・・Ｓｉｎ、 、３０−・・
多結晶のシリコン族、３１・・・８１０．膜、３２・・
・８ｉ０２膜、３３・・・選択シリコンエピタキシャル
成長層、３５・・・Ｐ型高績度層、３６・・・Ｎ型低濃
度クリコン層、３７・・・Ｐ型高濃度層、３９・・・高
濃度層。 代理人 弁理士 本 庄 伸 介 第１図 クリづン養亦又 第３図 々紡ムシリコンー（ １８１フ イ肚（Ｈ酸イビ、哄
Claims (1)
- シリコン基板上に部分的に形成されたフィールド絶縁
膜の内部に導電性物質があり、互いに隣接した領域に形
成される選択エピタキシャル成長膜と前記導電性物質と
がゲート絶縁膜となる窒化シリコン膜で分離されている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13361885A JPS61292371A (ja) | 1985-06-19 | 1985-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13361885A JPS61292371A (ja) | 1985-06-19 | 1985-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61292371A true JPS61292371A (ja) | 1986-12-23 |
Family
ID=15109028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13361885A Pending JPS61292371A (ja) | 1985-06-19 | 1985-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61292371A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338263A (ja) * | 1986-08-04 | 1988-02-18 | Nec Kyushu Ltd | 半導体装置 |
| US5283456A (en) * | 1992-06-17 | 1994-02-01 | International Business Machines Corporation | Vertical gate transistor with low temperature epitaxial channel |
| US5336917A (en) * | 1991-12-06 | 1994-08-09 | Kabushiki Kaisha Toshiba | Dynamic memory cell using hollow post shape channel thin-film transistor |
-
1985
- 1985-06-19 JP JP13361885A patent/JPS61292371A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338263A (ja) * | 1986-08-04 | 1988-02-18 | Nec Kyushu Ltd | 半導体装置 |
| US5336917A (en) * | 1991-12-06 | 1994-08-09 | Kabushiki Kaisha Toshiba | Dynamic memory cell using hollow post shape channel thin-film transistor |
| US5283456A (en) * | 1992-06-17 | 1994-02-01 | International Business Machines Corporation | Vertical gate transistor with low temperature epitaxial channel |
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