KR910009617B1

KR910009617B1 - 반도체기억장치 및 그 제조방법

Info

Publication number: KR910009617B1
Application number: KR1019880001884A
Authority: KR
Inventors: 가즈마사 스노우치
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1987-02-24
Filing date: 1988-02-24
Publication date: 1991-11-23
Also published as: KR880010501A; JPS63207169A; US4897702A

Abstract

내용 없음.

Description

반도체 기억장치 및 그 제조방법

제1도는 종래의 FCC(folded capacitor cell)의 단면도.

제2도는 본 발명의 1실시예에 따른 반도체 기억장치의 평면도.

제3도는 제2도의 A-A선을 따라 절단한 단면도.

제4a도 내지 제4g도는 제3도에 도시된 반도체 기억장치의 제조공정을 설명하기 위한 단면도.

제5도는 본 발명의 다른 실시예에 따른 반도체 기억장치의 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 2 : 도랑

3 : 메모리셀형성영역 4 : 게이트절연막

5 : 제1산화막 5′ : 게이트전극

6 : 제2산화막 8 : 캐패시터전극

11 : 기판 12 : P형 웰

13 : 도랑 13a : 제1영역도랑

13b : 제2영역도랑 14 : 메모리셀형성영역(도상영역)

15,16 : n⁺층 17 : 게이트절연막

18 : 게이트전극 19 : n^-층

20 : 제1절연막 21 : 제2절연막

22 : 캐패시터전극 24 : 층간절연막

25 : Al 배선층(비트선) 26 : SiO₂막

27 : SiN막 28 : CVD-SiO₂막

30 : 포토레지스트막 31 : SOG막

32 : 포토레지스트막 34 : AsSG막

[산업상의 이용분야]

본 발명은 MOS 트랜지스터와 MOS 캐패시터로 메모리셀을 구성한 반도체 기억장치 및 그 제조방법에 관한 것이다.

[종래의 기술 및 그 문제점]

근래의 MOS형 DRAM에 대해서는 고집적화 및 소자의 미세화가 현저히 추진되고 있는 바, 각 메모리셀은 MOS 트랜지스터와 이 트랜지스터에 직렬로 접속된 캐패시터로 형성되어 있다. 여기서 1개의 칩상에 집적되는 유니트 메모리셀의 수효를 늘리기 위해서는 각 메모리셀이 차지하는 면적을 줄일 필요가 있다. 그러나 메모리셀 점유면적의 축소는 캐패시터 용량의 저하를 야기시키게 되고, 그러한 점이 DRAM의 신뢰성을 낮추는 요인으로 되고 있다. 따라서 최근에는 캐패시터의 용량을 작게 하지 않으면서 메모리셀의 점유면적을 축소시키기 위해서 여러 종류의 메모리셀 구조가 제안되고 있다.

상기한 새로운 메모리셀 구조의 대표적인 것으로는 제1도에 도시한 바와 같은 것이 있는데, 이 메모리셀은 FCC(folded capacitor cell)구조로 알려져 있다.

제1도에 있어서, 반도체기판(1) 내에는 도랑(2)이 형성되어 있고, 이 도랑(2)에 의해 둘러싸인 메모리셀형성영역(3) 내에는 소오스영역과 드레인영역, 게이트절연막(4) 및 게이트전극(5′)을 갖춘 MOS 트랜지스터가 형성되어 있다. 여기서 상기 도랑(2)은 제1영역도랑과 제2영역도랑으로 구성되어 있는데, 상기 제1영역도랑내에는 메모리셀형성영역(3)을 전기적으로 분리시키기 위한 제1산화막(5)과 캐패시터 성형용 제2산화막(6)이 형성되어 있다. 상기 제2산화막(6)은 기판(1)과는 반대도전형의 영역(7)을 덮도록 형성되어 있고, 캐패시터전극(8)은 제2산화막(6)과 접촉되도록 제1영역도랑내에 형성되어 있으며, 상기 제1산화막(5)은 도시된 바와 같이 제2영역도랑내에도 형성되어 있다.

그런데, 상기한 구조의 메모리셀에는 다음과 같은 문제점이 있다.

즉, 도랑(2)의 폭과 동일한 두께의 제1산화막(5)이 제1영역도랑의 밑부분 및 제2영역도랑내에 매립되어 있기 때문에 기판(1)과 산화막(5)간의 열팽창율의 차이에 기인한 스트레스에 의해 기판(1)내에 결정결함이 생길 수 있고, 더욱이 제1영역도랑의 밑바닥 부분에만 제1산화막(5)을 남겨놓기 위해 필요한 엣칭 기간동안 제1영역도랑의 상부의 폭이 넓어지게 된다. 따라서, 제1영역도랑의 폭을 증대시키지 않으면서 그 밑부분에 제1산화막(5)을 남겨 놓기가 어렵게 된다.

그리고 결정결함은 접합누설(junction leak)의 증대를 초래하고, 도랑폭의 확장은 캐패시터 면적의 감소를 초래하여, DRAM의 성능열화의 원인이 되고 있다.

[발명의 목적]

본 발명은 상기한 점을 감안해서 발명된 것으로, 소자분리 도랑에 매립해 넣는 재료를 폴리실리콘 등의 캐패시터전극만으로 하여, 산화막의 매립이나 에칭을 하지 않고 결정결함의 발생 및 도랑폭의 확장을 억제할 수 있도록 함으로써 메모리셀의 신뢰성을 향상시킬 수 있도록 된 반도체 기억장치 및 그 제조방법을 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명에 따른 반도체 기억장치는, 반도체기판(11)내에서 하나의 메모리셀형성영역(14)을 다른 메모리셀형성영역으로부터 전기적으로 분리시키기 위한 도랑(13)을 구비하여 구성되고, 상기 메모리셀이 상기 메모리셀형성영역에 형성된 MOS 트랜지스터와 이 MOS 트랜지스터에 직렬로 접속된 캐패시터로 이루어진 반도체 기억장치에 있어서, 상기 도랑(13)은 상기 메모리셀형성영역(14)을 분리시키기 위한 제1절연막(20) 및 상기 캐패시터를 형성하기 위한 제2절연막(21)이 형성된 제1영역도랑(13a)과, 상기 제1절연막(20)만이 형성된 제2영역도랑(13b)을 포함하고, 상기 제1절연막(20)의 두께는 상기 도랑(13)의 폭의 1/2보다 얇게 형성되고, 상기 제2절연막(21)의 두께는 상기 제1절연막(20)의 두께보다도 얇게 형성되며, 상기 제1도랑(13a)내에 형성된 상기 제1절연막(20)은 상기 제1영역도랑(13a)의 밑바닥으로부터 소정의 높이까지에만 형성되어 있는 한편, 상기 제2절연막(21)은 상기 제1절연막(20)을 제외한 제1영역도랑(13a)의 나머지 상부내측면상에 형성되어 있고, 캐패시터전극(22)이 상기 제1, 제2절연막(20,21)을 따라 상기 제1영역도랑(13a)내에 매립됨과 더불어 제1절연막(20)을 따라 상기 제2영역도랑(13b)내에 매립되어 있는 것을 특징으로 한다.

또, 본 발명에 따른 반도체 기억장치의 제조방법은, 반도체기판(11) 내에서 하나의 메모리셀형성영역(14)을 다른 메모리셀형성영역으로부터 전기적으로 분리시키기 위한 도랑(13)을 구비하여 구성되고, 상기 메모리셀이 상기 메모리셀형성영역(14)에 형성된 MOS 트랜지스터와 이 MOS 트랜지스터에 직렬로 접속된 캐패시터로 이루어지며, 상기 도랑(13)은 상기 캐패시터가 형성된 제1영역도랑(13a)과 전기적인 분리용의 제2영역도랑(13b)으로 이루어진 반도체 기억장치의 제조방법에 있어서, 상기 도랑(13)을 형성하는 공정과, 상기 도랑(13)의 내측면 전체에 제1절연막(20)을 형성하는 공정, 상기 제1영역도랑(13a)의 내측면중에서 밑바닥으로부터 소정의 높이까지를 제외한 나머지 상부내측면상에 형성되어 있는 제1절연막(20)을 선택적으로 엣칭시켜 해당 내측면을 노출시키는 공정, 캐패시터를 형성하기 위해 상기 제1영역도랑(13a)의 내측면중 노출된 내측면상에 제2절연막(21)을 형성시킴과 더불어 제1영역도랑(13a)의 폭의 1/2보다 얇은 상기 제1절연막(20)의 두께보다도 더 얇게 상기 제2절연막(21)을 형성하는 공정 및, 상기 제, 제2절연막(20,21)을 따라 상기 제1영역도랑(13a)내에 캐패시터전극(22)을 채워 넣음과 더불어 상기 제1절연막(20)을 따라 상기 제2영역도랑(13b)내에 캐패시터전극(22)을 채워 넣는 공정으로 이루어진 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 발명에 따르면, MOS 캐패시터가 도랑의 내벽을 이용해서 형성되고, 도랑의 내부는 모두 절연막을 매개하여 폴리실리콘 등의 캐패시터전극이 매립되므로, 기판실리콘과 도랑 내부의 매립재료간의 열팽창율 차이를 작게 할 수 있게 된다. 따라서 실리콘기판에 결정결함이 생기는 것을 억제할 수 있게 된다. 또한, 상기 절연막은 캐패시터를 형성하는 부분에서는 얇게 되고, MOS 트랜지스터를 형성하고 있는 내벽과 도랑의 밑바닥에서는 두껍게 되므로, 캐패시터전극에 전압을 인가하여도 셀간 접합누설 및 기생트랜지스터가 발생하는 것을 억제할 수 있게 된다.

[실시예]

이하, 예시도면을 참조해서 본 발명의 실시예를 상세히 설명한다.

제2도와 제3도는 메모리셀이 MOS 트랜지스터와 MOS 캐패시터로 구성된 본 발명의 1실시예에 따른 반도체 기억장치의 구성을 나타낸 도면으로서, 제2도는 평면도, 제3도는 제2도의 A-A선을 따라 절단한 단면도를 나타낸 것이다.

제2도 및 제3도에 도시된 구성에서 P^-형 Si기판(11)상에는 P형 웰(12;P type well)이 형성되고, 이 P형 웰(12)에는 도랑(13)에 의해 메모리셀형성영역 또는 도상영역(14;島狀領域)이 형성되어 있다. 더욱이, 상기 도상영역(14)의 내부에는 N⁺층(15,16)과 게이트절연막(17), 게이트전극(18)에 의해 MOS 트랜지스터가 형성되어 있고, 캐패시터 형성용 n^-층(19)은 상기 n⁺층(16)과 접속되어 있다.

한편, 도랑(13)은 제1 및 제2영역도랑(13a,13b)으로 구성되어 있는데, 제1영역도랑(13a)의 부분 안쪽면에는 두께가 500∼1000Å인 제1절연막(20)이 형성되어 있고, 상기 제1영역도랑(13a)의 나머지 윗부분의 안쪽면과 도상영역(14)이 양끝부분에는 두께가 약 100Å인 제2절연막(21)이 형성되어 있다. 여기서, 상기 제2절연막(21)은 도상영역(14)의 각 끝부분의 3개 측벽과 상부표면의 일부, 즉 캐패시터전극(22)과 도상영역(14)의 사이에 형성되어 있다. 이와 같이 제2절연막(21)이 형성되어 있는 영역은 제2도에서 빗금친 영역으로 도시되어 있으며, 이 제2절연막(21)은 캐패시터 형성용인 상기 n^-층(19)에 접속되도록 형성한다. 이때, 상기 제1절연막(20)은 그 두께가 도랑(13)폭의 1/2보다 작게 형성되고, 도시된 바와 같이 도랑(13)의 밑바닥으로부터 소정 높이까지 형성되어 있으며, 제2영역도랑(13b)의 안쪽면에도 형성되어 있다. 그리고, 폴리실리콘 등으로 이루어진 캐패시터전극(22)이 상기 제1, 제2절연막(20,21)을 따라 제1영역도랑(13a)내에 매립형성되어 있고, 또한 제2영역도랑(13b)내에 제1절연막(20)을 따라 매립형성되어 있다. 다음, 상기 캐패시터전극(22) 위에는 층간절연막(24)이 형성되어 있고, 알루미늄으로 이루어진 비트선(25)이 층간절연막(24)상에 위치한다.

이때, 기판(11)의 불순물농도는 2×10¹⁵cm^-3이고, P형 웰(12)의 불순물농도는 1×10¹⁷cm^-3이며, 상기 캐패시터전극(22)에는 +2V의 전원전압이, P형 웰(12)에는 -2V의 전원전압이 인가되도록 되어 있다.

다음으로, 제3도에 도시한 반도체 기억장치의 제조방법에 대해 제4a도∼제4g도를 참조해서 설명한다.

먼저, 제4a도에 나타낸 바와 같이 P^-형 Si기판(11)상의 P형 웰(12)의 윗면 전체에 SiO₂막(26)과 SiN막(27) 및 CVD-SiO₂막(28)을 차례로 형성한 후, 도랑(13)을 형성시켜야 할 영역에 대해 선택적으로 에칭을 실시하고, 확산공정에 의해 n^-층(19)을 형성한다. 이어, 제4b도에 나타낸 바와 같이 상기 SiO₂막(26)과 SiN막(27) 및 CVD-SiO₂막(28)을 마스크로 이용해서 P형 웰영역(12)을 선택적으로 에칭하여 소자분리용 도랑(13)을 형성한 다음 상기 CVD-SiO₂막(28)을 제거한다. 이와 같이 도랑(13)을 형성함으로써 의해 P형 웰(12) 내에 메모리셀형성영역(14)이 만들어진다.

다음, 제4c도에 나타낸 바와 같이 상기 도랑(13)의 안쪽면 전체에 제1절연막(20)을 CVD법 또는 열산화성장법으로 형성한 후, 반도체기판의 윗표면 전체에 포토레지스트막(30;예컨대 OFPR 800Hs:동경 응화제품)을 도포하여 이 포토레지스트막(30)으로 도랑(13)을 매립한 다음 포토레지스트막(30)의 표면을 평탄하게 한다.

이어서, 제4d도에 나타낸 바와 같이 반도체기판의 전체면에 SOG막(31;spin on glass) 및 포토레지스트막(32)을 차례로 도포한 다음, n^-층(19) 상에 위치하는 부분의 SOG막(31)과 포토레지스트막(32)을 제거한다. 이 상태에서 남아 있는 SOG막(31)을 마스크로 하여 제4e도에 도시한 바와 같이 상기 포토레지스트막(30)이 상기 도랑(13)의 밑바닥 부분에 소정의 두께만큼 남도록 포토레지스트막(30)을 에칭한다. 다음, 상기 도랑(13)의 밑부분에 남아 있는 포토레지스트막(30)을 마스크로 하여 불화암모늄용액으로 도랑(13)의 안쪽 윗부분에 있는 제1절연막(20)을 부분적으로 에칭함으로써 제4e도에 나타낸 바와 같이 도랑(13)의 밑부분에만 제1절연막(20)을 남긴다. 여기서, 상기 포토레지스트막(30)의 선택에칭하는 에칭가스로서 O₂를 사용한 RIE법(압력 10Pa, O₂가스분위기, 전력 300W)을 이용하였다.

이어서, 상기 SOG막(31)을 제거하고 포토레지스트막(30)을 O₂가스를 이용한 애쉬기술(ash 기술)로 제거한 다음, 제4f도에 나타낸 바와 같이 반도체기판의 윗면 전체에 AsSG막(34;As함유 silicate glass막)을 입히고, 그 상태에서 열처리를 하여 AsSG막(34)에 함유된 As를 확산시킴으로써 도랑(13)의 윗부분 안쪽면에 n^-층(19)을 형성시킨다.

다음, 상기 AsSG막(34)과 SiN막(27) 및 SiO₂막(26)을 제거하고 나서 제4g도에 나타낸 바와 같이 SiO₂막(21;제2절연막)을 100Å의 두께가 되도록 열성장법으로 형성시키고, 전면적으로 폴리실리콘을 CVD법으로 퇴적시켜 패터닝함으로써 캐패시터 형성영역의 도랑 윗부분에만 폴리실리콘층을 남긴다. 이로써 도랑(13)내에 폴리실리콘으로 이루어진 캐패시터전극(22)이 매립된다.

그 이후에는 통상적인 공정에 의해 MOS 트랜지스터 형성용의 게이트절연막(17)과 게이트전극(18) 및, 소오스·드레인으로 되는 n⁺층(16,15)을 형성하고, 이어서 층간절연막(24)과 비트선으로 되는 Al 배선(25)을 형성함으로써 상기 제3도에 도시한 구조가 실현되게 된다.

상기한 바와 같은 제3도의 실시예에 따르면, 폴리실리콘으로 이루어진 캐패시터전극(22)이 얇은 제1 및 제2절연막(20,21) 또는 제1절연막(20)을 매개하여 도랑(13)내에 매립되어 있고, 이때 도랑(13)내의 열팽창율이 서로 비슷하기 때문에 이들의 열팽창율의 차이로 인하여 기판에 결정결함이 발생되는 것을 방지할 수 있게 된다. 그리고 이 경우, 상기 제1절연막(20)이 그 두께가 500∼1000Å으로서 상태적으로 두껍기 때문에 메모리셀형성영역(14)을 전기적으로 충분히 분리시킬 수 있고, 제2절연막(21)은 두께가 100Å 정도로서 충분히 얇으므로 캐패시터의 용량을 증대시킬 수 있게 된다. 더욱이 제1도에 도시된 종래의 기술과는 달리 캐패시터 형성용 도랑내의 SiO₂막을 에칭할 필요가 없으므로 도랑의 폭이 넓어지는 것을 방지할 수 있게 된다. 따라서, DRAM의 메모리셀의 신뢰성을 향상시킬 수 있을 뿐 아니라 고집적화를 도모할 수 있게 된다.

다음에 제5도를 참조하여 본 발명의 다른 실시예에 대해 상세히 설명한다. 본 실시예에서는 P형 웰(12)내에 도랑(13)을 형성시키지 않고, P^-형 기판(11)에 형성시키고 있다. 이 제5도의 실시예에서 제1절연막(20)은 2000∼3000Å의 두께로 형성되어 있는데, 이와 달리 제1절연막(20)을 앞의 실시예와 마찬가지인 500∼1000Å의 두께로 하는 경우에는 기판(11)측에 인가되는 전위를 예컨대 0V로 하여 캐패시터-기판간의 전위차를 작게 하면 된다. 또한, 제3도에 도시된 제2절연막(21)을 SiO₂/Si₃N₄/SiO₂의 3층 구조로 해서 캐패시터 용량의 증대를 도모하는 것도 가능하다.

한편, 제4a도∼제4g도의 실시예에서는 SOG막(31)을 마스크로 하여 포토레지스트막(30)을 O₂가스를 사용한 RIE법으로 에칭하였지만, 상기 SOG막(31) 대신에 다른 종류의 포토레지스트막을 마스크로 사용할 수도 있다. 예컨대, 상기 도랑(13)에 매립되는 레지스트(30)로서 PMMA(polymethyl methacrylate) 레지스트를 이용하고, SOG막(31) 대신 예컨대 RD2000N(히다찌 제품의 상품명)을 이용할 수도 있다. 이때, 상기 RD2000N을 PMMA 레지스트가 감광되지 않는 330nm의 파장을 갖는 빛으로 노광시킨 후 현상해서 패터닝된 마스크를 얻는다. 다음, 상기 패터닝된 마스크과 O₂RIE 기술의 에칭선택성을 이용하여 제4e도에서 같이 PMMA 레지스트를 도랑(13)의 밑바닥 부분에만 남게 놓을 수 있게 된다. 이상과 같은 방법에 따르면, 제4d도의 포토레지스트막(32)의 불필요하게 된다.

또는, O₂가스를 사용한 RIE법 대신에 패터닝된 마스크를 이용하여 PMMA 레지스트를 230nm의 파장을 갖는 빛으로 노광시킨 후, 이를 현상함으로써 상기 도랑(13)의 밑바닥에 상기 PMMA 레지스트를 원하는 깊이로 남겨 놓을 수도 있다.

또한, 제4a도∼제4g도의 실시예에서는 제4d,e도의 공정에서 포토레지스트(30)를 상기 도랑(13)에 매립한 후 도랑(13)의 밑바닥에 상기 레지스트(30)가 남도록 에칭할 때, SiO₂막(26)과 SiN막(27)을 기판표면 보호용 막으로 사용하고 있는데, 상기 SiN막(27)상에 CVD-SiO₂막을 퇴적시켜 SiO₂(26)/SiN(27)/CVD-SiO₂의 혼합 보호막을 형성해도 된다. 또는, SiO₂막(26)과 SiN막(27)의 사이에 폴리실리콘막을 끼워 넣은 SiO₂/폴리실리콘/SiN/CVD-SiO₂의 구조로 하거나, SiN막 또는 SiO₂막만의 단층 구조로 해도 된다.

상기 SiO₂/SiN/CVD-SiO₂구조는 제4a도에 도시한 CVD-SiO₂막(28)을 SiN막(27) 위에 충분히 두껍게 퇴적시킴으로써 형성할 수 있고, SiO₂/폴리실리콘/SiN/CVD-SiO₂구조에 대해서도 마찬가지이다. 또, SiN 또는 SiO₂의 단일층으로 하는 경우에도 제4a도에 도시한 각 층(26,27,28)을 소정 두께로 형성시켜 주기만 하면 된다.

다음, 상기 제4a도와 제4b도의 실시예에서는 제1절연막(20)으로서 열산화법이나 CVD법에 의해 형성되는 SiO₂막을 이용했지만, 그대신 SiO₂/SiN막, SiO₂/SiN/SiO₂막 또는 SiO₂/폴리실리콘(도핑되지 않거나, P나 As가 도핑된 폴리실리콘)/SiO₂막을 이용해도 된다.

또, 캐패시터전극(22)으로 되는 폴리실리콘을 단층으로 하거나, 또는 제4g도의 점선으로 나타낸 바와 같이 SiO₂막이 상기 폴리실리콘(22)내에 매립된 2층 구조로 해도 된다.

상기 제4a도∼제4g도에 도시한 실시예에서는 n^-층(19)을 AsSG막(34)의 불순물확산에 의해 형성시키고 있었지만, 이와 달리 PSG의 불순물확산 또는 이온주입으로써 n^-층(19)을 형성시킬 수도 있다. 더욱이, 상기 실시예에서는 캐패시터전극(22)과 접해 있는 n^-층(19)을 도랑(13)의 내측에만 형성시켜도 무방하다. 그 이외에 본 발명의 요지를 벗어나지 않는 범위에서 여러 가지의 변형실시가 가능함은 물론이다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 따르면, 결정결함의 발생 및 도량폭의 확정을 억제할 수 있고, 접합누설이나 캐패시터 면적의 감소를 방지할 수 있으므로 신뢰성이 높은 메모리셀을 제공할 수가 있게 된다.

Claims

반도체기판(11)내에서 하나의 메모리셀형성영역(14)을 다른 메모리셀형성영역으로부터 전기적으로 분리시키기 위한 도랑(13)을 구비하여 구성되고, 상기 메모리셀이 상기 메모리셀형성영역(14)에 형성된 MOS 트랜지스터와 이 MOS 트랜지스터에 직렬로 접속된 캐패시터로 이루어진 반도체 기억장치에 있어서, 상기 도랑(13)은 상기 메모리셀형성영역(14)을 분리시키기 위한 제1절연막(20) 및 상기 캐패시터를 형성하기 위한 제2절연막(21)이 형성된 제1영역도랑(13a)과, 상기 제1절연막(20)만이 형성된 제2영역도랑(13b)을 포함하고, 상기 제1절연막(20)의 두께는 상기 도랑(13)의 폭의 1/2보다 얇게 형성되고, 상기 제2절연막(21)의 두께는 상기 제1절연막(20)의 두께보다도 얇게 형성되며, 상기 제1도랑(13a)내에 형성된 상기 제1절연막(20)은 상기 제1영역도랑(13a)의 밑바닥으로부터 소정의 높이까지에만 형성되어 있는 한편, 상기 제2절연막(21)은 상기 제1절연막(20)을 제외한 제1영역도랑(13a)의 나머지 상부내측면상에 형성되어 있고, 캐패시터전극(22)이 상기 제1, 제2절연막(20,21)을 따라 상기 제1영역도랑(13a)내에 매립됨과 더불어 제1절연막(20)을 따라 상기 제2영역도랑(13b)내에 매립되어 있는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 반도체기판(11)이 실리콘으로 이루어지고, 상기 캐패시터전극(22)이 폴리실리콘으로 이루어진 것을 특징으로 하는 반도체 기억장치.
반도체기판(11) 내에서 하나의 메모리셀형성영역(14)을 다른 메모리셀형성영역으로부터 전기적으로 분리시키기 위한 도랑(13)을 구비하여 구성되고, 상기 메모리셀이 상기 메모리셀형성영역(14)에 형성된 MOS 트랜지스터와 이 MOS 트랜지스터에 직렬로 접속된 캐패시터로 이루어지며, 상기 도랑(13)은 상기 캐패시터가 형성된 제1영역도랑(13a)과 전기적인 분리용의 제2영역도랑(13b)으로 이루어진 반도체 기억장치의 제조방법에 있어서, 상기 도랑(13)을 형성하는 공정과, 상기 도랑(13)의 내측면 전체에 제1절연막(20)을 형성하는 공정, 상기 제1영역도랑(13a)의 내측면중에서 밑바닥으로부터 소정의 높이까지를 제외한 나머지 상부내측면상에 형성되어 있는 제1절연막(20)을 선택적으로 엣칭시켜 해당 내측면을 노출시키는 공정, 캐패시터를 형성하기 위해 상기 제1영역도랑(13a)의 내측면중 노출된 내측면상에 제2절연막(21)을 형성시킴과 더불어 제1영역도랑(13a)의 폭의 1/2보다 얇은 상기 제1절연막(20)의 두께보다도 더 얇게 상기 제2절연막(21)을 형성하는 공정 및, 상기 제, 제2절연막(20,21)을 따라 상기 제1영역도랑(13a)내에 캐패시터전극(22)을 채워 넣음과 더불어 상기 제1절연막(20)을 따라 상기 제2영역도랑(13b)내에 캐패시터전극(22)을 채워 넣는 공정으로 이루어진 것을 특징으로 하는 반도체 기억장치의 제조방법.
제3항에 있어서, 상기 반도체기판(11)을 실리콘으로 형성하고, 상기 캐패시터전극(22)을 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
제3항에 있어서, 상기 제1절연막(20)을 선택적으로 엣칭시키는 공정이, 상기 제1절연막(20)이 형성된 제1영역도랑(13a)내에 레지스트막(20)을 채워 넣는 공정과, 캐패시터를 형성시킬 때 상기 제1영역도랑(13a)의 밑바닥 부분에 상기 레지스트막(30)을 남겨놓기 위해 상기 제1영역도랑(13a)중 윗부분에 있는 레지스트막(30)을 엣칭시키는 공정 및, 남아 있는 레지스트막(30)을 마스크로 이용하여 상기한 윗부분에 대응되게 형성된 제1절연막(20)을 엣칭시키는 공정으로 이루어진 것을 특징으로 하는 반도체 기억장치의 제조방법.