KR20010089659A - 비-부동 바디를 구비한 전계 효과 트랜지스터와 벌크실리콘 웨이퍼 상에 상기 전계 효과 트랜지스터를형성하는 방법 - Google Patents

비-부동 바디를 구비한 전계 효과 트랜지스터와 벌크실리콘 웨이퍼 상에 상기 전계 효과 트랜지스터를형성하는 방법 Download PDF

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Abstract

실리콘 절연체(SOI) 전계 효과 트랜지스터(FET) 구조는 종래의 벌크 실리콘 웨이퍼 상에 형성된다. 상기 구조는 상기 FET의 과거 동작으로 인한 채널 영역들에서의 전하 축적에 의해 야기되는 부동 바디 효과를 제거하기 위해 상기 벌크 실리콘 기판과 상기 FET의 채널 영역 간의 전기적 연결부를 구비한다. 상기 구조를 형성하는 방법은 상기 FET 주변부 주위에 절연 트랜치를 형성하고, 상기 소스와 드레인 영역들과 상기 실리콘 기판 간의 결합 캐패시턴스를 감소시키거나 제거하기 위해 상기 활성 영역 밑에 언더컷을 형성함으로써, 상기 실리콘 기판의 다른 구조들로부터 상기 FET 활성 영역을 분리하는 단계를 포함한다.

Description

비-부동 바디를 구비한 전계 효과 트랜지스터와 벌크 실리콘 웨이퍼 상에 상기 전계 효과 트랜지스터를 형성하는 방법{FIELD EFFECT TRANSISTOR WITH NON-FLOATING BODY AND METHOD FOR FORMING SAME ON A BULK SILICON WAFER}
종래 또는 벌크 반도체 디바이스는 P-형 또는 N-형 도전체 실리콘 중의 어느 하나의 웰(well)을 상기 반대 도전체의 실리콘 기판 웨이퍼에 이식함(implanting)으로써 반도체 물질에 형성된다. 게이트와 소스/드레인 확산들은 일반적으로 알려진 프로세스에 의해 제조된다. 상기 확산들은 금속-산화물-반도체(metal-oxide-semiconductor: MOS) 전계 효과 트랜지스터(field effect transistors: FETs)로서 알려진 디바이스들을 형성한다. 소정의 칩이 P-형과 N-형을 모두 사용하는 때, 보상 금속 산화 반도체(complimentary metal oxide semiconductor: CMOS)로 알려진다. 상기 트랜지스터들의 각각은 회로들을 단락시키는 것을 방지하기 위해 다른 트랜지스터들로부터 전기적으로 분리되어야 한다. 상대적으로 넓은 범위의 표면 영역이 다양한 트랜지스터들의 전기적 분리를 위해 요구된다. 이 점에서 현재 기술의목적인 크기 감소는 바람직하지 않다. 또한, 상기 소스/드레인과 벌크 기판간의 접합 커패시턴스(junction capacitance)와, 상기 드레인에서부터 상기 소스로의 "오프(off)" 상태 누설(state leakage) 모두는 전력 소모를 증가시킨다. 상기 접합 커패시턴스는 상기 트랜지스터를 사용하는 디바이스가 동작할 수 있는 속도를 저하시킨다. 상기 문제들은 CMOS 기술 디바이스의 크기, 전력 소모, 및 전압의 감소 상에서의 어려움을 야기한다.
상기 접합 커패시턴스 문제를 해결하기 위해, 실리콘 절연막 기술이 더욱 사용되고 있다. 그러나, SOI 전계 효과 트랜지스터는 부동 바디 효과(floating body effect)로 인한 어려움이 있다. 상기 트랜지스터의 채널 또는 바디가 고정 전위에 연결되지 않음으로써 상기 바디가 상기 트랜지스터의 최근 동작에 의존하는 전하를 띄기 때문에, 상기 부동 바디 효과가 발생한다.
상기 부동 바디 효과는 상기 트랜지스터에서의 전류-대-전압 곡선을 왜곡시키거나 비틀어지게 하며, 반대로 상기 트랜지스터를 동작하는 동안에 임계 전압이 변동되도록 한다. 상기 문제는 특히 동적 임의 접근 메모리(dynamic random access memory: DRAM)에서 사용되는 것과 같은 패스게이트(passgate) 디바이스에서 명백하고, 상기 임계 전압이 고정되어서 상기 트래지스터가 상기 저장 커패시터로부터의 전하 누설을 방지하는 "오프" 위치에 있도록 하는 것이 중요하다.
따라서, 상기 SOI FET의 낮은 결합 커패시턴스와 낮은 "오프" 상태 누설 특성을 구비하고 부동 바디 전위의 단점을 겪지 않는 반도체 전계 효과 트랜지스터 구조, 및 그 구조를 형성하는 방법이 종래 기술에 매우 강하게 요구된다.
본 발명은 실리콘 절연막(silicon on insulator: SOI) 전계 효과 트랜지스터 구조에 관한 것으로, 특히 종래의 실리콘 벌크 웨이퍼 상의 상기 구조에 관한 것이다.
도 1은 본 발명에 따른 실리콘 기판에 형성된 전계 효과 트랜지스터(FET)의 사시도, 부분적으로 단면도를 도시한다.
도 2는 본 발명인 상기 FET의 제공 단계에서의 제 1 단계의 단면도이다.
도 3는 본 발명인 상기 FET의 제공 단계에서의 제 2 단계의 단면도이다.
도 4는 본 발명인 상기 FET의 제공 단계에서의 제 3 단계의 단면도이다.
도 5는 본 발명인 상기 FET의 제공 단계에서의 제 4 단계의 단면도이다.
도 6는 본 발명인 상기 FET의 제공 단계에서의 제 5 단계의 단면도이다.
도 7는 본 발명인 상기 FET의 제공 단계에서의 제 6 단계의 단면도이다.
도 8는 본 발명인 상기 FET의 제공 단계에서의 제 7 단계의 단면도이다.
도 9는 본 발명인 상기 FET의 제공 단계에서의 제 8 단계의 단면도이다.
도 10은 본 발명인 상기 FET의 단면도이다.
본 발명의 제 1 목적은 반도체 기판 상에 전계 효과 트랜지스터를 형성하는 방법을 제공하는 것으로, 상기 방법은 상기 기판 상의 다른 구조들로부터 활성 영역을 분리하기 위해 상기 트랜지스터의 상기 활성 영역의 주변 주위에 절연 트랜치(insulating trench)를 식각하는 단계 및, 상기 기판으로부터 상기 활성 영역의 표면의 하부의 적어도 일부를 분리하기 위해 상기 절연 트랜치의 하부에 절연 언더컷(insulating undercut)을 식각하는 단계를 포함한다. 상기 활성 영역의 일부는 중앙 채널 영역의 반대면상에 소스 영역과 드레인 영역을 각각 형셩하기 위해 도핑될 것이다. 상기 절연 언더컷은 상기 소스 영역 및 드레인 영역 모두의 적어도 일부를 상기 실리콘 기판으로부터 분리할 것이다. 또한, 상기 절연 언더컷은 상기 중앙 채널 영역의 적어도 일부분을 상기 실리콘 기판으로부터 분리할 것이다.
상기 언더컷을 식각하는 단계는: a)상기 트랜치의 측면 웰과 하부 상에 보호층을 형성하는 단계와; b)상기 트랜치 하부에 실리콘 기판을 노출시키기 위해 상기 층을 제거하기 위한 상기 층의 수직 비등방성 식각을 수행하는 단계 및; c)상기 언더컷을 형성하기 위해 상기 실리콘 기판의 등방성 식각을 수행하는 단계를 포함한다. 상기 등방성 식각은 KOH 습식 식각을 사용하여 수행될 것이다. 상기 보호층은 실리콘 이산화물이고, 상기 언더컷을 채우는 단계는 SiH4및 TEOS 중의 적어도 하나를 사용하는 화학 기상 증착을 수행하는 단계를 포함할 것이다.
본 발명의 제 2 목적은 중앙 채널 영역과, 상기 중앙 채널 영역의 반대편들에 위치된 소스 영역과 드레인 영역을 포함하는 활성 영역과, 상기 활성 영역의 단면부보다 더 작은 단면부 영역을 구비하고 상기 반도체 기판과 상기 중앙 채널 영역을 연속적으로 연결하는 브리지(bridge) 영역 및; 상기 반도체 기판 상에 형성된 다른 구조들로부터 상기 활성 영역과 브리지 영역을 분리시키는 절연부(insulator)를 포함하는 반도체 기판 상에 형성된 전계 효과 트랜지스터를 제공하는 것이다. 상기 중앙 채널 영역과, 상기 브리지 영역 및 반도체 기판은 동일한 도전성일 것이고, 상기 소스 영역과 드레인 영역은 반대의 도전성일 것이다. 상기 절연부은 상기 소스 영역과 상기 실리콘 기판 및 드레인 영역과 실리콘 기판간의 반도체 접합들이 적어도 크기에서 감소되거나 제거되는 것 중의 하나가 되도록 상기 실리콘 기판으로부터 상기 소스 영역과 드레인 영역을 적어도 부분적으로 분리하기 위해 상기 활성 영역의 하부 표면에 도달할 것이다. 상기 절연부는 실리콘 이산화물일 것이다.
본 발명의 제 3 목적은 반도체 기판 상에 형성된 다수의 전계 효과 트랜지스터들을 포함하는 반도체 디바이스를 제공하는 것으로, 각 트랜지스터는: a)중앙 채널 영역과, 상기 중앙 채널 영역의 반대편들에 각각 소스 영역과 드레인 영역을 구비하는 활성 영역과; b)상기 활성 바디 영역의 단면부보다 더 적은 단면부 영역을 구비하고, 상기 반도체 기판과 상기 중앙 채널 영역을 도전적으로 연결하는 브리지 영역 및; c)상기 다수의 트랜지스터들의 적어도 서로 다른 하나로부터 상기 활성 바디 영역과 브리지 영역을 분리하는 절연부를 구비한다. 상기 중앙 채널 영역, 상기 브리지 영역과, 반도체 기판은 모두 동일한 도전성일 것이고, 상기 소스 영역과 드레인 영역은 반대 도전성일 것이다. 상기 절연부은 상기 소스 영역과 상기 실리콘 기판 및 드레인 영역과 실리콘 기판간의 반도체 접합들이 적어도 크기에서 감소되거나 제거되는 것 중의 하나가 되도록 상기 실리콘 기판으로부터 상기 소스 영역과 드레인 영역을 적어도 부분적으로 분리하기 위해 상기 활성 영역의 하부 표면에 도달할 것이다. 상기 다수의 트랜지스터들 중의 적어도 2개를 분리하는 절연부는 실리콘 이산화물일 것이다. 그러나, 종래의 실리콘 기술에 따르면, 상기 채널 영역(26)은 N-도전성 실리콘이고, 반면에 상기 소스 영역(28)과 드레인 영역(30) 각각은 P-도전성 실리콘이다.
본 발명은 도면들과 함께 상세히 하기에서 개시될 것이다. 도면에서, 동일한 참조번호는 전체적으로 동일한 구성요소를 지적하는데 사용된다.
도 1은 본 발명에 따른 전계 효과 트랜지스터(10)의 활성 영역(48)이 채널 영역(26), 소스 영역(28) 및 드레인 영역(30)를 구비하는 것을 도시한다. 본 발명의 실시예에서, 상기 채널 영역(26)은 바람직하게는 P-도전성 실리콘이고, 반면에 상기 소스 영역(28)과 드레인 영역(30)은 2개의 반도체 접합(40), (42)를 형성하기 위해 각각 N-도전성 실리콘이다. 그러나, 종래 실리콘 기술에 따르면, 상기 채널 영역(26)은 N-도전성 실리콘이고, 반면에, 상기 소스 영역(28)과 드레인 영역(30)의 각각은 P-도전성 실리콘이다. 상기 활성 영역은 상기 FET(10)의 활성 영역(48)의 주변부(22)를 형성하는 측면 웰(16)을 구비한 절연 트랜치(32)에 의해 분리된다. 상기 절연 트랜치(32)는 상기 실리콘 기판(12)에 형성된 다른 구조들로부터 상기 활성 영역(48)을 절연한다. 상기 절연 트랜치(32)는 상기 활성 영역(48)의 하부 표면(24)을 형성하고 브리지 영역(36)의 측면 웰(14)을 형성하는 언더컷 영역(20)을 구비하고, 상기 브리지 영역(36)은 상기 활성 영역(48)의 채널 영역(26)을 상기 벌크 실리콘 기판(12)과 전기적으로 연결시킨다. 상기 활성 영역(48)과 브리지 영역(36)은 본 발명의 상기 FET(10)의 바디(34)를 함께 형성한다.
상기 브리지 영역(36)이 상기 채널 영역(260과 상기 벌크 실리콘 기판(12)을 전기적으로 연결하기 때문에, 상기 채널 영역(26) 전위는 상기 실리콘 기판(12)의 전위에 항상 머무를 것이고, 상기 FET(10)의 과거(historical) 동작을 기준으로 하여 전하, 또는 부동(float)을 축적할 수 없음이 명백하다. 상기 절연 트랜치(32)는언더컷 영역(20)을 포함하기 때문에, 상기 브리지 영역(36)의 단면부 영역은 상기 활성 영역(48)의 단면부 영역보다 현저하게 적고, 따라서 상기 소스 영역(28) 또는 상기 드레인 영역(30)과 상기 실리콘 기판(12) 간의 반도체 결합 또는 최소 크기 반도체 결합이 없으므로 결합 커패시턴스를 감소시키는 것이 명백하다.
본 발명의 상기 FET(10)를 제조하는 제 1 단계는, 약 1,500 -2,000 옹스트롬 두께의 실리콘 질화물층(18)이 도 2에 도시된 상기 벌크 실리콘 기판(12)의 표면 상의 약 150-200 옹스트롬의 산화물 박막(도시되지 않음)의 상부에 형성되는 것이다.
제 2 단계로, 상기 실리콘 질화물(18)은 상기 활성 영역(48)에 걸쳐 실리콘 질화물 마스크를 형성하기 위해 패턴되어 식각되고, 상기 절연 트랜치(32)가 도 3에서와 같이 형성된 상기 영역들에서의 상기 실리콘 기판을 노출시킨다. 상기 실리콘 질화물 마스크를 형성하기 위해 상기 실리콘을 패턴하고 식각하는 단계는 하기의 종래의 포토리토그래피 기술을 사용하여 수행되고, 상기 기술은 1)UV 감광성 포토리지스트층(photoresist layer)이 상기 실리콘 질화물(18)의 표면에 채용된다: 2)UV 투광원(illumination source) 및 레티클(reticle)은 상기 포토리지스트를 노출하고 패턴하기 위해 시준된 광(collimated light)을 제공한다; 3)현상 용제(developer solution)이 상기 포토리지스트의 노출되지 않은 영역을 경화시키고, 상기 UV 광이 엷어지고 상기 현상액이 상기 노출된 부분들을 항상 세척하여 상기 노출된 부분이 상기 실리콘 질화물(18)의 표면 상에 마스크로서 잔재하도록 한다; 4)실리콘 질화물을 식각하고 상기 포토리지스트를 식각하지 않는 에칭 조합물을 사용하는 건식 식각은 상기 포토리지스트로 마스크되지 않은 영역내의 상기 실리콘 질화물층(18)을 제거하여 상기 실리콘 질화물 마스크를 생성한다.
본 발명의 상기 FET의 제조에서의 제 3 단계는, 상기 실리콘 기판(12)의 마스크되지 않은 부분(예를 들면, 상기 실리콘 질화물 마스크가 상기 제 2 단계에서 식각되지 않은 부분)이 도 4에 도시된 바와 같이 개방 트랜치(open trench)(38)를 형성하기 위해 약 2,000-4,000옹스트롬의 깊이로 식각된다. 상기 개방 트랜치(38)는 후에 실리콘 이산화물로 채워져서 도 1에 개시된 절연 트랜치(32)가 된다. 상기 실리콘 기판에 대한 식각 공정은 상기 실리콘 기판(12)을 식각하고 상기 실리콘 질화물(18)을 식각하지 않는 선택 특성을 지닌 취화 수소(HBr)를 사용하는 비등방성 건식 식각이다.
본 발명의 상기 FET(10)의 제조에서의 제 4 단계는 도 5에 도시된 바와 같이 상기 실리콘 질화물층의 전체 상부와 개방 트랜치(38)의 측면 웰과 하부를 포함하는 상기 웨이퍼의 모든 노출된 표면에 걸쳐 약 500-1,000옹스트롬의 실리콘 이산화물층(44)을 적층하는 단계를 포함한다. 상기 실리콘 이산화물층(44)을 적층하는 단계는 SiH4와 같은 가스를 사용하는 종래의 화학 기상 증착(CVD)를 사용하여 전형적으로 수행된다. 상기 실리콘 이산화물(44)의 적층에 이어, 상기 실리콘 이산화물층(44)의 수직 비등방성 식각은 상기 실리콘 질화물(18)의 표면과 상기 개방 트랜치(38)의 하부를 포함하여 모든 수평 표면으로부터 상기 실리콘 이산화물을 제거한다. 수직 비등방성 식각의 예는 CHF3를 사용하는 플라즈마 식각을 포함한다.이러한 식각 기술은 수직 방향으로 균일한 두께의 이산화물층을 제거하여 상기 수긱 에칭의 네트 결과(net result)는 실리콘 이산화물층은 상기 개방 트랜치(38)의 측면 웰(16)에 남아있고 트랜치(38)의 하부는 노출된 실리콘 기판(12)인 것임이 명백하다.
본 발명의 상기 FET(10)의 제조에 있어서의 제 6 단계에서, 상기 개방 트랜치(38)의 하부에서의 상기 벌크 실리콘에 대한 등방성 식각이 수행되어 수평 및 수직 방향으로 약 1,000-2,000 옹스트롬의 물질을 제거하여 개방 언더컷(46)을 형성하고, 후속 단계에서 상기 개방 언더컷(46)은 도 7에 도시된 바와 같이 절연 트랜치(32)의 언더컷 영역(20)을 형상하도록 실리콘 이산화물로 채워질 것이다. 상기 등방성 식각 단계는 바람직하게는 종래의 KOH 습식 식각이다. 식각 조합물은 상기 노출된 실리콘 기판(12)을 고속으로 식각하고 상기 개방 트랜치(38)의 측면웰 상의 상기 실리콘 이산화물 피복(44)을 물질적으로 식각하지 않는 선택 특성으로 선택되어야 하는 것이 명백하다. 상기 언터컷 영역(20)은 상기 활성 영역(48)의 하부 표면(24)과 상기 브리지 영역(36)의 측면 웰(14)을 한정한다.
상기 언더컷 영역(20)의 생성에 이어, 상기 개방 트랜치(38)는 실리콘 이산화물로 채워져서 절연 트랜치(32)를 형성한다. 상기 개방 트랜치(38)를 채우는 단게는 SiH4또는 TEOS를 사용하는 종래의 CVD 공정을 사용하는 것이 바람직하다. 상기 개방 트랜치(38)를 채운 후, 상기 웨이퍼의 표면은 화학적 기계적 세척(chemical mechanical polish)을 사용하여 세척되어 도 8에 도시된 바와 같이잉여의 실리콘 이산화물층과 남아있는 실리콘 질화물 마스크를 제거한다.
제 7 단계에서, 게이트 산화물층으로서 작용하는 실리콘 이산화물층(50)과 폴리실리콘 게이트(52)는 상기 기판의 상부 표면에 형성된다. 상기 실리콘 이산화물(50)은 열 산화 공정(thermal oxidation process)를 사용하여 상기 활성 영역(48)의 표면에서 전형적으로 성장되고 상기 폴리실리콘층은 저기압 화학 기상 증착(low pressure CVD: LPCVD) 공정을 사용하여 상기 실리콘 질화물층(50)상에 증착된다. 상기 폴리실리콘층은 이전에 상술된 포토리토그래피 방법을 사용하여 패턴되고 식각되어 도 9에 도시된 바와 같이 종래의 자기 정렬 게이트, 소스 및 드레인 공정으로 에서의 상기 FET(10)의 상기 채널 영역을 한정하고 마스크한다.
제 8 단계에서, 제 7 단계에서 적용된 게이트에 의해 마스크되지 않은 상기 FET(10)의 상기 채널 영역에서의 P-형 실리콘의 반대면들상의 상기 실리콘 기판의 일부분들이 N-형 실리콘으로 도핑된다. 도핑은 전형적으로 이온 주입 기술(Ion implantation techniques)에 의해 수행된다. 비소와 같은 불순물의 이온들은 전계에서 고속으로 가속되어 상기 타겟 웨이퍼에 충돌한다. 상기 이온들이 상기 폴리-실리콘 게이트를 투과할 수 없기 때문에, 상기 폴리-실리콘 게이트는 도 10에서 도시된 상기 노출된 소스 영역(28)과, 드레인 영역(30) 및 폴리실리콘 게이트(52)를 도핑하는 마스크로서 효율적으로 동작한다.
비록 본 발명이 특정의 바람직한 실시예로서 개시되지만, 균등물들과 변형물들은 본 명세서를 읽어 이해하는 때에 종래의 기술에 익숙한 사람에게 발생하는 것이 명백하다. 예를 들면, 실시예에서, 2개의 마스킹 단계들이 상기 개방 트랜치 영역(38)을 마스크하고 식각하는 데 사용된다. 포토리지스트 마스크는 실리콘 질화물 마스크를 생성하는데 사용되고 상기 개방 트랜치(38)의 식각에 영향을 미친다. 종래 기술에 익숙한 사람은 만약 조합물이 상기 포토리지스트와 실리콘 기판 간에 선택적이면(예를 들면 상기 실리콘 기판을 식각하고 포토리지스트 마스크에 물질적으로 영향을 미치지 않는), 상기 포토리지스트 마스크는 상기 실리콘 기판에서 상기 개방 트랜치들을 직접적으로 식각하는데 사용되는 것을 이해할 것이다. 본 발명은 이러한 모든 균등물들과 변형물들을 포함하고, 하기 청구범위의 범위에 의해서만 한정된다.

Claims (15)

  1. 반도체 기판 상에 전계 효과 트랜지스터를 형성하는 방법에 있어서, 상기 방법은:
    a)상기 트랜지스터의 활성 영역의 주변부 주위를 상기 기판 상의 다른 구조들로부터 상기 활성 영역을 분리하기 위해 절연 트랜치를 식각하는 단계 및;
    c)상기 기판으로부터 상기 활성 영역의 하부 표면의 적어도 일부를 분리하기 위해 상기 절연 트랜치의 하부에서 절연 언더컷을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 기판 상에 전계 효과 트랜지스터를 형성하는 방법.
  2. 제 1 항에 있어서, 상기 방법은 중앙 채널 영역의 반대면들 상에 소스 영역과 드레인 영역을 각각 형성하기 위해 상기 활성 영역의 일부분을 도핑하는 단계를 추가적으로 포함하고, 상기 절연 언더컷은 상기 실리콘 기판으로부터 상기 소스 영역과 드레인 영역 모두의 적어도 일부분을 분리하는 것을 특징으로 하는 반도체 기판 상에 전계 효과 트랜지스터를 형성하는 방법.
  3. 제 2 항에 있어서, 상기 언더컷은 상기 실리콘 기판으로부터 상기 중앙 채널 영역의 적어도 일부를 분리하는 것을 특징으로 하는 반도체 기판 상에 전계 효과 트랜지스터를 형성하는 방법.
  4. 제 3 항에 있어서, 상기 언더컷을 식각하는 단계는:
    a)트랜치의 측면 웰과 하부에 보호층을 형성하는 단계와;
    b)상기 트랜치의 하부에서 상기 실리콘 기판을 노출시키기 위해 상기 층을 제거하는 상기 층의 수직 등방성 식각을 수행하는 단계 및;
    c)상기 언더컷을 형성하도록 상기 실리콘 기판의 등방성 식각을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 기판 상에 전계 효과 트랜지스터를 형성하는 방법.
  5. 제 4 항에 있어서, 상기 보호층은 실리콘 이산화물인 것을 특징으로 하는 반도체 기판 상에 전계 효과 트랜지스터를 형성하는 방법.
  6. 제 4 항에 있어서, 상기 등방성 식각은 KOH 습식 식각을 사용하여 수행되는 것을 특징으로 하는 반도체 기판 상에 전계 효과 트랜지스터를 형성하는 방법.
  7. 제 4 항에 있어서, 상기 절연부를 형성하는 단계는 TEOS 또는 SiH4중의 적어도 하나를 사용하는 화학 기상 증착 공정을 사용하여 상기 언더컷과 트랜치 중의 적어도 일부를 채우는 단계를 포함하는 것을 특징으로 하는 반도체 기판 상에 전계 효과 트랜지스터를 형성하는 방법.
  8. 반도체 기판에 형성된 전계 효과 트랜지스터는:
    a)중앙 채널 영역과 상기 중앙 채널 영역의 반대면들 사이에 위치된 드레인 영역과 소스 영역을 포함하는 활성 영여과;
    b)단면부 영역이 상기 활성 영역의 단면부보다 더 적고, 상기 반도체 기판과 상기 중앙 채널 영역을 연속적으로 연결하는 브리지 영역 및;
    c)상기 반도체 기판에 형성된 다른 구조들로부터 상기 활성 영역과 브리지 영역을 분리하는 절연부를 구비하는 것을 특징으로 하는 반도체 기판에 형성된 전계 효과 트랜지스터.
  9. 제 8 항에 있어서, 상기 중앙 채널 영역과, 브리지 영역 및 반도체 기판은 모두 동일한 도전성이고 상기 소스 영역과 드레인 영역은 반대 도전성인 것을 특징으로 하는 반도체 기판에 형성된 전계 효과 트랜지스터.
  10. 제 9 항에 있어서, 상기 절연부는 상기 활성 영역의 하부 밑에 까지 미쳐서 상기 실리콘 기판으로부터 상기 소스 영역과 드레인 영역을 적어도 부분적으로 분리하고, 그럼으로써 상기 소스 영역과 실리콘 기판 및 상기 드레인 영역과 실리콘 기판 간의 반도체 결합들이 크기에서 감소되거나 제거되는 것 중의 적어도 하나인 것을 특징으로 하는 반도체 기판에 형성된 전계 효과 트랜지스터.
  11. 제 10 항에 있어서, 상기 절연부는 실리콘 이산화물인 것을 특징으로 하는반도체 기판에 형성된 전계 효과 트랜지스터.
  12. 반도체 기판 상에 형성된 다수의 전계 효과 트랜지스터를 구비하는 반도체 디바이스에 있어서, 각 트랜지스터는:
    a)중앙 채널 영역과 상기 중앙 채널 영역의 반대면들 사이에 위치된 드레인 영역과 소스 영역을 포함하는 활성 영역과;
    b)단면부 영역이 상기 활성 영역의 단면부보다 더 적고, 상기 반도체 기판과 상기 중앙 채널 영역을 연속적으로 연결하는 브리지 영역 및;
    c)상기 다수의 트랜지스터들 중의 적어도 서로서로로부터 상기 활성 영역과 브리지 영역을 분리하는 절연부를 구비하는 것을 특징으로 하는 반도체 디바이스.
  13. 제 12 항에 있어서, 상기 중앙 채널 영역과, 브리지 영역 및 반도체 기판은 모두 동일한 도전성이고 상기 소스 영역과 드레인 영역은 반대 도전성인 것을 특징으로 하는 반도체 디바이스.
  14. 제 13 항에 있어서, 상기 절연부는 상기 활성 영역의 하부 밑에 까지 미쳐서 상기 실리콘 기판으로부터 상기 소스 영역과 드레인 영역을 적어도 부분적으로 분리하고, 그럼으로써 상기 소스 영역과 실리콘 기판 및 상기 드레인 영역과 실리콘 기판 간의 반도체 결합들이 크기에서 감소되거나 제거되는 것 중의 적어도 하나인 것을 특징으로 하는 반도체 디바이스.
  15. 제 14 항에 있어서, 상기 다수의 트랜지스터들 중의 적어도 2개를 분리하는 절연부는 실리콘 이산화물인 것을 특징으로 하는 반도체 디바이스.
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