KR940004599B1 - 디램 셀의 구조 및 제조방법 - Google Patents

Abstract

내용 없음.

Description

디램 셀의 구조 및 제조방법

제1도는 종래 디램셀의 단면도.

제2도는 본 발명 디램셀의 공정단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2 : 에피실리콘

3 : 게이트 산화막 4, 9, 11 : 폴리실리콘

5 : CVD산화막 6 : 폴리사이드

7, 8 : 산화막 10 : 커패시커 유전체

본 발명은 메모리 셀에 관한 것으로, 특히 ULSI 급 디바이스에 적당하도록 한 측벽형 게이트를 가진 디램셀의 구조 및 제조방법에 관한 것이다.

종래의 디램셀은 제 1도에 도시된 바와같이 기판(1)내에 소오스영역(12)과 드레인영역(13)이 형성되고 기판(1)위에 소오스 영역(12)과 드레인영역(13)사이에 수평으로 게이트(14)가 형성되는 구조를 이루고 있으며, 상기 게이트(14)사이의 소오스(12)위에 소오스(12)와 연결되도록 비트라인(15)이 형성됨과 아울러 드레인(13) 위에 드레인(13)과 연결되도록 스토리지 노드 폴리실리큰(9)/유전체(10)/플레이트 폴리실리콘(11)으로 된 커패시터가 헝성된 구조를 갖는다.

그러나, 상기와 같은 디램 셀 구조에 있어서는 게이트(14)가 수평으로 형성되기 때문에 셀 사이즈가 커지고 구조상 비트라인(15)을 형성하기가 어려울 뿐만 아니라 커패시터의 용량을 증대시키는데 한계가 있는 결점이 있었다.

본 발명은 이와같은 종래의 제반결점을 해결하기 위한 것으로 게이트를 측벽에 수직으로 형성하여 셀 사이즈를 축소시키고 트렌치 효과를 얻어 커패시터의 용량을 증대시킬 수 있는 디램셀의 구조 및 제조방법을 제공하는데 그 목적이 있다.

이하에서 이와같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면 제 2도에 의하여 상세히 설명하면 다음과 같다.

먼저 제2a도와 같이 P형 실리콘 기판(1)위에 산화막(16)을 형성하고 마스킹 공정에 의해 소정부분의 산화막(11)을 선택적 식각한 후, 식각된 부분에 섬모양의 에피실리콘(2)을 성장시킨다.

그리고 제2b도와 같이 산화막(16)을 제거한 후 전표면에 게이트 산화막(3)과 게이트용 폴리실리콘(4)을 형성한다.

다음에 제2c도와 같이 상기 폴리실리콘(4)을 에치백하여 측벽형 게이트(4a)를 형성하고 제2d도와 같이 게이트(4a)를 마스크로 이용하여 노출된 에피실리콘(2) 표면과 기판(1) 표면에 n형 이온을 고농도로 주입하여 소오스 및 드레인영역(12,13)을 형성한 다음 제2e도와 같이 전표면에 CVD산화막(5)을 두껍게 증착하여 평탄화시킨다.

이어서 제2f도와 같이 비트라인 콘택을 형성하기 위해 상기 소오스영역(12) 상측의 CVD산화막(5)을 마스킹 공정에 의해 선택적 식각하고 비트라인을 형성하기 위해 상기 소오스 영역(12) 상측의 CVD 산화막(5)은 마스킹 공정에 의해 선택적 식각하고 비트라인을 형성하기 위한 폴리사이드(6) 및 캡핑(Capping)용 산화막(7)을 증착한다.

또한, 제2g도와 같이 사진식각공정으로 산화막(7)과 폴리사이드(6)를 선택적으로 식각하여 비트라인을 형성하고 제2h도와 같이 전면에 산화막(8)을 증착하고 에치백하여 제2i도와 같이 비트라인의 측벽에 측벽산화막(8a)을 형성한다.

다음에 제2j도와 같이 상기 드레인영역(13) 상측의 CVD산화막(5)을 선택적으로 식각하여 매몰콘택 (Buried Contact) (17)을 형성한다.

이때 측벽형 게이트(4a)와 비트라인의 단차에 의해 트렌치 모양의 콘택홀을 크게 형성한다.

제2k도와 같이 전면에 상기 드레인영역(13)과 연결되도록 이때 메몰콘택영역에 폴리실리콘(9)이 완전히 채워지지 않고 측벽 및 바닥에 증착하도록 한다.

그리고 제2l도과 같이 폴리실리콘(9)을 패터닝하여 스토리지노드(9a)를 형성하고, 제2m도과 같이 통상의 공정에 의해 커패시터 유전체(10)와 플레이트 폴리실리콘(11)을 형성한다.

이상에서 설명한 바와같은 본 발명은 게이트를 측벽에 형성하므로 셀 사이즈를 극소화시킬 수 있고 비트 라인을 평탄화된 CVD산화막(5)위에서 쉽게 형성할 수 있으며 트렌치 모양의 단차를 가진 홀에 의해 커패시터의 용량을 증대시킬 수 있는 효과가 있다.

Claims (2)

1. 실리콘 기판(1)위에 섬모양으로 형성된 에피실리콘(2)층과 게이트 절연막에 의해 상기 기판 및 에피실리콘층과 격리되어 에피실리콘(2) 측벽에 형성되는 수직형 게이트(4a)전극과, 상기 에피실리콘(2) 표면과 게이트(4a) 전극 일측 반도체 기판(1) 표면에 형성되는 소오스 및 드레인영역(12,13)과, 상기 소오스 및 드레인영역(12,13)상에 각각 콘택홀을 갖고 상기 게이트(4a) 전극을 격리시키기 위해 두껍게 형성되는 제1절연막과, 상기 콘택홀을 통해 소오스 영역(12)과 연결되도록 제1절연막 위에 형성되는 비트라인과, 비트라인을 절연시키기 위한 제2절연막과, 상기 콘택홀을 통해 드레인영역(13)과 연결되도록 제1절연막과 제2절연막상에 형성되는 스토리지 노드(9a)와, 상기 스토리지 노드(9a) 표면에 형성되는 유전체(10) 및 플레이트 전극(11)을 포함하여 구성됨을 특징으로 하는 디램셀의 구조.
2. 실리콘기판(1) 위에 섬모양으로 에피실리콘(2)을 형성하고 게이트 절연막과 도전체층을 증착하는 공정과, 상기 도전체층을 에치백하여 에피실리콘(2) 측벽에 수직형 게이트(4a)를 형성하는 공정과, 상기 에피실리콘(2) 표면과 게이트(4a) 일측 기판(1) 표면에 소오스 및 드레인영역(12,13)을 헝성하는 공정과, 전면에 평탄화용 제1절연막을 증착하고 상기 소오스 영역(12) 상측에 제1콘택홀을 형성하는 공정과, 제1콘택홀을 통해 소오스영역과 연결되도록 비트라인을 형성하고 비트라인을 절연시키는 공정과, 상기 드레인영역상에 제1절연막을 제거하여 제2콘택홀을 형성하고 제2콘택홀을 통해 드레인 전극과 연결되도록 스토리지 노드를 형성하는 공정과, 스토리지 노드 표면에 유전체막과 플레이트 전극을 형성하는 공정을 포함하여 이루어짐을 특징을 하는 디램셀의 제조방법.