KR930011544B1 - 적층형 셀 제조방법 - Google Patents

Abstract

내용 없음.

Description

적층형 셀 제조방법

제1도는 종래 적층형 셀의 구조도.

제2a-g도는 본 발명에 따른 적층형 셀 재조공정도.

제3도는 본 발명에 따른 적증형 셀의 구조도.

* 도면의 주요부분에 대한 부호의 설명

0 : 기판 1 : 게이트 전극

2 : 측벽절연막 2a : 다결성 실리콘 사이드윌 스페이서

2a' : 다결성 실리콘 3a : 산화막

3b : BPSG 4 : 베리드 콘택

5 : 커패시터 노드전극 6 : 유전체박막

7 : 커패시터 플레이트전극 8 : 비트선콘택

9 : 비트선 10 : 워드선

11 : 소오스와 드레인 13 : 격리산화막

본 발명은 디램셀(DRAM)에 관한 것으로, 특히 다결정 사이드윌 스페이서를 커패시터 노드전극으로 하여 셀 면적을 축소시키고 기생용량 및 누설전류를 감소시키는데 적당하도록 한 적층형 셀 제조방법에 관한 것이다.

일반적으로 적층형 셀은 하나의 트랜지스터와 커패시터로 구성되어 있는데 종래의 적층형 셀 제조과정은 다음과 같다.

제1도에서 격리산화막(13)이 형성된 기판(0) 위에 게이트 전극(워드선)(1)을 만든 후 저농도 N형 이온을 주입하여 LDD영역 저농도 n형 영역(12)을 형성하고 게이트 전극(1) 측벽에 측벽절연막(2)을 형성한후 고농도 n형 이온을 주입해서 트랜지스터의 소오스 영역과 드레인 영역(11)을 만든다.

그 다음 전면에 산화막(3a)을 데포지션 한 후 베리드 콘택(4)을 만들고, 그 위에 다결성 폴리실리콘을 데포지션 한 후 마스킹 및 에칭공정을 통하여 커패시터 노드전극(5)을 만든다.

그 다음 커패시터 노드전극(5) 위에 유전박막(6)을 형성한 후 다결정 폴리실리콘을 데포지션하고 마스킹 및 에칭공정을 통해서 커패시터 플레이트 전극(7)을 형성한 다음 BPSG(3b)를 데포지션하고 비트선 콘택(8)을 만든다.

그 위에 포리사이드를 데포지션하여 마스킹 및 에팅공정을 의해 비트선(9)을 형성하고 그 위에 다시 BPSG(3b)를 데포지션한 후 게이트 전극(1)에 콘택을 만들어서 메탈을 데포지션 한 다음 마스킹 및 에칭공정을 수행하여 워드선(10)을 만든다.

그런데 상기와 같은 종래의 적층형 셀 구조에서는 베리드 콘택(4) 및 비트선 콘택(8)이 있기 때문에 셀의 면적이 크고, 고농도 n형 소오스 적합면적과 드레인 접합면적이 격리산화막에 의해서 결정되므로 접합면적이 넓고 또한 격리산화막과 붙어 있기 때문에 누설전류가 커지게 되는 문제점이 있다.

본 발명은 이러한 문제점을 해결하기 위한 것으로 제3도에서와 같이 다결정 실리콘 사이드윌 스페이서(2a)에 의해서 고농도 n형 소오스 접합과 드레인 접합이 만들어지며 이 스페이서(2a)가 커패시터의 노드(5)와 연결되어 노드전극을 형성한다.

이때 격리산화막과 고농도 n형 접합이 닿지 않는다.

제2도를 참조하여 본 발명에 따른 적층형 셀 제조방법을 설명하면 먼저 제2a도에서와 같이 기존의 방법으로 격리산화막(13)이 형성된 기판(0)에 게이트 전극(1) 및 캡게이트 절연막(1a), 측벽절연막(2)을 형성한 후 제2b도에서와 같이 전면에 고농도 n형으로 도우핑된(in-situ doped)다결정 실리콘(2a')을 데포지션 한 후 격리산화막(13) 위에 있는 부분을 제거하기 위해 액티브 영역에 포토레지스트(14)로 마스킹하여 제2c도에서와 같이 다결정 실리콘(2a')을 에칭하고나서 포토레지스트(14)를 제거한다.

그 다음 제2d도에서와 같이 다결정 실리콘(2a')을 에치백(Etch Back)하여 게이트 측벽과 비트라인 콘택부위에 다결정 실리콘 사이드윌 스페이서(2a)를 형성한 후 전면에 산화막(3a)을 데포지션 한다.

그리고 제2e도에서와 같이 다결정 실리콘 사이드윌 스페이서가 노드용 다결정 폴리실리콘과 접촉이 될수 있도록 하기 위해서 포토레지스트(14)를 코딩한 후 평탄화에 의한 산화막(3a) 에칭을 하고 그 다음 제2f도에서와 같이 남아 있는 포토레지스트(14)를 제거하고 노드용 도핑된 다결정 실리콘을 데포지션한 후 히트 싸이클(열처리,heat cycle)에 의해서 도핑된 다결정 실리콘 사이드윌 스페이서(2a)의 고농도 n형 불순물이 가판쪽으로 확산되도록 하여 n+소오스 접합(11)과 드레인 접합(11)을 형성하고, 그 다음 포토마스킹 및 에칭에 의해서 커패시터 노드전극(5)을 형성한다.

여기서 제2b도에서 도우핑 되지 않은 다결정 실리콘(2a')을 증착하여 다결정 실리콘 사이드윌 스페이서(2a)을 형성하고 제2f도에서 노드용 다결정 실리콘을 중착한 후 다결정 실리콘 사이드윌 스페이서(2a)에 포틀(poc13)을 도우핑 하고 이를 열처리하여 n+소오스 접합과 드레인 접합을 형성하여도 무방하다.

그리고 제2g도에서와 같이 커패시터 노드전극(5) 위에 유전박막(6)을 형성한 후 커패시터 플레이트(7)을 형성한다.

그 다음에 제3도에서와 같이 BPSG(3b)를 데포지션 한 후 비트선 콘택(8)을 만들고 그 위에 폴리사이드를 데포지션 한 후 마스킹 및 에칭공정에 의해 비트선(9)을 만들고 그 위에 다시 BPSG(3b)를 데포지션 한후 게이트 전극(1)에 콘택을 만들어서 메탈을 데포지션 하고 마스킹 및 에칭공정에 의해서 워드선(10)을 형성하여 공정 완료한다.

따라서 본 발명에 의하여 적층형 셀을 제작할 경우 셀면적이 줄어들며, 또한 기생용량이 줄어들고 누설전류가 적어지기 때문에 스피드가 빠르고 데이터 유지시간이 긴 셀을 만들 수 있고, 또한 비트선의 스텝 커버리지가 좋아지는 효과가 있다.

Claims (2)

1. 기판에 필드영역과 활성영역을 정의하는 격리산화막(13)을 형성하고 게이트 전극(1) 및 측벽절연막(2)을 형성하는 제1공정과, 상기 활성영역의 게이트 전극(1) 측벽 및 게이트 전극(1) 사이에 측벽절연막(2)에 의해 게이트 전극(1)과 격리되도록 도핑된 다결정 실리콘 사이드윌 스페이서(2a)를 형성하는 제2공정과, 전면에 산화막(3a)을 증착하고 상기 다결정 실리콘 사이드윌 스페이서(2a)의 상층부분의 산화막(3a)을 제거하는 제3공정과 열처리(heat-cycle)하여 다결정 실리콘 사이드윌 스페이서(2a)의 불순물이 기판에 확산되도록 하여 소오스와 드레인(11)영역을 형성하는 제4공정과, 상기 다결정 실리콘 사이드윌 스페이서(2a) 상층부와 연결되도록 커패시터 스토리지 노드를 형성하는 제5공정과, 상기 스토리지 노드 위에 유전체박막(6)을 형성하는 제6공정과, 상기 유전체박막(6) 위에 커패시터 플레이트를 형성하는 제7공정과, 전면에 절연체를 증착하고 비트선 콘택을 형성하여 비트선(9)을 형성하는 제8공정과, 다시 전면에 절연체를 증착하고 워드선(10)을 형성하는 제9공정을 포함하여 제조함을 특징으로 하는 적층형 셀 제조방법.
2. 기판에 필드영역과 활성영역을 정의하는 격리산화막(13)을 형성하고 게이트 전극(1) 및 측벽절연막(2)을 형성하는 제1공정과, 상기 활성영역의 게이트 전극(1) 측벽 및 게이트 전극(1) 사이에 측벽절연막(2)에 의해 게이트 전극(1)과 격리되도록 도핑되지 않는 다결정 실리콘 사이드윌 스페이서(2a)를 형성하는 제2공정과, 전면에 산화막(3a)을 증착하고 상기 다결정 실리콘 사이드윌 스페이서(2a)의 상층부분의 산화막(3a)을 제거하는 제3공정과 상기 사이드윌 스페이서(2a)에 포클(pocl₂) 도핑한 후 열처리(heat-cycle)하여 다결정 실리콘 사이드윌 스페이서(2a)의 불순물이 기판에 확산되도록 하여 소오스와 드레인(11)영역을 형성하는 제4공정과, 상기 다결정 실리콘 사이드윌 스페이서(2a) 상층부와 연결되도록 커패시터 스토리지노드를 형성하는 제5공정과, 상기 스토리지 노드 위에 유전체박막(6)을 형성하는 제6공정과, 상기 유전체박막(6)위에 커패시터 플레이트를 형성하는 제7공정과, 전면에 절연체를 증착하고 비트선 콘택을 형성하여 비트선(9)을 형성하는 제8공정과, 다시 전면에 절연체를 증착하고 워드선(10)을 형성하는 제9공정을 포함하여 제조함을 특징으로 하는 적층형 셀 제조방법.

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