KR950012552B1 - 디램 셀의 구조 및 제조방법 - Google Patents
디램 셀의 구조 및 제조방법 Download PDFInfo
- Publication number
- KR950012552B1 KR950012552B1 KR1019920010358A KR920010358A KR950012552B1 KR 950012552 B1 KR950012552 B1 KR 950012552B1 KR 1019920010358 A KR1019920010358 A KR 1019920010358A KR 920010358 A KR920010358 A KR 920010358A KR 950012552 B1 KR950012552 B1 KR 950012552B1
- Authority
- KR
- South Korea
- Prior art keywords
- polysilicon
- gate
- active region
- insulating film
- depositing
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 229920005591 polysilicon Polymers 0.000 claims abstract description 21
- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000003860 storage Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims 5
- 238000005530 etching Methods 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 abstract 1
- 239000011521 glass Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
내용 없음.
Description
제1도는 종래의 스택형 디램 셀 구조 단면도.
제2도는 종래의 트랜치형 디램 셀 구조 단면도.
제3도는 본 발명의 디램 셀 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
17 : 기판 18, 24 : 산화막
19, 21 : 폴리실리콘 20 : 유전체
22 : 게이트 23 : 정션
25 : 비트라인
본 발명은 디램(DRAM) 소자에 관한 것으로, 특히 64메가 디램급에 적당하도록 한 디램 셀 구조 및 제조방법에 관한 것이다.
종래의 스택(Stack)형 디램 셀 제조방법은 제1도에 도시한 바와 같이 기판(1)에 필드 영역과 액티브 영역을 한정하여 필드 영역에 채널 스톱이온을 주입한 후 필드산화막(2)을 성장시킨다.
그리고 게이트산화막(3)과 게이트 폴리실리콘 및 캡산화막(5)을 차례로 증착하고 포토/에치 공정에 의해 액티브 영역과 필드산화막(2)위에 각각 게이트(4)를 형성한 후 소오스/드레인 영역 형성을 위한 저농도 n-이온을 주입한다.
그다음, 전면에 산화막(6)을 증착하고 이를 식각하여 게이트측벽(6)을 형성한 후 고농도 n-이온주입하여 LDD(Lightly Doped Drain) 구조를 갖는 소오스/드레인을 형성한다.
이어서 전면에 산화막(7)을 증착하고 메몰콘택(Burried Contact)형성을 위해 산화막(7)을 포토/에치한다.
그후 스토리지 노드 도핑된 폴리실리콘(8)과 커패시터 유전체막(9) 및 플레이트 노드 폴리실리콘(10)을 차례로 형성하고 포토/에치 공정으로 불필요한 부분을 제거함으로써 커패시터를 형성한다.
그리고 표면에 표면평탄화용 SOG(Spin On Glass)(11)를 증착하고 액티브 영역의 게이트 사이에 포토/에치 공정으로 비트라인 콘택을 형성한 뒤 전면에 비트라인을 형성한다.
제2도 종래 트랜티(trench)형 디램 셀의 구조를 단면으로 나타낸 것으로 기판(13) 내부에 트랜치를 파고 트랜치에 커패시터를 제조한 후 커패시터 사이의 기판(13) 표면에 게이트(14)와 정션(15)을 형성하여 트랜지스터를 형성하여 게이트(14) 사이의 정션(15)에 이어지도록 비트라인(16)을 형성하였다.
그러나 상기와 같은 종래의 스택형 디램셀의 구조 및 제조방법에 있어서는 공정이 복잡하여 제조하기가 어렵고 셀 면적을 극소화시켜야 하는 현실에 부응하기가 어려운 결점이 있고, 트랜치형 디램 셀에 있어서는 비교적 공정은 단순하나 기판(13)에 트랜치를 파고 셀을 제조하므로 누설(leakage) 특성이 약해지기 쉬운 결점이 있다.
본 발명은 이와 같은 종래의 결점을 해결하기 위한 것으로 공정을 단순화한 디램 셀의 구조 및 제조방법을 제공하는데 그 목적이 있다.
이하에서 이와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면을 참고로 하여 상세히 설명하면 다음과 같다.
제3도는 본 발명의 공정 단면도로 먼저 제3a도와 같이 기판(17)상에 절연을 위한 제1산화막(18)을 두껍게 증착하고 이 제1산화막(18)을 기판(17)표면까지 선택적 에치하여 커패시터가 제조될 부분에 콘택홀을 형성한다.
다음에 제3b도와 같이 도핑된(Doped) 플레이트용 폴리실리콘(19)을 증착하고 에치 백(Etch Back)하여 산화막(18) 상방의 폴리실리콘(19)을 제거하고 콘택홀의 측면에만 폴리실리콘(19)이 남게한다.
그리고 제3c도와 같이 유전체(20)를 형성하고 전표면에 도핑된 스토리지노드용 폴리실리콘(21)을 증착한다.
이어서 제3d도와 같이 액티브로 사용할 도핑되지 않은 폴리실리콘을 증착하고 액티브(Active) 제3d도 영역을 형성한 후 제3e도와 같이 게이트(22)와 정션(Junction)(23)을 형성한다.
다음에 제3f도와 같이 절연을 위한 제2산화막(24)을 증착하고 에치하여 비트라인(Bit line) 콘택홀을 형성한 후 제3g도와 같이 비트라인(25)을 형성한다.
이상에서 설명한 바와 같이 본 발명은 제1산화막(18)위에서 액티브 영역이 형성되므로 누설이 없으며 두꺼운 제1산화막(18)을 이용하여 커패시터를 제조하므로 트랜치 커패시터의 효과를 낼 수 있어커패시턴스를 용이하게 증대시킬 수 있다.
또한, 커패시터를 액티브 영역 아래에서 먼저 형성하고 편평한 상태에서 비트라인(25)을 형성하므로 전체공정이 단순해지는 장점이 있다.
Claims (5)
- 기판(17)상에 제1절연막을 사이에 두고 플레이트용 폴리실리콘(19), 유전체(20), 스토리지노드용 폴리실리콘(21)으로 된 커패시터가 형성되고, 상기 제1절연막상의 액티브 영역에 게이트(22)가 형성되며, 상기 커패시터 상부와 게이트(22) 사이의 액티브 영역에 정션(23)이 형성되고, 상기 게이트(23) 사이의 정션에 이어지게 제2절연막을 매개로 하여 비트라인(25)이 형성됨을 특징으로 하는 디램 셀의 구조.
- 기판(17)상에 제1절연막을 증착하고 기판(17)표면까지 콘택홀을 형성하는 공정과, 전표면에 플레이트용 폴리실리콘(19)을 증착하고 에치백하는 공정과, 유전체(20)를 형성하고 스토리지노드용 폴리실리콘(21)을 증착하는 공정과, 액티브로 사용할 폴리실리콘을 증착하고 액티브 영역을 형성하는 공정과, 상기 액티브 영역상에 게이트(22)를 형성하고 이온주입으로 정션(23)을 형성하는 공정과, 전표면에 제2절연막을 증착하고 콘택홀을 형성하여 비트라인(25)을 형성하는 공정을 순차적으로 실시함을 특징으로 하는 디램 셀의 제조방법.
- 제2항에 있어서, 제1절연막과 제2절연막으로 산화막(18)(24)을 사용함을 특징으로 하는 디램 셀의 제조방법.
- 제2항에 있어서, 액티브 영역으로 사용되는 폴리실리콘은 도핑되지 않은 폴리실리콘을 사용함을 특징으로 하는 디램 셀의 제조방법.
- 제2항에 있어서, 플레이트용 폴리실리콘(19)과 스토리지노드용 폴리실리콘(21)은 도핑된 폴리실리콘을 사용함을 특징으로 하는 디램 셀의 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920010358A KR950012552B1 (ko) | 1992-06-15 | 1992-06-15 | 디램 셀의 구조 및 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920010358A KR950012552B1 (ko) | 1992-06-15 | 1992-06-15 | 디램 셀의 구조 및 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR940001396A KR940001396A (ko) | 1994-01-11 |
KR950012552B1 true KR950012552B1 (ko) | 1995-10-18 |
Family
ID=19334699
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019920010358A KR950012552B1 (ko) | 1992-06-15 | 1992-06-15 | 디램 셀의 구조 및 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR950012552B1 (ko) |
-
1992
- 1992-06-15 KR KR1019920010358A patent/KR950012552B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR940001396A (ko) | 1994-01-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5482885A (en) | Method for forming most capacitor using poly spacer technique | |
KR0119961B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
KR0135067B1 (ko) | 반도체 장치의 메모리셀 제조방법 및 구조 | |
KR960006718B1 (ko) | 반도체 기억장치의 커패시터 및 그 제조방법 | |
KR950012552B1 (ko) | 디램 셀의 구조 및 제조방법 | |
US5013676A (en) | Structure of MIS-type field effect transistor and process of fabrication thereof | |
KR950012551B1 (ko) | 디램 셀의 구조 및 제조방법 | |
KR100451515B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
KR930011544B1 (ko) | 적층형 셀 제조방법 | |
KR0186019B1 (ko) | 트랜치 캐패시터 셀 공정방법 | |
KR940000510B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
KR930008070B1 (ko) | 디램 셀 제조방법 | |
KR0139802B1 (ko) | 고집적 트렌치형 디램 셀의 제조방법 | |
CA1258125A (en) | High-performance dram arrays including trench capacitors | |
KR0161686B1 (ko) | 반도체소자의 트랜치 셀 제조방법 | |
KR960006716B1 (ko) | 반도체 집적회로 제조 방법 | |
KR930006145B1 (ko) | 스택형 메모리 셀 제조방법 | |
KR940005894B1 (ko) | 디램 셀의 구조 및 제조방법 | |
KR960011663B1 (ko) | 이중구조 전극을 갖는 반도체 장치의 캐패시터 형성방법 | |
KR930006277B1 (ko) | 적층형 셀 제조방법 및 구조 | |
KR0152896B1 (ko) | 고집적 적층형 디램 셀의 제조방법 | |
KR930008538B1 (ko) | 사이드월 폴리실리콘을 사용한 셀프 ldd셀 제조방법 | |
KR0151192B1 (ko) | 반도체 메모리장치 제조방법 | |
KR940004598B1 (ko) | 디램 셀의 구조 및 제조방법 | |
KR0166811B1 (ko) | 스택 커패시터 셀 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 16 |
|
LAPS | Lapse due to unpaid annual fee |