KR940004598B1 - 디램 셀의 구조 및 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명의 디램 셀 공정단면도.
제2도는 종래의 디램 셀 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : p+기판 2 : 커패시터 유전체
3 : n+폴리실리콘 4 : 에피층
5 : 게이트산화막 6 : 폴리실리콘
7 : CVD산화막 8 : 비트라인
본 발명은 메모리 셀에 관한 것으로 특히 64M 디램, 256M 디램등의 초고집적 디바이스에 적당하도록 한 "T"자형 디램셀의 구조 및 제조방법에 관한 것이다.
일반적으로 디램은 전하 축적용의 용량소자의 전하 입출력 제어용 모스패트(MOSFET)의 2소자로 이루어지며 저가, 대용량을 제공할 수 있어 가장 일반적인 범용 메모리로 전자계산기의 주기억장치와 같은 대용량 시스템으로부터 OA기기, 퍼스널 컴퓨터 게임기기의 소용량 시스템에 이르기까지 광범위하게 사용되고 있다.
종래의 디램셀은 제1도에 도시된 바와같이 기판(1)내에 소오스(12)와 드레인(13)이 형성되고 기판(1)위에 수평으로 게이트(14)가 형성되는 구조를 이루고 있으며, 상기 위에 비트라인(15)이 형성됨과 아울러 스토리지 노드 폴리실리콘(9)/유전체(10)/플레이트 폴리실리콘(11)으로 된 커패시터가 이루어진다.
그러나, 상기와 같은 디램셀 구조에 있어서는 게이트(14)가 수평으로 형성되기 때문에 셀 사이즈가 커지고 구조상 비트라인(15)을 형성하기가 어려울뿐만 아니라 커패시터의 용량을 증대시키는데 한계가 있는 결점이 있다.
본 발명은 이와같은 종래의 결점을 해결하기 위한 것으로 게이트를 측면으로 형성하므로 셀 사이즈를 축소시키고 기판내에 트렌치를 형성하여 커패시터의 용량을 증대시킨 디램셀의 구조와 그 제조방법을 제공하는데 그 목적이 있다.
이하에서 이와같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면 제1도에 의하여 상세히 설명하면 다음과 같다.
먼저 제1a도와 같이 P+기판(1)에 트렌치를 형성하고 커패시터 유전체(2)를 증착한다. 그리고 제1b도와 같이 n+폴리실리콘(3)을 고온에서 인-씨투(in-situ) 폴리로 도핑하여 상기 트렌치에 채우고 에치 백 (Etch Back)하여 기판(1) 윗면의 커패시터 유전체(2)를 제거한다.
이어서 제1c도와 같이 산화막을 증착하고 에피층이 성장될 부분의 산화막만 마스킹공정에 의해 제거된후 이와 같이 산화막이 제거된 부분에 P+에피층(4)을 성장시키므로 정션(Junction), 즉, 소오스 영역을 형성하고 다시 n+이온을 주입하여 드레인 영역을 형성한다.
다음에 상기 산화막을 제거하고 전표면에 게이트 산화막(5)을 성장시킨다.
또한, 제1d도와 같이 폴리실리콘(6)을 증착하고 에치 백하여 측벽(Side Wall)형 게이트를 형성한다.
그리고 제1e도와 같이 CVD산화막(7)을 증착하고 마스킹 공정에 의해 비트라인 콘택부분을 오픈(Open)시킨 후 제1f도와 같이 비트라인(8)을 형성한다.
이상에서 설명한 바와같은 본 발명은 게이트를 측벽형으로 형성하므로 종래의 셀 구조에 비해 셀 사이즈를 축소시킬 수 있으며, 트렌치를 이용하여 트렌치 내부에 스토리지 노드를 형성함과 아울러 P+기판(1)을 플레이트로 하여 커패시터를 구성하므로 트렌치를 이용하여 커패시터를 형성하는 기술은 종래와 같으나 상기와 같이 현저히 다른 셀 구조를 가졌기 때문에 종래의 트렌치 커패시터 셀에서 문제가 되는 근접 트랜치간의 누설전류등의 발생을 방지할 수 있다.
또한, 에피층(4)의 높이로 게이트 채널 길이를 조절할 수 있으며, 셀프-어라인(자기정합)식으로 게이트를 형성하므로 여유있는 디자인 룰의 확보가 가능할 뿐만 아니라 64M 디램 이상급 적용시 비트라인(8)을 쉽게 형성할 수 있는 효과가 있다.
Claims (2)
- 트렌치가 형성된 플레이트 전극용 제1도전형 기판과, 트렌치의 바닥 및 측벽에 형성되는 유전체막과, 상기 유전체막 사이의 트렌치내에 형성되는 스토리지노드겸 소오스영역인 제2도전형 폴리실리콘과, 상기 제2도전형 폴리실리콘 상에 형성되는 저농도 제1도전형 에피층과, 상기 에피층 표면에 형성되는 제2도전형 드레인영역과 상기 소오스 영역 사이의 에피층 측벽에 형성되는 게이트 전극을 포함하여 구성됨을 특징으로 하는 디램셀의 구조.
- 제1도전헝 기판(1)에 트렌치를 형성하고 트렌치내의 측벽 및 바닥에 커패시터 유전체(2)를 증착하는 공정과, 상기 트렌치내의 유전체 사이에 고농도 제2도전형 폴리실리콘(3)을 형성하는 공정과, 상기 고농도 제2도전형 폴리실리콘(3)상에 저농도 제1도전형 에피층(4)을 성장시키고 에피층(4) 표면에 고농도 제2도전형 이온주입하는 고정과, 게이트 산화막(5)을 증착하고 에피층(4) 측면에 수직형 게이트를 형성하는 공정과, CVD 산화막(7)을 증착하고 비트라인 콘택을 오픈한 후 비트라인(8)을 형성하는 공정을 차례로 실시하여서 된 디램셀의 제조방법.
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