CN116507124B - 存储单元、存储器及其制造方法、电子设备 - Google Patents
存储单元、存储器及其制造方法、电子设备 Download PDFInfo
- Publication number
- CN116507124B CN116507124B CN202310767383.4A CN202310767383A CN116507124B CN 116507124 B CN116507124 B CN 116507124B CN 202310767383 A CN202310767383 A CN 202310767383A CN 116507124 B CN116507124 B CN 116507124B
- Authority
- CN
- China
- Prior art keywords
- gate
- manufacturing
- substrate
- bit line
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims abstract description 67
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 claims abstract description 93
- 239000000758 substrate Substances 0.000 claims abstract description 70
- 230000006870 function Effects 0.000 claims abstract description 50
- 229910052751 metal Inorganic materials 0.000 claims description 93
- 239000002184 metal Substances 0.000 claims description 93
- 238000000034 method Methods 0.000 claims description 24
- 238000000059 patterning Methods 0.000 claims description 20
- 150000002500 ions Chemical class 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 13
- 238000000137 annealing Methods 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 230000008569 process Effects 0.000 claims description 6
- 230000001681 protective effect Effects 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000001465 metallisation Methods 0.000 claims description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 11
- 238000009413 insulation Methods 0.000 abstract description 4
- 230000005684 electric field Effects 0.000 description 14
- 238000002955 isolation Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 238000009826 distribution Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical class O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052755 nonmetal Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
Abstract
本申请实施例提供了一种存储单元、存储器及其制造方法、电子设备。本申请涉及半导体技术领域。该存储单元包括垂直晶体管。垂直晶体管包括半导体柱，沿垂直于衬底方向延伸，半导体柱包括依次设置的漏极区、沟道区和源极区；栅极绝缘层和栅极，至少部分的栅极绝缘层、与栅极依次设置于所述半导体柱的沟道区的外周；垂直晶体管包括下述至少一项：靠近源极区的栅极绝缘层的介电常数大于靠近漏极区的栅极绝缘层的介电常数；靠近源极区的栅极的功函数大于靠近漏极区的所述栅极的功函数。本申请实施例能够抑制寄生三极管的开启，从而能够降低漏电。
Description
技术领域
本申请涉及半导体技术领域，具体而言，本申请涉及一种存储单元、存储器及其制造方法、电子设备。
背景技术
目前存储器技术正向提高集成度以及缩小元件尺寸的方向发展。为了提高集成能力，缩小单元面积，在同样面积的芯片内制造更多的存储单元，存储器件的尺寸需要持续地随着技术发展进行微缩。其中，以垂直晶体管结合电容结构的4F2的DRAM(Magnetic RadomAccess Memory，动态随机存储器) 技术是未来DRAM的主要研发方向。
但是，目前的DRAM存在漏电较大的问题，容易导致电荷保持时间退化。
发明内容
本申请针对现有方式的缺点，提出一种存储单元、存储器及其制造方法、电子设备，用以解决现有存储器存在漏电较大的技术问题。
第一个方面，本申请实施例提供了一种存储单元，包括：垂直晶体管；所述垂直晶体管包括：
半导体柱，沿垂直于衬底方向延伸，所述半导体柱包括依次设置的漏极区、沟道区和源极区；
栅极绝缘层和栅极，至少部分的所述栅极绝缘层、与所述栅极依次设置于所述半导体柱的沟道区的外周；
其中，靠近所述源极区的所述栅极绝缘层的介电常数大于靠近所述漏极区的所述栅极绝缘层的介电常数；和/或，靠近所述源极区的所述栅极的功函数大于靠近所述漏极区的所述栅极的功函数；所述漏极区用于与位线电连接，所述源极区用于与电容结构电连接。
第二个方面，本申请实施例提供了一种存储器，包括：多条字线和阵列排布的如第一方面提供的存储单元；
所述字线，与沿第一方向排列成同一行的各所述存储单元的栅极均电连接，所述第一方向平行于所述衬底。
第三个方面，本申请实施例提供了一种电子设备，包括第二个方面所述的存储器。
第四个方面，本申请实施例提供一种存储器的制造方法，包括：
在衬底的一侧制造阵列排布的沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括依次设置的漏极区、沟道区和源极区；
制造多个栅极和多条字线，使得所述栅极、所述字线依次设置于所述半导体柱的沟道区的外周，且所述栅极与所述半导体柱相绝缘；
制造多个栅极绝缘层，使得至少部分的所述栅极绝缘层设置于所述半导体柱的沟道区的外周，且位于所述半导体柱与所述栅极之间，其中，靠近所述源极区的所述栅极绝缘层的介电常数大于靠近所述漏极区的所述栅极绝缘层的介电常数；和/或，靠近所述源极区的所述栅极的功函数大于靠近所述漏极区的所述栅极的功函数；所述漏极区用于与位线电连接，所述源极区用于与电容结构电连接。
本申请实施例提供的技术方案带来的有益技术效果包括：
靠近源极区的栅极绝缘层的介电常数大于靠近漏极区的栅极绝缘层的介电常数。靠近源极区的栅极绝缘层的介质常数较大，能够增强栅极与源极之间的耦合，有利于提升源极区与沟道区的能带势垒高度；靠近漏极区的栅极绝缘层的介电常数较小，能够降低漏极区与沟道区之间的电场，能够增加漏极区与沟道区的能带势垒宽度，从而具有渐变的介质常数值栅极绝缘层能够抑制寄生三极管的开启，从而能够降低诱导漏电。
靠近源极区的栅极的功函数大于靠近漏极区的栅极的功函数。靠近源极区的栅极的功函数较大，靠近漏极区的栅极的功函数较小，能够使得沟道区的电场分布更均匀，从而能够增大开态电流；同时，横向带带遂穿宽度增加，有利于降低关态漏电电流，由此提升存储器的开关比。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例提供的第一种垂直晶体管的剖面结构示意图；
图2为本申请实施例提供的第二种垂直晶体管的剖面结构示意图；
图3为本申请实施例提供的第三种垂直晶体管的剖面结构示意图；
图4为本申请实施例提供的一种存储器的俯视示意图；
图5为本申请实施例提供的第一种存储器沿第一方向的剖面结构示意图；
图6为本申请实施例提供的第一种存储器沿第二方向的剖面结构示意图；
图7为本申请实施例提供的第二种存储器沿第一方向的剖面结构示意图；
图8为本申请实施例提供的第二种存储器沿第二方向的剖面结构示意图；
图9为本申请实施例提供的第三种存储器沿第一方向的剖面结构示意图；
图10为本申请实施例提供的第三种存储器沿第二方向的剖面结构示意图；
图11为本申请实施例提供的任意一种存储器的制造方法的流程示意图；
图12至图27为本申请实施例提供的任意一种存储器的制造方法的流程示意图中各步骤得到的示意图；
图28至图43为本申请实施例提供的第一种存储器的制造方法的流程示意图中各步骤得到的示意图；
图44至图59为本申请实施例提供的第二种存储器的制造方法的流程示意图中各步骤得到的示意图。
附图标记说明：
1-衬底；
2-半导体柱；21-漏极区；22-沟道区；23-源极区；
3-栅极；31-第一栅极；32-第二栅极；
4-具有渐变的介质常数的栅极绝缘层；41-具有恒定的介质常数的栅极绝缘层；
5-字线；51-第一字线；52-第二字线；
6-位线；61-第一位线；62-第二位线；
71-电容结构；711-第一电极；712-第二电极；713-介质层；72-金属栓塞；73-第一隔离层；74-第二隔离层；75-第三隔离层；
81-第一介质层；82-第二介质层；821-第二介质结构；83-金属层；831-第一金属层；8311-第一金属结构；832-第二金属层；8321-第二金属结构；84-金属结构；85-第一孔；86-牺牲介质层；
91-初始衬底；92-第二位线层；93-导电结构；94-初始第一位线；95-第三介质层；96-保护膜；98-第四介质层。
具体实施方式
下面结合本申请中的附图描述本申请的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本申请实施例的技术方案的示例性描述，对本申请实施例的技术方案不构成限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作、元件、组件和/或它们的组合等。这里使用的术语“和/或”指该术语所限定的项目中的至少一个，例如“A和/或B”可以实现为“A”，或者实现为“B”，或者实现为“A和B”。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
本申请的研发思路包括：存储器中垂直晶体管的产生的浮体效应，容易形成寄生三极管从而出现漏电的问题，使得电荷保持时间退化。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。需要指出的是，下述实施方式之间可以相互参考、借鉴或结合，对于不同实施方式中相同的术语、相似的特征以及相似的实施步骤等，不再重复描述。
本申请实施例提供了一种存储单元，该存储单元包括垂直晶体管，该垂直晶体管的结构示意图如图1至3所示，包括半导体柱2、栅极绝缘层和栅极3。
半导体柱2沿垂直于衬底1方向延伸，半导体柱2包括依次设置的漏极区21、沟道区22和源极区23。
至少部分的栅极绝缘层4、与栅极3依次设置于半导体柱2的沟道区22的外周。
其中，靠近源极区23的栅极绝缘层4的介电常数大于靠近漏极区21的栅极绝缘层4的介电常数；和/或，靠近源极区23的栅极3的功函数大于靠近漏极区21的栅极3的功函数；漏极区21用于与位线6电连接，源极区23用于与电容结构71电连接。
可以理解的是，半导体柱2包括依次设置的漏极区21、沟道区22和源极区23，漏极区21或者源极区23设置在沟道区22靠近衬底1的一侧。通常情况下，源极区23与电容结构71电连接，所以本申请以漏极区21设置在沟道区22靠近衬底1的一侧，源极区23设置在沟道区22远离衬底1的一侧为例进行具体介绍。
本实施例中，图1为本申请实施例提供的第一种垂直晶体管的结构示意图。图1中栅极3的功函数相同，栅极绝缘层4具有渐变的介质常数值，具体为：靠近源极区23的栅极绝缘层4的介电常数大于靠近漏极区21的栅极绝缘层4的介电常数。靠近源极区23的栅极绝缘层4的介质常数较大，能够增强栅极3与源极之间的耦合，有利于提升源极区23与沟道区22的能带势垒高度；靠近漏极区21的栅极绝缘层4的介电常数较小，能够降低漏极区21与沟道区22之间的电场，能够增加漏极区21与沟道区22的能带势垒宽度，从而具有渐变的介质常数值栅极绝缘层4能够抑制寄生三极管的开启，从而能够降低诱导漏电。
图2为本申请实施例提供的第二种垂直晶体管的结构示意图。图2中栅极绝缘层41具有恒定的介质常数值，栅极3具有不同的功函数，具体为：靠近源极区23的栅极3的功函数大于靠近漏极区21的栅极3的功函数。靠近源极区23的栅极3的功函数较大，靠近漏极区21的栅极3的功函数较小，能够使得沟道区22的电场分布更均匀，从而能够增大开态电流；同时，横向带带遂穿宽度增加，有利于降低关态漏电电流，由此提升存储器的开关比。
图3为本申请实施例提供的第三种垂直晶体管的结构示意图。图3中栅极绝缘层4具有渐变的介质常数值，同时栅极3具有不同的功函数，渐变的介质常数值栅极绝缘层4能够抑制寄生三极管的开启，从而能够降低漏电；不同功函数的栅极3能够使得沟道区22的电场分布更均匀，从而能够增大开态电流，同时，横向带带遂穿宽度增加，关态漏电电流降低，由此提升存储器的开关比。
需要说明的是，半导体柱2的材料可以为硅或者锗化硅。
可选地，沟道区22的电场分布均匀。
本实施例中，沟道区22的电场分布均匀，能够增大开态电流。
可选地，靠近源极区23的栅极绝缘层4的介电常数大于1且不大于3.9，靠近漏极区21的栅极绝缘层4的介电常数大于3.9且不大于50。
本实施例中，栅极绝缘层4的介电常数在上述范围内，能够降低沟道与漏极之间的电场，增强栅极3与源极之间的耦合，能够抑制寄生三极管的开启，降低漏电。
可选地，栅极绝缘层4设置于漏极区21、沟道区22和源极区23的外周。
本实施例中，栅极绝缘层4同时设置于漏极区21、源极区23和沟道区22的外周，设置于漏极区21外周的栅极绝缘层4的介质常数小于设置于源极区23外周的栅极绝缘层4的介质常数，能够抑制寄生三极管的开启，降低漏电。
可选地，栅极3包括层叠的第一栅极31和第二栅极32，靠近源极区23的第二栅极32的功函数，大于靠近漏极区21的所述第一栅的功函数；第二栅极32的功函数与第一栅极31的功函数的差值不小于0.1电子伏特且不大于0.5电子伏特。
本实施例中，靠近源极区23的第二栅极32的功函数大于靠近漏极区21的所述第一栅的功函数，第二栅极32的功函数与第一栅极31的功函数的差值在上述范围内，能够有利于使得沟道区22的电场分布更均匀，开态电流增大，关态电流降低，有利于提升存储器的开关比。
可选地，第一栅极31的材料包括不掺杂的多晶硅，第二栅极32的材料包括具有P型掺杂元素的多晶硅。
本实施例中，第一栅极31可以为不掺杂的多晶硅，第二栅极32可以为P型重掺的多晶硅，能够使得第二栅极32的功函数大于第一栅极31的功函数。
可选地，源极区23的掺杂离子、漏极区21的掺杂离子和沟道区22的掺杂离子为同极性。
本实施例中，源极区23的掺杂离子、漏极区21的掺杂离子和沟道区22的掺杂离子为同极性，即本申请的垂直晶体管为无结类型的晶体管，能够降低漏电。源极区23的掺杂离子、漏极区21的掺杂离子和沟道区22的掺杂离子的掺杂浓度相同，或者，源极区23的掺杂离子、漏极区21的掺杂离子和沟道区22的掺杂离子的掺杂浓度不同。可根据实际情况选择源极区23的掺杂离子、漏极区21的掺杂离子和沟道区22的掺杂离子的掺杂浓度。
基于同一发明构思，本申请实施例提供了一种存储器，该存储器的结构示意图如图4至图10所示，该存储器包括多条字线5和阵列排布的如上述实施例提供的存储单元。
字线5与沿第一方向排列成同一行的各存储单元的栅极3均电连接，第一方向平行于衬底1。
本实施例中，图4为本申请实施例提供的一种存储器的俯视示意图。在垂直晶体管具有三种结构的情况下，由垂直晶体管构成的存储器也具有三种结构。图5为本申请实施例提供的第一种存储器沿第一方向的剖面结构示意图；图6为本申请实施例提供的第一种存储器沿第二方向的剖面结构示意图。图5和图6中栅极3的功函数相同，栅极绝缘层4具有渐变的介质常数值，具体为：靠近源极区23的栅极绝缘层4的介电常数大于靠近漏极区21的栅极绝缘层4的介电常数。靠近源极区23的栅极绝缘层4的介质常数较大，能够增强栅极3与源极之间的耦合，有利于提升源极区23与沟道区22的能带势垒高度；靠近漏极区21的栅极绝缘层4的介电常数较小，能够降低漏极区21与沟道区22之间的电场，能够增加漏极区21与沟道区22的能带势垒高度。从而具有渐变的介质常数值栅极绝缘层4能够抑制寄生三极管的开启，从而能够降低漏电。
图7为本申请实施例提供的第二种存储器沿第一方向的剖面结构示意图；图8为本申请实施例提供的第二种存储器沿第二方向的剖面结构示意图。图7和图8中栅极绝缘层41具有恒定的介质常数值，栅极3具有不同的功函数，具体为：靠近源极区23的栅极3的功函数大于靠近漏极区21的栅极3的功函数。靠近源极区23的栅极3的功函数较大，靠近漏极区21的栅极3的功函数较小，能够使得沟道区22的电场分布更均匀，从而能够增大开态电流；同时，横向带带遂穿宽度增加，关态漏电电流降低，由此提升存储器的开关比。
图9为本申请实施例提供的第三种存储器沿第一方向的剖面结构示意图；图10为本申请实施例提供的第三种存储器沿第二方向的剖面结构示意图。图9和图10中，栅极绝缘层4具有渐变的介质常数值，同时栅极3具有不同的功函数，渐变的介质常数值栅极绝缘层4能够抑制寄生三极管的开启，从而能够降低漏电；不同功函数的栅极3能够使得沟道区22的电场分布更均匀，从而能够增大开态电流，同时，横向带带遂穿宽度增加，关态漏电电流降低，由此提升存储器的开关比。
需要说明的是，本实施例中栅极3与字线5依次设置于半导体柱2的沟道区22的外周，图5、图7和图9中虚线在实际产品中并不存在，只是为了说明栅极3与字线5的位置关系。
可选地，字线5包括层叠的第一字线51和第二字线52，第一字线51与存储单元的第一栅线电连接，第二字线52与存储单元的第二栅线电连接，第二字线52靠近源极区23设置，第一字线51靠近漏极区21设置。
如图7至图10所示，字线5包括层叠的第一字线51和第二字线52，靠近源极区23设置的第二字线52与第二栅线电连接，靠近漏极区21设置的第一字线51与第一栅线电连接，则第二字线52的功函数大于第一字线51的功函数。
可选地，参考图4至图10，存储器还包括多条位线6，位线6沿第二方向延伸，位线6设置于沿第二方向排列成同一列的各存储单元的半导体柱2靠近衬底1的一侧，第二方向平行于衬底1且与第一方向具有设计角度。
本实施例中，位线6与沿第二方向排列呈同一列的各存储单元的半导体柱2电连接。
需要说明的是，第一方向与第二方向具有设计角度，该设计角度可以为45°、60°、90°、120°或者145°等，可根据实际需求设计。本实施例中，第一方向与第二方向垂直，其设计角度为90°。
可选地，位线6包括第一位线61和第二位线62，第二位线62位于第一位线61远离衬底1的一侧，第一位线61包括金属化的半导体，第二位线62的材料包括掺杂的半导体。
本实施例中，第二位线62与半导体柱2电连接，半导体柱2是第二位线62远离衬底1的一侧外延生长的。金属化的半导体包括非金属硅化物。第二位线62与半导体柱2的漏极区21形成欧姆接触，能够降低第二位线62与漏极区21的接触电阻。第一位线61包括金属硅化物，能够降低第一位线61自身的电阻。
可选地，存储器还包括电容结构71，电容结构71通过金属栓塞72与半导体柱2电连接。
可选地，电容结构71包括依次远离半导体柱2的第一电极711、介质层713和第二电极712。
基于同一发明构思，本申请实施例提供了一种电子设备，该电子设备包括上述实施例提供的存储器。
本实施例中，由于电子设备采用了前述各实施例提供的任一种存储器，其原理和技术效果请参阅前述各实施例，在此不再赘述。
可选地，该电子设备可以包括智能电话、计算机、平板电脑、人工智能、可穿戴设备或智能移动终端。
应该说明的是，电子设备并不局限于上述几种，本领域技术人员可以根据实际的应用需求，在不同的设备中设置本申请上述各个实施例所提供的任一种存储器，从而得到本申请实施例所提供的电子设备。
基于同一发明构思，本申请实施例提供了一种存储器的制造方法，该方法的流程示意图如图11所示，该方法包括下述步骤S101至S103：
S101：在衬底1的一侧制造阵列排布的沿垂直于衬底1方向延伸的半导体柱2，半导体柱2包括依次设置的漏极区21、沟道区22和源极区23。
可选地，步骤S101中包括下述步骤S11至S12，参考图12所示的流程示意图。
S11：在位线6远离衬底1的一侧制造层叠的第一介质层81、金属层83和第二介质层82，对第二介质层82、金属层83和第一介质层81进行图案化，得到金属结构84和阵列排布的第一孔85，使得金属结构84的侧表面和位线6的上表面均露于第一孔85内。
本实施例中，图28为在位线6远离衬底1的一侧制造层叠的第一介质层81、金属层83和第二介质层82后的沿第一方向的剖面结构示意图；图29为在位线6远离衬底1的一侧制造层叠的第一介质层81、金属层83和第二介质层82后的沿第二方向的剖面结构示意图。图30为对第二介质层82、金属层83和第一介质层81进行图案化，得到金属结构84和阵列排布的第一孔85，使得金属结构84的侧表面和位线6的上表面均露于第一孔85内后的沿第一方向的剖面结构示意图；图31为对第二介质层82、金属层83和第一介质层81进行图案化，得到金属结构84和阵列排布的第一孔85，使得金属结构84的侧表面和位线6的上表面均露于第一孔85内后的沿第二方向的剖面结构示意图。
本实施例中，第一介质层81的材料和第二介质层82的材料均可以为二氧化硅，金属层83的材料可以为氮化钛。
S12：在第一孔85的侧壁制造牺牲介质层86，在位线6远离衬底1的一侧沿着第一孔85外延生长半导体柱2。
本实施例中，图32为在第一孔85的侧壁制造牺牲介质层86后的沿第一方向的剖面结构示意图；图33为在第一孔85的侧壁制造牺牲介质层86后的沿第二方向的剖面结构示意图。图34为在位线6远离衬底1的一侧沿着第一孔85外延生长半导体柱2后的沿第一方向的剖面结构示意图；图35为在位线6远离衬底1的一侧沿着第一孔85外延生长半导体柱2后的沿第二方向的剖面结构示意图。
本实施例中，在第一孔85的侧壁制造牺牲介质层86，露出第二位线62的上表面，以便于在第二位线62的上表面进行外延生长半导体柱2。
具体地，牺牲介质层86可以为氮化硅；牺牲介质层86的厚度可以不小于4纳米且不大于6纳米，在本实施例中牺牲介质层86的厚度可以为5纳米。
通过在位线6的表面直接外延生长形成半导体柱2，半导体柱2的漏极区21、沟道区22和源极区23可以为同极性，比如均可以为n型硅。半导体柱2的掺杂浓度不小于5×1018cm-3且不大于1×1019cm-3。
S102：制造多个栅极3和多条字线5，使得栅极3、字线5依次设置于半导体柱2的沟道区22的外周，且栅极3与半导体柱2相绝缘。
可选地，在上述步骤S102中，包括：对金属结构84进行图案化，得到依次设置于牺牲介质层86外周的栅极3和字线5。
本实施例中，图36为对金属结构84进行图案化，得到依次设置于牺牲介质层86外周的栅极3和字线5后的沿第一方向的剖面结构示意图；图37为对金属结构84进行图案化，得到依次设置于牺牲介质层86外周的栅极3和字线5后的沿第二方向的剖面结构示意图。
本实施例中，字线5沿第二方向延伸，与沿第二方向位于同一列的各栅极3电连接。
在对金属结构84进行图案化的同时，对第二介质层82也进行图案化，得到第二介质结构821。
S103：制造多个栅极绝缘层4，使得至少部分的栅极绝缘层4设置于半导体柱2的沟道区22的外周，且位于半导体柱2与栅极3之间，其中，靠近源极区23的栅极绝缘层4的介电常数大于靠近漏极区21的栅极绝缘层4的介电常数；和/或，靠近源极区23的栅极3的功函数大于靠近漏极区21的栅极3的功函数；漏极区21用于与位线6电连接，源极区23用于与电容结构71电连接。
可选地，在上述步骤S103中，包括：去除牺牲介质层86，在半导体柱2和栅极3之间制造栅极绝缘层4，使得至少部分的栅极绝缘层4设置于半导体柱2的沟道区22的外周，且位于半导体柱2与栅极3之间。
本实施例中，图38为去除牺牲介质层86，在半导体柱2和栅极3之间制造栅极绝缘层4后的沿第一方向的剖面结构示意图；图39为去除牺牲介质层86，在半导体柱2和栅极3之间制造栅极绝缘层4后的沿第二方向的剖面结构示意图。
可选地，去除牺牲介质层86，在半导体柱2和栅极3之间制造栅极绝缘层4中，包括：基于ALD掺杂工艺控制栅极绝缘层4的介电常数，使得靠近半导体柱2的源极区23的栅极绝缘层4的介电常数大于靠近漏极区21的栅极绝缘层4的介电常数。
本实施例中，参考图38和图39，制造具有渐变的介质常数的栅极绝缘层4，能够抑制寄生三极管的开启，降低漏电。
可选地，在上述步骤S11中在位线6远离衬底1的一侧制造层叠的第一介质层81、金属层83和第二介质层82，包括：
在位线6远离衬底1的一侧制造层叠的第一介质层81、第一金属层831、第二金属层832和第二介质层82，使得第二金属层832的功函数大于第一金属层831的功函数，金属层83包括层叠的第一金属层831和第二金属层832。
本实施例中，图44为在位线6远离衬底1的一侧制造层叠的第一介质层81、第一金属层831、第二金属层832和第二介质层82后的沿第一方向的剖面结构示意图；图45为在位线6远离衬底1的一侧制造层叠的第一介质层81、第一金属层831、第二金属层832和第二介质层82后的沿第二方向的剖面结构示意图。
本实施例中，制造的第二金属层832的功函数大于第一金属层831的功函数，能够使得沟道区22的电场分布更均匀，提升器件的开关比。
可选地，在位线6远离衬底1的一侧制造层叠的第一介质层81、第一金属层831、第二金属层832和第二介质层82之后，存储器的制造方法还包括：
对第一介质层81、第一金属层831、第二金属层832和第二介质层82进行图案化，得到第一金属结构8311、第一金属结构8321和阵列排布的第一孔85，使得第一金属结构8311、第一金属结构8321和位线6的表面均露于第一孔85内。
本实施例中，图46为对第一介质层81、第一金属层831、第二金属层832和第二介质层82进行图案化，得到第一金属结构8311、第一金属结构8321和阵列排布的第一孔85，使得第一金属结构8311、第一金属结构8321和位线6的表面均露于第一孔85内后沿第一方向的剖面结构示意图；图47为对第一介质层81、第一金属层831、第二金属层832和第二介质层82进行图案化，得到第一金属结构8311、第一金属结构8321和阵列排布的第一孔85，使得第一金属结构8311、第一金属结构8321和位线6的表面均露于第一孔85内后沿第二方向的剖面结构示意图。
在第一孔85的侧壁制造牺牲介质层86。
本实施例中，图48为在第一孔85的侧壁制造牺牲介质层86后的沿第一方向的剖面结构示意图；图49为在第一孔85的侧壁制造牺牲介质层86后的沿第二方向的剖面结构示意图。
在位线6远离衬底1的一侧沿着第一孔85外延生长半导体柱2。
本实施例中，图50为在位线6远离衬底1的一侧沿着第一孔85外延生长半导体柱2后的沿第一方向的剖面结构示意图；图51为在位线6远离衬底1的一侧沿着第一孔85外延生长半导体柱2后的沿第二方向的剖面结构示意图。
对第一金属结构8311和第一金属结构8321进行图案化，制造多个栅极3和多条字线5，使得栅极3、字线5依次设置于半导体柱2的沟道区22的外周，且栅极3与半导体柱2相绝缘。
本实施例中，图52为对第一金属结构8311和第一金属结构8321进行图案化，得到依次设置于牺牲介质层86外周的栅极3和字线5后的沿第一方向的剖面结构示意图；图53为对第一金属结构8311和第一金属结构8321进行图案化，得到依次设置于牺牲介质层86外周的栅极3和字线5后的沿第二方向的剖面结构示意图。
去除牺牲介质层86，在半导体柱2和栅极3之间制造栅极绝缘层41，使得栅极绝缘层41的介质常数相同。
本实施例中，图54为去除牺牲介质层86，在半导体柱2和栅极3之间制造栅极绝缘层41，使得栅极绝缘层41的介质常数相同后的沿第一方向的剖面结构示意图；图55为去除牺牲介质层86，在半导体柱2和栅极3之间制造栅极绝缘层41，使得栅极绝缘层41的介质常数相同后的沿第二方向的剖面结构示意图。
在沿第二方向同一列的各所述半导体柱2的表面制造第二隔离层74，在各半导体柱2之间制造第三隔离层75。
本实施例中，图56为在沿第二方向同一列的各所述半导体柱2的表面制造第二隔离层74后的沿第一方向的剖面结构示意图；图57为在沿第二方向同一列的各所述半导体柱2的表面制造第二隔离层74后的沿第二方向的剖面结构示意图。图58为在各半导体柱2之间制造第三隔离层75后的沿第一方向的剖面结构示意图；图59为在各隔离柱之间制造第三隔离层75后的沿第二方向的剖面结构示意图。
可选地，在上述步骤S103之后，存储器的制造方法还包括：
在半导体柱2远离衬底1的一侧制造第一隔离层73，对位于半导体柱2上方的第一隔离层73进行图案化得到金属过孔，在金属过孔中设置金属栓塞72。
在垂直晶体管的上方制造电容结构71，使得电容结构71通过金属栓塞72与半导体柱2电连接。
本实施例中，电容结构71包括依次远离垂直晶体管的第一电极711、介质层713和第二电极712。
第一电极711和第二电极712均可以包括氮化钛、氮化钽中至少一种；介质层713包括层叠的氧化锆、氧化铝和氧化锆。
图40为在半导体柱2远离衬底1的一侧制造第一隔离层73后的沿第一方向的剖面结构示意图；图41为在半导体柱2远离衬底1的一侧制造第一隔离层73后的沿第二方向的剖面结构示意图。图42为对位于半导体柱2上方的第一隔离层73进行图案化得到金属过孔，在金属过孔中设置金属栓塞72后的沿第一方向的剖面结构示意图；图43为对位于半导体柱2上方的第一隔离层73进行图案化得到金属过孔，在金属过孔中设置金属栓塞72后的沿第二方向的剖面结构示意图。
可选地，在步骤S101之前，还包括如下步骤S100：在衬底1的一侧制造多个沿第一方向相互间隔且沿第二方向延伸的位线6；第一方向与第二方向具有设计角度、且均平行于衬底1。
可选地，在上述步骤S100中，还包括下述步骤S01至S04，参考图13的流程示意图。
S01：对初始衬底91进行离子注入并退火后形成第二位线层92。
本实施例中，图14为对初始衬底91进行离子注入并退火后形成第二位线层92后的沿第一方向的剖面结构示意图；图15为对初始衬底91进行离子注入并退火后形成第二位线层92后的沿第二方向的剖面结构示意图。
具体地，进行离子注入的浓度不小于1×20 cm-3且不大于1×20 cm-3，以便于与后续制造的半导体柱2的漏极形成欧姆接触，能够降低接触电阻。
S02：对整个初始衬底91进行图案化，得到衬底1和沿第一方向相互间隔且沿第二方向延伸的多个导电结构93，导电结构93包括第二位线62和位于第二位线62靠近衬底1一侧的初始第一位线94。
本实施例中，可选地，图16为对整个初始衬底91和第二位线层92进行图案化，得到衬底1和沿第一方向相互间隔且沿第二方向延伸的多个导电结构93后，得到的沿第一方向的剖面结构示意图。图17为对整个初始衬底9和第二位线层921进行图案化，得到衬底1和沿第一方向相互间隔且沿第二方向延伸的多个导电结构93后，得到的沿第二方向的剖面结构示意图。
具体地，图案化包括在初始衬底91的一侧进行光刻胶的涂覆，利用掩膜版对光刻胶进行曝光、显影和刻蚀等工艺。得到的导电结构93露出第二位线62和初始第一位线94。
S03：在衬底1的一侧和导电结构93之间制造第三介质层95，并露出第二位线62；在第二位线62的外周制造保护膜96。
本实施例中，图18为在衬底1的一侧和导电结构93之间制造第三介质层95，并露出第二位线62后的沿第一方向的剖面结构示意图；图19为在衬底1的一侧和导电结构93之间制造第三介质层95，并露出第二位线62后的沿第二方向的剖面结构示意图。图20为在第二位线62的外周制造保护膜96后的沿第一方向的剖面结构示意图；图21为在第二位线62的外周制造保护膜96后的沿第二方向的剖面结构示意图。
可选地，保护膜96的材料可以为掺杂氧的氮化硅。具体地，在热氧条件下，掺杂氮形成氮化硅。
可选地，第三介质层95可以为氮化硅。
可选地，在上述步骤S03中，包括：在衬底1的一侧和导电结构93之间沉积初始第三介质层95，对初始第三介质层95进行回刻，露出第二位线62，得到第三介质层95。
S04：对第三介质层95进行图案化，露出初始第一位线94的侧壁；对初始第一位线94进行金属沉积和退火工艺，得到包含金属硅化物的第一位线61。
本实施例中，图22为对第三介质层95进行图案化，露出初始第一位线94的侧壁后的沿第一方向的剖面结构示意图；图23为对第三介质层95进行图案化，露出初始第一位线94的侧壁后的沿第二方向的剖面结构示意图。图24为对初始第一位线94进行金属沉积和退火工艺，得到包含金属硅化物的第一位线61后的沿第一方向的剖面结构示意图；图25为对初始第一位线94进行金属沉积和退火工艺，得到包含金属硅化物的第一位线61后的沿第二方向的剖面结构示意图。
第一位线61包含金属硅化物，能够降低第一位线61自身电阻。
可选地，在步骤S04之后，在步骤S11之前，还包括：
去除保护膜96，在第三介质层95的上方制造第四介质层98，露出第二位线62的上表面。
本实施例中，图26为在第三介质层95的上方制造第四介质层98，露出第二位线62的上表面后的沿第一方向的剖面结构示意图；图27为在第三介质层95的上方制造第四介质层98，露出第二位线62的上表面后的沿第二方向的剖面结构示意图。
露出的第二位线62的上表面能够外延生长半导体柱2。
应用本申请实施例，至少能够实现如下有益效果：
1.本申请实施例提供的栅极绝缘层具有渐变的介质常数值，同时栅极具有不同的功函数，渐变的介质常数值栅极绝缘层能够抑制寄生三极管的开启，从而能够降低漏电；不同功函数的栅极能够使得沟道区的电场分布更均匀，从而能够增大开态电流，同时，横向带带遂穿宽度增加，关态漏电电流降低，由此提升存储器的开关比。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
在本申请的描述中，词语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方向或位置关系，为基于附图所示的示例性的方向或位置关系，是为了便于描述或简化描述本申请的实施例，而不是指示或暗示所指的装置或部件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤的实施顺序并不受限于箭头所指示的顺序。除非本文中有明确的说明，否则在本申请实施例的一些实施场景中，各流程中的步骤可以按照需求以其他的顺序执行。而且，各流程图中的部分或全部步骤基于实际的实施场景，可以包括多个子步骤或者多个阶段。这些子步骤或者阶段中的部分或全部可以在同一时刻被执行，也可以在不同的时刻被执行在执行时刻不同的场景下，这些子步骤或者阶段的执行顺序可以根据需求灵活配置，本申请实施例对此不限制。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的方案技术构思的前提下，采用基于本申请技术思想的其他类似实施手段，同样属于本申请实施例的保护范畴。
Claims (14)
1.一种存储器的制造方法，其特征在于，包括：
在衬底的一侧制造阵列排布的沿垂直于所述衬底方向延伸的半导体柱，所述半导体柱包括依次设置的漏极区、沟道区和源极区；
制造多个栅极和多条字线，使得所述栅极、所述字线依次设置于所述半导体柱的沟道区的外周，且所述栅极与所述半导体柱相绝缘；
制造多个栅极绝缘层，使得至少部分的所述栅极绝缘层设置于所述半导体柱的沟道区的外周，且位于所述半导体柱与所述栅极之间，其中，靠近所述源极区的所述栅极绝缘层的介电常数大于靠近所述漏极区的所述栅极绝缘层的介电常数；和/或，靠近所述源极区的所述栅极的功函数大于靠近所述漏极区的所述栅极的功函数；所述漏极区用于与位线电连接，所述源极区用于与电容结构电连接。
2.根据权利要求1所述的存储器的制造方法，其特征在于，在衬底的一侧制造阵列排布的沿垂直于所述衬底方向延伸的半导体柱之前，还包括：
在衬底的一侧制造多个沿第一方向相互间隔且沿第二方向延伸的位线；所述第一方向与所述第二方向具有设计角度、且均平行于所述衬底；
以及，在衬底的一侧制造阵列排布的沿垂直于所述衬底方向延伸的半导体柱，包括：
在所述位线远离所述衬底的一侧制造层叠的第一介质层、金属层和第二介质层，对所述第二介质层、金属层和第一介质层进行图案化，得到金属结构和阵列排布的第一孔，使得所述金属结构的侧表面和所述位线的上表面均露于所述第一孔内；
在所述第一孔的侧壁制造牺牲介质层，在所述位线远离所述衬底的一侧沿着所述第一孔外延生长半导体柱。
3.根据权利要求2所述的存储器的制造方法，其特征在于，制造多个栅极和多条字线，使得所述栅极、所述字线依次设置于所述半导体柱的沟道区的外周，包括：
对所述金属结构进行图案化，得到依次设置于所述牺牲介质层外周的栅极和字线。
4.根据权利要求3所述的存储器的制造方法，其特征在于，所述字线，与沿第一方向排列成同一行的各所述栅极均电连接。
5.根据权利要求4所述的存储器的制造方法，其特征在于，所述栅极包括层叠的第一栅极和第二栅极，靠近所述源极区的所述第二栅极的功函数，大于靠近所述漏极区的所述第一栅极的功函数；所述第二栅极的功函数与所述第一栅极的功函数的差值不小于0.1电子伏特且不大于0.5电子伏特。
6.根据权利要求5所述的存储器的制造方法，其特征在于，所述第一栅极的材料包括不掺杂的多晶硅，所述第二栅极的材料包括具有P型掺杂元素的多晶硅。
7.根据权利要求5所述的存储器的制造方法，其特征在于，所述字线包括层叠的第一字线和第二字线，所述第一字线与所述第一栅极电连接，所述第二字线与所述第二栅极电连接，所述第二字线靠近所述源极区设置，所述第一字线靠近所述漏极区设置。
8.根据权利要求2所述的存储器的制造方法，其特征在于，制造多个栅极绝缘层，使得至少部分的所述栅极绝缘层设置于所述半导体柱的沟道区的外周，且位于所述半导体柱与所述栅极之间，包括：
去除所述牺牲介质层，在所述半导体柱和所述栅极之间制造所述栅极绝缘层，使得至少部分的所述栅极绝缘层设置于所述半导体柱的沟道区的外周，且位于所述半导体柱与所述栅极之间。
9.根据权利要求8所述的存储器的制造方法，其特征在于，去除所述牺牲介质层，在所述半导体柱和所述栅极之间制造栅极绝缘层，包括：
基于ALD掺杂工艺控制所述栅极绝缘层的介电常数，使得靠近所述半导体柱的源极区的栅极绝缘层的介电常数大于靠近漏极区的栅极绝缘层的介电常数。
10.根据权利要求8所述的存储器的制造方法，其特征在于，所述栅极绝缘层设置于所述漏极区、所述沟道区和所述源极区的外周。
11.根据权利要求2所述的存储器的制造方法，其特征在于，在所述位线远离所述衬底的一侧制造层叠的第一介质层、金属层和第二介质层，包括：
在所述位线远离所述衬底的一侧制造层叠的第一介质层、第一金属层、第二金属层和第二介质层，使得所述第二金属层的功函数大于所述第一金属层的功函数，所述金属层包括层叠的第一金属层和第二金属层。
12.根据权利要求2所述的存储器的制造方法，其特征在于，在衬底的一侧制造多个沿第一方向相互间隔且沿第二方向延伸的位线，包括：
对初始衬底进行离子注入并退火后形成第二位线层；
对整个初始衬底进行图案化，得到衬底和沿第一方向相互间隔且沿第二方向延伸的多个导电结构，所述导电结构包括第二位线和位于所述第二位线靠近所述衬底一侧的初始第一位线；
在所述衬底的一侧和所述导电结构之间制造第三介质层，并露出所述第二位线；在所述第二位线的外周制造保护膜；
对所述第三介质层进行图案化，露出所述初始第一位线的侧壁；对所述初始第一位线进行金属沉积和退火工艺，得到包含金属硅化物的第一位线。
13.根据权利要求12所述的存储器的制造方法，其特征在于，所述第一位线的材料包括金属化的半导体，所述第二位线的材料包括掺杂的半导体。
14.根据权利要求1所述的存储器的制造方法，其特征在于，所述源极区的掺杂离子、所述漏极区的掺杂离子和所述沟道区的掺杂离子为同极性。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310767383.4A CN116507124B (zh) | 2023-06-27 | 2023-06-27 | 存储单元、存储器及其制造方法、电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310767383.4A CN116507124B (zh) | 2023-06-27 | 2023-06-27 | 存储单元、存储器及其制造方法、电子设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116507124A CN116507124A (zh) | 2023-07-28 |
| CN116507124B true CN116507124B (zh) | 2023-09-19 |
Family
ID=87325210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310767383.4A Active CN116507124B (zh) | 2023-06-27 | 2023-06-27 | 存储单元、存储器及其制造方法、电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116507124B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208172A (en) * | 1992-03-02 | 1993-05-04 | Motorola, Inc. | Method for forming a raised vertical transistor |
| US6225669B1 (en) * | 1998-09-30 | 2001-05-01 | Advanced Micro Devices, Inc. | Non-uniform gate/dielectric field effect transistor |
| CN116133431A (zh) * | 2023-02-14 | 2023-05-16 | 北京超弦存储器研究院 | 半导体结构及其制备方法、电子设备 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060124975A1 (en) * | 2004-12-09 | 2006-06-15 | Honeywell International Inc. | Dual work function gate in CMOS device |
| JP6121350B2 (ja) * | 2014-03-11 | 2017-04-26 | マイクロソフト テクノロジー ライセンシング，エルエルシー | 半導体装置及びその製造方法 |
-
2023
- 2023-06-27 CN CN202310767383.4A patent/CN116507124B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208172A (en) * | 1992-03-02 | 1993-05-04 | Motorola, Inc. | Method for forming a raised vertical transistor |
| US6225669B1 (en) * | 1998-09-30 | 2001-05-01 | Advanced Micro Devices, Inc. | Non-uniform gate/dielectric field effect transistor |
| CN116133431A (zh) * | 2023-02-14 | 2023-05-16 | 北京超弦存储器研究院 | 半导体结构及其制备方法、电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116507124A (zh) | 2023-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5460994A (en) | Semiconductor device having vertical conduction transistors and cylindrical cell gates | |
| US7109544B2 (en) | Architecture for vertical transistor cells and transistor-controlled memory cells | |
| CN115835626B (zh) | 3d堆叠的半导体器件、3d存储器及其制备方法、电子设备 | |
| JPH04233272A (ja) | ダブルトレンチ半導体メモリ及びその製造方法 | |
| JP3795366B2 (ja) | 記憶素子及びその製造方法 | |
| US5198383A (en) | Method of fabricating a composed pillar transistor DRAM Cell | |
| JPH05190795A (ja) | メモリセルアレイ | |
| US5457065A (en) | method of manufacturing a new DRAM capacitor structure having increased capacitance | |
| KR0140044B1 (ko) | 메모리 셀중에 절연 구조를 가지는 반도체 메모리 소자 | |
| US20180053766A1 (en) | High Density Vertical Thyristor Memory Cell Array with Improved Isolation | |
| CN116507124B (zh) | 存储单元、存储器及其制造方法、电子设备 | |
| CN114927523A (zh) | 半导体结构及半导体结构的制备方法 | |
| CN111883531A (zh) | Dram存储单元及其制造方法、存储单元阵列、芯片 | |
| US20190088488A1 (en) | Method for manufacturing semiconductor device | |
| US20230389261A1 (en) | Semiconductor structure and method for forming semiconductor structure | |
| CN116053204B (zh) | 半导体结构及其制备方法、存储器及电子设备 | |
| US11469158B2 (en) | Construction of integrated circuitry and a method of forming an elevationally-elongated conductive via to a diffusion region in semiconductive material | |
| US12027207B2 (en) | Vertical memory devices and methods for operating the same | |
| CN116133413B (zh) | 存储器件及其制造方法、电子设备 | |
| US20230142290A1 (en) | Vertical memory devices and methods for operating the same | |
| KR101074232B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US20230178645A1 (en) | Semiconductor structure and method for forming same | |
| US20230189516A1 (en) | Vertical memory devices and methods for forming the same | |
| US20230171944A1 (en) | A Memory Device Comprising an Electrically Floating Body Transistor | |
| CN118250997A (zh) | 半导体器件及其制备方法和电子设备 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |