CN111883531A - Dram存储单元及其制造方法、存储单元阵列、芯片 - Google Patents

Abstract

本公开提出一种DRAM存储单元及其制造方法、存储单元阵列、芯片，该DRAM存储单元包括电容器和鳍式场效应晶体管；鳍式场效应晶体管的第一源/漏区与电容器的第一电极连接。该存储单元阵列包括沿第一方向设置的多条位线和沿与第一方向交叉的第二方向设置的多条字线；多个DRAM存储单元；每个DRAM存储单元的栅电极均连接字线，每个DRAM存储单元的第二源/漏区均连接位线。本公开将鳍式场效应晶体管应用于DRAM，将栅电极形成于半导体衬底表面上，增加沟道长度，减少短沟道效应，方便制作，利于控制栅氧化层厚度，降低漏电发生率。制造栅电极的过程受微细化尺寸影响小，减少因制作的栅电极不合格导致存储单元不可用的情况。

Description

DRAM存储单元及其制造方法、存储单元阵列、芯片

技术领域

本公开属于半导体技术领域，具体涉及一种DRAM存储单元及其制造方法、存储单元阵列、芯片。

背景技术

目前，在DRAM(Dynamic Random Access Memory，动态随机存取存储器)的存储单元中，晶体管的栅极通常采用埋栅结构，即在晶圆表面之下形成沟槽，在沟槽内填充栅极的各层膜质形成埋栅。

但随着半导体技术的发展，半导体器件的集成度越来越高，尺寸越来越小，需要使用极细微尺寸的电路结构图形(Pattern)。而在细微尺寸的限制下，实施形成晶圆表面之下的沟槽构造和在沟槽内填充绝缘膜质的工艺困难，导致制造的存储单元的存储性能不高，导致制造的存储单元良率下降。

发明内容

为解决现有的半导体器件存在的问题，本公开提供了一种DRAM存储单元及其制造方法、存储单元阵列、芯片，将鳍式场效应晶体管应用于DRAM存储单元中，栅电极形成于半导体衬底表面上，增加沟道长度，减少短沟道效应，方便制作，制造栅电极的过程受微细化尺寸影响小，减少因制作的栅电极不合格导致存储单元不可用的情况。

根据一个或多个实施例，一种DRAM存储单元，包括：电容器；鳍式场效应晶体管；所述鳍式场效应晶体管的第一源/漏区与所述电容器的第一电极连接，所述电容器的第二电极接地。

根据一个或多个实施例，一种存储单元阵列，包括：沿第一方向设置的多条位线和沿与所述第一方向交叉的第二方向设置的多条字线；多个上述的DRAM存储单元；每个DRAM存储单元的栅电极均连接至一条字线上，每个DRAM存储单元的第二源/漏区均连接至一条位线上。

根据一个或多个实施例，一种芯片，包括上述的存储单元阵列。

根据一个或多个实施例，一种DRAM存储单元的制造方法，包括：提供半导体衬底，所述半导体衬底表面上具有鳍部；在所述半导体衬底上形成跨过所述鳍部的栅电极，在所述栅电极两侧的鳍部中形成第一源/漏区和第二源/漏区，以得到鳍式场效应晶体管；提供电容器，将所述电容器的第一电极与所述第一源/漏区连接，将所述电容器的第二电极接地。

本公开的有益效果为：

将鳍式场效应晶体管应用于DRAM存储单元中，通过改善DRAM存储单元中晶体管的栅电极的结构，将栅电极形成于晶体管的半导体衬底表面之上，增加沟道的长度，减少短沟道效应。形成于半导体衬底表面之上的栅电极，具有方便制作的工艺优点，即便DRAM的集成度增大，电路图形尺寸微细化，也方便制作可统一使用的存储单元电路。而且有利于控制半导体衬底上沟道所在位置之上形成的栅氧化层的厚度，降低了漏电情况的发生率。在半导体衬底表面之上形成栅电极的制造过程受微细化尺寸的影响小，大大减少了因栅电极不合格导致存储单元不可用的情况。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本公开的限制。而且在整个附图中，用相同的参考符号表示相同的部件。

在附图中：

图1为本公开一些实施例中DRAM存储单元的结构示意图。

图2为本公开一些实施例中鳍式场效应晶体管的结构示意图。

图3为本公开一些实施例中DRAM存储单元的电路图。

图4为本公开一些实施例中存储单元阵列的示意图。

图5为本公开一些实施例中存储单元阵列的电路图。

上述附图中的标号代表的含义如下：

1、电容器，2、鳍式场效应晶体管；

10、第一电极，11、第二电极；

20、第一源/漏区，21、半导体衬底，22、鳍部，23、隔离结构，24、栅氧化层，25、栅电极，26、第二源/漏区，27、存储节点接触部，28、位线节点接触部；

W/L、字线，B/L、位线。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

本公开的一些实施例提供了一种DRAM(Dynamic Random Access Memory，动态随机存取存储器)存储单元，参见图1，该DRAM存储单元包括：电容器1和鳍式场效应晶体管2，鳍式场效应晶体管2的第一源/漏区20与电容器1的第一电极10连接，电容器1的第二电极11接地。

如图2所示的鳍式场效应晶体管2中，半导体衬底21的表面上具有凸起的鳍部22，半导体衬底21与鳍部22可以是一体成型的。鳍部22之间形成有隔离结构23，鳍部22的部分区域的顶部表面及与该处顶部表面连接的两侧表面上形成有栅氧化层24，在隔离结构23的部分区域及栅氧化层24上形成有栅电极25，栅电极25跨过鳍部22，栅电极25两侧的鳍部22中分别形成第一源/漏区20和第二源/漏区26。其中，栅氧化层24与栅电极25之间还可形成有阻挡金属层(图2中未示出)。

在本公开实施例中，如图1所示，该鳍式场效应晶体管2还包括形成于第一源/漏区20上的存储节点接触部27，该存储节点接触部27分别与第一源/漏区20和电容器1的第一电极10连接。鳍式场效应晶体管2还包括形成于鳍式场效应晶体管2的第二源/漏区26上的位线节点接触部28，该位线节点接触部28与第二源/漏区26连接。其中，存储节点接触部27和位线节点接触部28的材料可以包括钨(W)或含钨的金属化合物等。为了配合形成存储节点接触部27和位线节点接触部28，在存储节点接触部27与第一源/漏区20之间、位线节点接触部28与第二源/漏区26之间以及其他位置处，还可以形成有阻挡层、粘附层等，图中未画出这些阻挡层及粘附层等。

将鳍式场效应晶体管2的第一源/漏区20通过存储节点接触部27与电容器1的第一电极10连接，将电容器1的第二电极11接地，形成DRAM存储单元。该DRAM存储单元后续进行字线W/L(Word/Line)及位线B/L(Bit/Line)的连接时，将鳍式场效应晶体管2的第二源/漏区26通过位线节点接触部28与位线B/L连接，将鳍式场效应晶体管2的栅电极25与字线W/L连接。

DRAM存储单元中可以包括一个鳍式场效应晶体管2和一个电容器1，也可以包括两个鳍式场效应晶体管2和两个电容器1。DRAM存储单元还可以包括更多个鳍式场效应晶体管2和电容器1，其中鳍式场效应晶体管2和电容器1一一对应连接。图3示出的DRAM存储单元的电路图中，该DRAM存储单元包括两个鳍式场效应晶体管2和两个电容器1，每个鳍式场效应晶体管2通过各自的第一源/漏区20分别连接一个电容器1，每个鳍式场效应晶体管2的栅电极25均连接字线W/L，第二源/漏区26均与位线B/L连接。通过在字线W/L上施加电压激活鳍式场效应晶体管2，存储于电容器1中的电荷会被读出，经由第一源/漏区20和第二源/漏区26传送至位线B/L上。

本公开实施例将鳍式场效应晶体管2应用于DRAM存储单元中，随着DRAM集成化越来越高，电路图形微细化，相比于在微细化尺寸限制下难于制造的埋栅结构，鳍式场效应晶体管2是在半导体衬底21表面之上形成栅电极25，方便调整生成适用于存储元件的长沟道(channel)，减少短沟道效应的情况出现，而且有利于控制半导体衬底21上沟道所在位置之上形成的栅氧化层24的厚度，降低了漏电情况的发生率。在半导体衬底21表面之上形成栅电极25的制造过程受微细化尺寸的影响小，大大减少了因栅电极25不合格导致存储单元不可用的情况。

本公开的一些实施例提供了一种存储单元阵列，该存储单元阵列包括：沿第一方向设置的多条位线B/L和沿与第一方向交叉的第二方向设置的多条字线W/L；多个上述任一实施例所述的DRAM存储单元。其中，每个DRAM存储单元的栅电极25均连接至一条字线W/L上，每个DRAM存储单元的第二源/漏区26均连接至一条位线B/L上。

如图4所示的存储单元阵列中，仅示出了多条字线W/L和DRAM存储单元中鳍式场效应晶体管2的第一源/漏区20和第二源/漏区26。位线B/L沿与字线W/L垂直的方向排布，图中未示出位线B/L。

上述第一方向和第二方向可以为相互垂直的方向。多个DRAM存储单元可以按照矩阵的形式排列，每个DRAM存储单元的栅电极25均与一条字线W/L连接，每个DRAM存储单元的第二源/漏区26均通过各自的位线节点接触部28与一条位线B/L连接。每个DRAM存储单元的第一源/漏区20均通过各自的存储节点接触部27与各自对应的电容器1连接。

在该存储单元阵列中，沿第一方向排列的DRAM存储单元的栅电极25可以连接至相同的字线W/L。沿第二方向排列的DRAM存储单元的第二源/漏区26可以连接至相同的位线B/L。例如，若多个DRAM存储单元按照矩阵形式排列，字线W/L可以按照行延伸的方向布置，位线B/L可以按照列延伸的方向布置，排在同一行中的多个DRAM存储单元的栅电极25可以连接至布置在该行的字线W/L上，排在同一列的多个DRAM存储单元的第二源/漏区26可以连接至布置在该列的位线B/L上。图5示意性地画出了存储单元阵列的电路示意图，在图5中位于同一行的多个DRAM存储单元中鳍式场效应晶体管2的栅电极25连接在该相同的字线W/L上，排在同一列的多个DRAM存储单元中鳍式场效应晶体管2的第二源/漏区26连接在相同的位线B/L上，图5中未画出外围电路部分。

随着DRAM的集成度增大，电路图形尺寸微细化，在微细化尺寸的限制下，在存储单元使用的晶体管的半导体衬底21上形成鳍部22，即形成鳍形态的沟道(channel)，形成了适用于存储单元的具有长沟道的晶体管。通过半导体衬底21表面之上形成的栅电极25连接电路中的字线W/L，能够适应DRAM逐渐增高的集成度。

本公开实施例将鳍式场效应晶体管2应用于DRAM的存储单元阵列中，随着DRAM集成化越来越高，电路图形微细化，相比于在微细化尺寸限制下难于制造的埋栅结构，鳍式场效应晶体管2是在半导体衬底21表面之上形成栅电极25，方便调整生成不同长度的沟道，而且有利于控制半导体衬底21上沟道所在位置之上形成的栅氧化层24的厚度，降低了漏电情况的发生率。在半导体衬底21表面之上形成栅电极25的制造过程受微细化尺寸的影响小，大大减少了因栅电极25不合格导致存储单元不可用的情况。

本公开的一些实施例还提供了一种芯片，该芯片包括本公开各个实施例中的存储单元阵列。

本公开的一些实施例还提供了一种DRAM存储单元的制造方法。

请参阅图2，首先提供半导体衬底21，该半导体衬底21表面上具有鳍部22。半导体衬底21可以是体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底、III-V族化合物半导体衬底21或通过执行选择性外延生长(SEG)获得的外延薄膜衬底等。该半导体衬底21表面上可以具有多个鳍部22，鳍部22与半导体衬底21的连接方式可以是一体的，通过浅槽隔离工艺在鳍部22之间形成隔离结构23。

然后在半导体衬底21上形成跨过鳍部22的栅电极25。可以先在隔离结构23及鳍部22上依次沉积栅氧化层24和阻挡金属层，然后在阻挡金属层上沉积金属材料层，在金属材料层上形成图形化掩膜层，该图形化掩膜层仅覆盖金属材料层中后续形成栅电极25的部分区域。以该图形化掩膜层为掩膜，刻蚀金属材料层，剩余的金属材料层即作为鳍式场效应晶体管2的栅电极25。本公开实施例中，还可以采用后栅工艺来形成栅电极25，在此不再详述。

通过上述工艺形成跨过鳍部22的栅电极25之后，栅电极25将鳍部22划分成了两部分，通过在栅电极25两侧的鳍部22中进行离子注入形成第一源/漏区20和第二源/漏区26。在电极两侧的鳍部22中注入的离子可以为硼、氟化硼、铟或镓等，或者注入的离子可以为磷、砷或锑等。

通过上述工艺在半导体衬底21表面之上形成栅电极25、第一源/漏区20和第二源/漏区26，就得到了鳍式场效应晶体管2。本公开实施例在半导体衬底21表面之上形成栅电极25、第一源/漏区20和第二源/漏区26的图形，有利于控制形成栅电极25之前沉积的栅氧化层24的厚度，降低漏电情况的发生率。

本公开实施例还提供电容器1，该电容器1包括第一电极10、第二电极11和置于第一电极10与第二电极11之间的电容器1电介质。将上述工艺制作的鳍式场效应晶体管2的第一源/漏区20与该电容器1的第一电极10连接，将该电容器1的第二电极11接地。

在将鳍式场效应晶体管2的第一源/漏区20与电容器1的第一电极10连接的过程中，在第一源/漏区20上形成存储节点接触部27，将该存储节点接触部27与电容器1的第一电极10连接。存储节点接触部27可以为沉积在第一源/漏区20上且与第一源/漏区20上导通的导电材料，如钨或硅锗等。

后续将DRAM存储单元排布在存储单元阵列中，并进行电路连接时，还需将DRAM存储单元的第二源/漏区26连接到位线B/L上。因此本公开实施例中还在第二源/漏区26上形成位线节点接触部28，该第二源/漏区26可以为沉积在第二源/漏区26上且与二源/漏区上导通的导电材料，如钨或硅锗等。

在本公开的一些实施例中，DRAM存储单元中可以包括一个鳍式场效应晶体管2和一个电容器1，通过上述工艺过程就可以制造出一个鳍式场效应晶体管2和一个电容器1组成的DRAM存储单元。而在本公开的另一些实施例中，DRAM存储单元中也可以包括多个鳍式场效应晶体管2和多个电容器1，其中鳍式场效应晶体管2和电容器1一一对应连接。半导体衬底21表面上可以具有凸起的多个鳍部22，采用多重图形技术在半导体衬底21上同时制作多个鳍式场效应晶体管2，如采用双重图形技术(Double Patterning Technology，DPT)在半导体衬底21上同时制作多个鳍式场效应晶体管2。

在制作DRAM存储单元的过程中，为了实现DRAM存储单元中鳍式场效应晶体管2与字线W/L、位线B/L及电容器1的连接，以及实现分离有源区和场区，采用多重图形技术，通过纯间距分离技术、纯间距分割技术或间距分离分割混合技术等图形切割技术将电路图形切割为多个图形部分，同时对多个图形部分进行光照及刻蚀工艺，形成多个图形部分后，会合形成最终的电路图形，再用浅槽隔离工艺分离有源区和场区。使用多重图形技术来制作DRAM存储单元增强了制作图形的密度，提高DRAM的集成度。

本公开实施例将鳍式场效应晶体管2应用于DRAM存储单元中，通过改善DRAM存储单元中晶体管的栅电极25的结构，将栅电极25形成于晶体管的半导体衬底21表面之上，增加沟道的长度，减少短沟道效应。形成于半导体衬底21表面之上的栅电极25，具有方便制作的工艺优点，即便DRAM的集成度增大，电路图形尺寸微细化，也方便制作可统一使用的存储单元电路。而且有利于控制半导体衬底21上沟道所在位置之上形成的栅氧化层24的厚度，降低了漏电情况的发生率。在半导体衬底21表面之上形成栅电极25的制造过程受微细化尺寸的影响小，大大减少了因栅电极25不合格导致存储单元不可用的情况。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (11)

1.一种DRAM存储单元，其特征在于，包括：

电容器；

鳍式场效应晶体管；

所述鳍式场效应晶体管的第一源/漏区与所述电容器的第一电极连接，所述电容器的第二电极接地。

2.根据权利要求1所述的存储单元，其特征在于，所述鳍式场效应晶体管包括形成于所述第一源/漏区上的存储节点接触部；

所述存储节点接触部分别与所述第一源/漏区和所述电容器的第一电极连接。

3.根据权利要求1所述的存储单元，其特征在于，所述鳍式场效应晶体管包括形成于所述鳍式场效应晶体管的第二源/漏区上的位线节点接触部；

所述位线节点接触部与所述第二源/漏区连接。

4.一种存储单元阵列，其特征在于，包括：

沿第一方向设置的多条位线和沿与所述第一方向交叉的第二方向设置的多条字线；

多个权利要求1-3任一项所述的DRAM存储单元；

每个DRAM存储单元的栅电极均连接至一条字线上，每个DRAM存储单元的第二源/漏区均连接至一条位线上。

5.根据权利要求4所述的存储单元阵列，其特征在于，

沿所述第一方向排列的DRAM存储单元的栅电极连接至相同的字线。

6.根据权利要求4所述的存储单元阵列，其特征在于，

沿所述第二方向排列的DRAM存储单元的第二源/漏区连接至相同的位线。

7.一种芯片，其特征在于，包括权利要求4-6任一项所述的存储单元阵列。

8.一种DRAM存储单元的制造方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底表面上具有鳍部；

在所述半导体衬底上形成跨过所述鳍部的栅电极，在所述栅电极两侧的鳍部中形成第一源/漏区和第二源/漏区，以得到鳍式场效应晶体管；

提供电容器，将所述电容器的第一电极与所述第一源/漏区连接，将所述电容器的第二电极接地。

9.根据权利要求8所述的方法，其特征在于，还包括：

在所述第一源/漏区上形成存储节点接触部；

将所述存储节点接触部与所述电容器的第一电极连接。

10.根据权利要求8所述的方法，其特征在于，还包括：

在所述第二源/漏区上形成位线节点接触部。

11.根据权利要求8所述的方法，其特征在于，

所述半导体衬底表面上具有凸起的多个鳍部；

采用多重图形技术在所述半导体衬底上同时制作多个鳍式场效应晶体管。

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