CN117156848A - 用于在半导体结构中埋入导体线的方法和半导体结构 - Google Patents
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Abstract
本公开提供了用于在半导体结构中埋入导体线的方法以及通过使用该方法形成的具有埋入导体线的半导体结构。根据本公开的方法包括：提供绝缘体上半导体(SOI)衬底，其从下而上依次包括支撑层、绝缘层和半导体层；在SOI衬底上依次设置牺牲层、有源层和硬掩模层；对硬掩模层进行构图和刻蚀以形成硬掩模阻挡部，并且在硬掩模阻挡部的两侧形成侧墙；使用硬掩模阻挡部和侧墙自对准刻蚀有源层、牺牲层和半导体层以形成延伸至绝缘层的第一槽；使用第一隔离介质填充第一槽；去除硬掩模阻挡部，并且使用侧墙自对准刻蚀有源层以形成使牺牲层暴露的第二槽；通过第二槽去除牺牲层以在有源层下方埋入导体线，第二槽延伸至绝缘层；以及使用第二隔离介质填充第二槽。
Description
技术领域
本公开涉及半导体技术的领域，具体地，本公开涉及用于在半导体结构中埋入导体线的方法以及使用该方法制造的具有埋入导体线的半导体结构。
背景技术
从二十世纪七十年代英特尔公司(Intel Corporation)发明动态随机存取存储器(Dynamic Random Access Memory，DRAM)以来，DRAM被广泛应用于各类计算或控制电子电路系统中。
DRAM单元电路通常由一个用于选通的晶体管和一个用于存储电荷的电容器构成(1T1C结构)。在使用传统的基于平面结构的水平型晶体管，例如金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)实现选通晶体管的DRAM单元结构中，晶体管的源极、栅极和漏极沿平行于衬底表面的水平方向布置。由于晶体管的源极、栅极和漏极在水平方向上各自占有独立的面积，因此DRAM单元电路结构的微缩受到栅极长度和接触尺寸的限制，无法满足DRAM装置持续微缩的需求，进而限制了DRAM装置的集成度和带宽的进一步增加。
因此，近年来提出了竖直型的DRAM单元结构，其中晶体管的源极、栅极和漏极沿垂直于衬底表面的竖直方向设置，无需额外占用面积，利于DRAM阵列结构的尺寸微缩。
然而，对于竖直型的DRAM单元结构构成的DRAM阵列结构，需要在竖直方向上设置位线和字线以在列方向和行方向上将DRAM单元结构互连成DRAM阵列结构，因此如何在保证性能和提高密度的前提下在DRAM阵列结构中设置位线仍是亟需改进的问题。
在本背景技术部分中公开的以上信息仅用于理解本发明构思的背景，并且因此可能包含不构成现有技术的信息。
发明内容
为了解决现有技术中存在的以上问题，本公开提出了新型的用于在半导体结构中埋入导体线的方法。
根据本公开的一个方面，提供了一种用于在半导体结构中埋入导体线的方法，包括：提供绝缘体上半导体(SOI)衬底，其从下而上依次包括支撑层、绝缘层和半导体层；在SOI衬底上依次设置牺牲层、有源层和硬掩模层；对硬掩模层进行构图和刻蚀以形成硬掩模阻挡部，并且在硬掩模阻挡部的两侧形成侧墙；使用硬掩模阻挡部和侧墙自对准刻蚀有源层、牺牲层和半导体层以形成延伸至绝缘层的第一槽；使用第一隔离介质填充第一槽；去除硬掩模阻挡部，并且使用侧墙自对准刻蚀有源层以形成使牺牲层暴露的第二槽；通过第二槽去除牺牲层以通过第二槽在有源层下方埋入导体线，第二槽延伸至绝缘层；以及使用第二隔离介质填充第二槽。
根据本公开的另一方面，提供了一种用于在半导体结构中埋入导体线的方法，包括：提供绝缘体上半导体(SOI)衬底，其从下而上依次包括支撑层、绝缘层和半导体层；在SOI衬底上依次设置牺牲层、有源层和硬掩模层；对硬掩模层进行构图和刻蚀以形成硬掩模阻挡部，并且在硬掩模阻挡部的两侧形成侧墙；使用硬掩模阻挡部和侧墙自对准刻蚀有源层、牺牲层和半导体层以形成延伸至绝缘层的第一槽；通过第一槽去除牺牲层的一部分以通过第一槽在有源层下方埋入导体线；使用第一隔离介质填充第一槽；去除硬掩模阻挡部，并且使用侧墙自对准刻蚀有源层、牺牲层和半导体层以形成延伸至绝缘层的第二槽；以及使用第二隔离介质填充第二槽。
根据本公开的另一方面，提供了一种用于在半导体结构中埋入导体线的方法，包括：提供绝缘体上半导体(SOI)衬底；在SOI衬底上依次设置牺牲层和有源层；通过两次自对准刻蚀分别形成使牺牲层暴露的第一槽和第二槽；通过第一槽和第二槽中的至少之一去除牺牲层的全部或一部分以在有源层下方埋入导体线；以及使用隔离介质填充第一槽和第二槽。
根据本公开的另一方面，提供了一种使用根据本公开的上述方面的方法制造的具有埋入导体线的半导体结构。
根据本公开的用于在半导体结构中埋入导体线的方法，通过两次自对准刻蚀形成彼此隔离的延伸到SOI衬底中的绝缘层的第一槽和第二槽，并且在第一槽和第二槽中的至少之一中形成导体线，可以形成彼此隔离的多个埋入导体线。
然而，本公开的效果不限于上述效果，并且可以在不脱离本公开的精神和范围的情况下进行各种扩展。应当理解，前面的一般描述和下面的详细描述都是示例性和解释性的，并且旨在提供对要求保护的本公开的进一步说明。
附图说明
包括附图以提供对本公开的进一步理解，并且并入本说明书中并构成本说明书的一部分的附图示出了本公开的示例性实施方式，并且与说明书一起用于解释本发明构思。
图1是示出根据本公开的实施方式的DRAM单元结构的电路图。
图2是示出根据本公开的实施方式的由图1的DRAM单元结构组成的DRAM阵列结构的电路图。
图3是示出根据本公开的实施方式的DRAM阵列结构的沿位线方向的示意性剖面图。
图4A至图4M是分别示出根据本公开的实施方式的用于在半导体结构中埋入导体线的方法的工艺步骤的示意性剖面图。
图5是示出根据本公开的另一实施方式的具有埋入导体线的半导体结构的示意性剖面图。
图6A至图6E是分别示出根据本公开的另一实施方式的用于在半导体结构中埋入导体线的方法的工艺步骤的示意性剖面图。
图7是示出根据本公开的另一实施方式的具有埋入导体线的半导体结构的示意性剖面图。
图8是示出沿图4M、图5、图6E和图7中的线BB'截取的半导体结构的示意性剖面图。
具体实施方式
在以下描述中，出于说明的目的，阐述了许多具体细节以便提供对本公开的各示例性实施方式的透彻理解。如本文所使用的，“实施方式”是采用本文所公开的一个或更多个发明构思的装置或方法的非限制性示例。然而，显而易见的是，可以在没有这些具体细节或具有一个或更多个等同配置的情况下实施各示例性实施方式。此外，各示例性实施方式可以是不同的，但是不必是排他的。例如，在不脱离本发明构思的情况下，可以在一些示例性实施方式中使用或实现其他示例性实施方式的特定特征。
除非另有说明，否则所描述的示例性实施方式应被理解为提供可以在实践中实现本发明构思的一些方式的变化细节的示例性特征。因此，除非另有说明，否则可以在不背离本发明构思的情况下，将各实施方式的特征、部件、模块、区域和/或方面等(下文中单独地或共同地称为“要素”)另外进行组合、分离、互换和/或重新配置。
出于本公开的目的，“X、Y和Z中的至少一个”和“选自由X，Y和Z组成的组中的至少一个”可以被解释为仅X、仅Y、仅Z、或X、Y和Z中的两个或更多个的任意组合，例如XYZ、XYY、YZ和ZZ。如本文所使用的，术语“和/或”包括一个或更多个相关联的所列项目的任何和所有组合。
尽管在本文中可以使用“第一”、“第二”等术语来描述各种类型的要素，但是这些要素不应受到这些术语的限制。这些术语用于将一个要素与另一个要素区分开。因此，在不脱离本公开的教导的情况下，下面讨论的第一要素可以被称为第二要素。
在此使用的术语出于描述特定实施方式的目的，而非旨在是限制性的。如本文所使用的，单数形式“一个”和“该”旨在还包括复数形式，除非上下文另外明确指出。此外，当在本说明书中使用时，术语“包括”和/或“包含”意指存在所陈述的特征、步骤、操作、元件、部件和/或它们的组，但不排除存在或增加一个或更多个其他的特征、步骤、操作、元件、部件和/或它们的组。还应注意，如本文所使用的，术语“基本上”、“约”和其他类似术语被用作近似术语而不是程度术语，并且因此用于计入被本领域普通技术人员所认可的测量、计算和/或提供的值中的固有偏差。
除非另有限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。诸如在常用词典中定义的术语应被解释为具有与相关领域的背景下的它们的含义相一致的含义，并且不应以理想化或过于正式的意义来解释，除非在此明确限定。
现将在下文中参照附图更全面地描述本公开的各实施方式。然而，本公开可以以许多不同的方式实施，并且不应被解释为限于本文阐述的实施方式。相反，这些实施方式被提供使得本公开将是详尽的和完整的，并且将向本领域技术人员全面传达本公开的范围。通篇相同的附图标记表示相同的元件。再者，在附图中，为了清楚地说明，各部件不一定以比率绘制，并且各部件的比率和尺寸可能被放大。
图1示出了根据本公开的实施方式的动态随机存取存储器(DRAM)单元结构100的电路图。
如图1所示，根据本公开的实施方式的DRAM单元结构100可以包括选通晶体管T和存储电容器C。如图1所示，选通晶体管T的栅极连接到字线WL，其第一源/漏极连接到位线BL，并且其第二源/漏极连接到存储电容器C的一个极板。此外，如图1所示，存储电容器C的另一极板连接到源极线SL。源极线SL通常连接到低于电源电压的固定电压。该固定电压用作参考电压，通常是电源电压的一半。
图2示出了根据本公开的实施方式的由图1的DRAM单元结构100组成的DRAM阵列结构200的电路图。
如图2所示，根据本公开的实施方式的DRAM阵列结构200可以包括多个如图1所示的DRAM单元结构100。具体地，如图2所示，DRAM阵列结构200可以包括M行N列相同的如图1所示的DRAM单元电路100，其中M和N是大于零的自然数。为了便于描述，图2中省略了每个DRAM单元电路100中的附图标记。此外，为了便于描述，图2中省略了DRAM阵列结构200的外围电路，例如参考单元、灵敏放大器等。
如图2所示，根据本公开的实施方式，为了提高密度，在DRAM阵列结构200中，相邻行DRAM单元结构可以共用源极线SL。根据本公开的实施方式，各源极线SL可以共同连接到如上文所述的固定电压。此外，如图2所示，根据本公开的实施方式，DRAM阵列结构200可以具有分别连接到M行DRAM单元结构的M个字线WL[1]至WL[M]以及分别连接到N列DRAM单元结构的N个位线BL[1]至BL[N]。
图3是示出根据本公开的实施方式的DRAM阵列结构的沿位线方向的示意性剖面图。结合图1和图2参照图3，根据本公开的实施方式，在使用竖直类型的DRAM单元结构100组成DRAM阵列结构200时，由于沿行方向延伸的字线连接到各DRAM单元结构100中的选通晶体管T的栅极，因此在DRAM阵列结构200中，字线可以设置在相邻行的DRAM单元结构100之间。此外，根据本公开的实施方式，由于在竖直方向上各DRAM单元结构100中的选通晶体管T连接在存储电容器C和位线BL之间，因此为了便于工艺实现，沿列方向延伸的位线BL可以埋入在选通晶体管T下方，使得便于在选通晶体管T上方形成存储电容器。
图4A至图4M是分别示出根据本公开的实施方式的用于在半导体结构中埋入导体线的方法的各个工艺步骤的示意性剖面图。本领域技术人员应认识到，尽管本文以埋入导体线用作竖直型DRAM单元结构组成的DRAM阵列结构的位线为例进行了描述，但是根据本公开的构思的在DRAM阵列结构中埋入导体线的方法也可以应用于在其他半导体结构中埋入导体线，而不限于本文中描述的应用。
应注意，图4A至图4M是沿DRAM阵列结构的行方向，即字线方向截取的剖面图，其示出了位线的剖面。
在以下的描述中，对各层的材料进行了例示。选择不同材料的主要目的在于提供所需的刻蚀选择性。以下的描述“(相对于A)选择性刻蚀B”表示所使用的刻蚀配方可以主要对B起作用，而基本不影响或者较少影响A或者在刻蚀B时暴露于刻蚀配方的其他材料层(在没有明确提及A或者只提及部分这种材料层的情况下)。本领域技术人员根据这些描述，将知晓如何选择各层的材料，而不是局限于在此所例示的材料。
如图4A所示，根据本公开的实施方式，可以提供绝缘体上半导体(SOI)衬底。如图4A所示，SOI衬底可以从下而上依次包括支撑层、绝缘层401和半导体层402。根据本公开的实施方式，SOI衬底可以是绝缘体上硅衬底，其中支撑层和半导体层402可以包括例如硅，并且绝缘层401可以包括例如氧化硅。根据本公开的实施方式，SOI衬底可以通过例如注氧隔离、晶圆键合或智能剥离制造。
随后，如图4B所示，根据本公开的实施方式，可以通过例如外延工艺在半导体层402上依次生长牺牲层403和有源层404。根据本公开的实施方式，牺牲层403可以包括具有刻蚀选择性的材料，例如锗硅(SiGe)或锗(Ge)。根据本公开的实施方式，牺牲层403可以用于在随后的工艺步骤中形成用作例如位线的导体线。根据本公开的实施方式，有源层404可以包括半导体材料，例如硅(Si)。
根据本公开的实施方式，在例如通过外延工艺生长有源层404时，可以对其进行原位掺杂。应注意，根据本公开的实施方式，有源层404可以用于在随后的工艺步骤中形成例如DRAM单元结构100的选通晶体管T的有源区，即在竖直方向上从下而上依次设置的第一源/漏极、沟道区和第二源/漏极。
根据本公开的实施方式，选通晶体管T可以是无结型器件，在该情况下可以对有源层404进行相同类型的掺杂，例如N型掺杂。
此外，根据本公开的实施方式，选通晶体管T也可以是有结型器件，在该情况下可以对有源层404进行不同类型的掺杂。例如，可以分别对有源层404的下端部分和上端部分进行N型掺杂以形成选通晶体管T的第一源/漏极和第二源/漏极，并且可以对有源层404的中间部分进行P型掺杂以形成沟道区。
随后，如图4C所示，根据本公开的实施方式，可以通过例如沉积工艺在有源层404上形成硬掩模层。根据本公开的实施方式，硬掩模层可以包括例如氧化硅、氮化硅、硅玻璃材料、多晶硅、非晶硅，或者上述材料的组合。
随后，如图4D所示，根据本公开的实施方式，可以通过对硬掩模层进行构图和刻蚀形成硬掩模阻挡部407，其可以暴露有源层404的部分上表面。应注意，图4D所示的硬掩模阻挡部407沿列方向(即垂直于纸面的方向)，即位线方向延伸。
随后，如图4E所示，根据本公开的实施方式，可以通过例如沉积工艺在有源层404的暴露的上表面以及硬掩模阻挡部407的上表面和侧表面上共形地形成侧墙材料层。根据本公开的实施方式，侧墙材料层可以包括具有相对于硬掩模阻挡部407和有源层404的刻蚀选择性的材料，例如氮化硅、氧化硅、硅玻璃材料、多晶硅、非晶硅，或者上述材料的组合。
随后，如图4F所示，根据本公开的实施方式，可以通过例如各向异性刻蚀工艺对侧墙材料层进行刻蚀以在硬掩模阻挡部407的两侧形成侧墙405并且暴露有源层404的部分上表面。应注意，类似于硬掩模阻挡部407，图4F中形成的侧墙405也沿列方向(即垂直于纸面的方向)，即位线方向延伸。根据本公开的实施方式，在随后的工艺步骤中用作自对准刻蚀的掩模的侧墙405可以用于限定DRAM单元结构的选通晶体管的有源区在行方向上的尺寸。
随后，如图4G所示，根据本公开的实施方式，可以通过例如刻蚀工艺以硬掩模阻挡部407和侧墙405为掩模依次自对准刻蚀有源层404、牺牲层403和半导体层402以形成延伸至绝缘层401的第一槽G1。根据本公开的实施方式，第一槽G1可以在竖直方向上延伸到绝缘层401。
应注意，根据本公开的实施方式，图4G所示的第一槽G1同样沿列方向(即垂直于纸面的方向)，即位线方向延伸。
随后，如图4H所示，根据本公开的实施方式，可以通过例如沉积工艺在第一槽G1中填充第一隔离介质406，并且可以通过例如研磨工艺或刻蚀工艺使硬掩模阻挡部407、第一隔离介质406和侧墙405的上表面平坦化。根据本公开的实施方式，第一隔离介质406可以包括氧化物(例如氧化硅)、氮化物(例如氮化硅)、氮氧化物(例如氮氧化硅)、或者上述材料的组合。
随后，如图4I所示，根据本公开的实施方式，可以通过例如刻蚀工艺去除硬掩模阻挡部407，并且以侧墙405为掩模自对准刻蚀有源层404以形成使牺牲层403暴露的第二槽G2。
应注意，根据本公开的实施方式，类似于图4G所示的第一槽G1，图4I所示的第二槽G2同样沿列方向(即垂直于纸面的方向)，即位线方向延伸。
根据本公开的实施方式，在形成第二槽G2之后，可以沿着第二槽G2的内表面形成保护层，用于在随后的工艺步骤中保护DRAM单元结构的选通晶体管的有源区。根据本公开的实施方式，保护层可以包括氧化物，例如氧化硅。
根据本公开的实施方式，通过使用侧墙405作为掩模进行两次自对准刻蚀可以分别形成第一槽G1和第二槽G2。
随后，如图4J所示，根据本公开的实施方式，可以通过例如刻蚀工艺通过第二槽G2去除牺牲层403。
随后，如图4K所示，根据本公开的实施方式，可以通过例如沉积工艺(例如原子层沉积(ALD))沿第二槽G2的内表面和整个半导体结构(即DRAM阵列结构)的上表面共形地形成导体层。根据本公开的实施方式，导体层可以包括金属或合金，例如钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、钨(W)、钼(Mo)、钴(Go)、锰(Mn)、铂(Pt)或钯(Pd)、或者上述金属的合金。特别地，根据本公开的实施方式，导体层可以包括例如氮化钛(TiN)。
随后，如图4L所示，根据本公开的实施方式，可以通过例如刻蚀工艺去除部分导体层以在有源层404下方在去除牺牲层403留下的空间中埋入导体线409。如图4L所示，根据本公开的实施方式，导体线409可以被形成为具有镜像的“[”形剖面的结构。根据本公开的实施方式，如图4L所示，使用第二槽G2形成的导体线的“[”形剖面的开口朝向第二槽G2，即使用同一第二槽G2形成的导体线的“[”形剖面的开口彼此面对。然而，本公开不限于此。根据本公开的实施方式，导体线409也可以被形成为具有实心矩形剖面的结构。
根据本公开的替选实施方式，当导体层包括金属时，可以通过例如退火工艺进行硅化处理，使得在有源层404下方在通过第二槽G2去除牺牲层403留下的空间中形成金属硅化物，使得这些金属硅化物可以形成用作例如位线的导体线。
根据本公开的实施方式，用作自对准刻蚀的掩模的侧墙405还可以限定用作位线的导体线409在行方向上的尺寸。
随后，如图4L和图4M所示，根据本公开的实施方式，可以通过例如刻蚀工艺通过第二槽G2向下刻蚀半导体层402使得第二槽G2延伸到绝缘层401，并且通过例如沉积工艺使用第二隔离介质410填充第二槽G2。根据本公开的实施方式，尽管第一槽G1和第二槽G2是在不同的刻蚀工艺步骤中形成，但是由于绝缘层401的刻蚀选择性，第一槽G1和第二槽G2的底端均可以位于绝缘层401的上表面。根据本公开的实施方式，第二隔离介质410可以填满通过第二槽G2形成的具有“[”形剖面的导体线409的凹入部分。根据本公开的实施方式，第二隔离介质410可以包括氧化物(例如氧化硅)、氮化物(例如氮化硅)、氮氧化物(例如氮氧化硅)、或者上述材料的组合。根据本公开的实施方式，第二隔离介质410可以由与第一隔离介质406相同的材料形成，或者可以由与第一隔离介质406不同的材料形成。
根据本公开的实施方式，通过第一槽G1和第二槽G2延伸到不导电的绝缘层401并且分别填充有不导电的第一隔离介质406和第二隔离介质410，可以从底部将导体线409彼此隔离，并且可以减少导体线409之间的寄生电容的影响。
通过如图4A至图4M所示的工艺步骤，通过以侧墙405(和硬掩模阻挡部407)为掩模的两次自对准刻蚀，可以形成第一槽G1和第二槽G2，使得在竖直型DRAM单元结构组成的DRAM阵列结构中形成了沿列方向(即垂直于图4A至图4M的纸面的方向)延伸的埋入导体线409，并且还限定了DRAM阵列结构的各DRAM单元结构的选通晶体管的有源区在行方向上的尺寸。
图5是示出根据本公开的另一实施方式的具有埋入导体线的半导体结构的示意性剖面图。图5所示的半导体结构对应于图4M所示的半导体结构，因此图5所示的半导体结构的与图4M所示的部件相同的部件由相同的附图标记表示。
图5所示的半导体结构与图4M所示的半导体结构之间的区别在于，根据本公开的实施方式，第二隔离介质410可以不填充具有“[”形剖面的导体线409的凹入部分(如图5所示)或者部分填充具有“[”形剖面的导体线409的凹入部分(未示出)，从而可以在导体线409和第二隔离介质410之间形成空腔。根据本公开的实施方式，该空腔可以填充空气。
根据本公开的实施方式，通过在导体线409和第二隔离介质410之间形成空腔，可以进一步减少相邻导体线409之间的寄生电容的影响。
根据本公开的实施方式，还可以通过第一槽G1在有源层404下方埋入导体线。下面结合图6A至图6E描述根据本公开的另一实施方式的用于在半导体结构中埋入导体线的方法的工艺步骤。图6A至图6E是分别示出根据本公开的另一实施方式的用于在半导体结构中埋入导体线的方法的工艺步骤的示意性剖面图。图6A至图6E中的与图4A至图4M中的部件相同的部件由相同的附图标记表示，并且将省略对其的详细描述。
根据本公开的实施方式，图6A至图6D所示的工艺步骤可以并入在图4G和图4H所示的工艺步骤之间。
具体地，如图6A所示，在图4G所示的工艺步骤之后，可以通过例如刻蚀工艺通过第一槽G1去除牺牲层403的一部分。根据本公开的实施方式，牺牲层403的剩余部分在行方向上的宽度d2可以大于硬掩模阻挡部407在行方向上的宽度d1，以确保在随后的工艺步骤中可以形成具有“工”形剖面的导体线。
根据本公开的实施方式，在形成第一槽G1之后，可以沿着第一槽G1的内表面形成保护层，用于在随后的工艺步骤中保护DRAM单元结构的选通晶体管的有源区。根据本公开的实施方式，保护层可以包括氧化物，例如氧化硅。
根据本公开的实施方式，在第一槽G1的内表面处形成的保护层可以包括与在第二槽G2的内表面处形成的保护层的材料相同或不同的材料。
随后，如图6B所示，类似于图4K，根据本公开的实施方式，可以通过例如沉积工艺(例如原子层沉积(ALD))沿第一槽G1的内表面和整个半导体结构(即DRAM阵列结构)的上表面共形地形成导体层。根据本公开的实施方式，导体层可以包括金属或合金，例如钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、钨(W)、钼(Mo)、钴(Go)、锰(Mn)、铂(Pt)或钯(Pd)、或者上述金属的合金。特别地，根据本公开的实施方式，导体层可以包括例如氮化钛(TiN)。
根据本公开的实施方式，沿第一槽G1的内表面形成的导体层可以包括与沿第二槽G2的内表面形成的导体层的材料相同或不同的材料。
随后，如图6C所示，类似于图4L，根据本公开的实施方式，可以通过例如刻蚀工艺去除部分导体层以在有源层404下方在去除牺牲层403的一部分留下的空间中埋入导体线409。如图6C所示，根据本公开的实施方式，导体线409可以被形成为具有“]”形剖面的结构。根据本公开的实施方式，如图6C所示，使用第一槽G1形成的导体线409的“]”形剖面的开口朝向第一槽G1，即使用同一第一槽G1形成的导体线409的“]”形剖面的开口彼此面对。然而，本公开不限于此。根据本公开的实施方式，使用第一槽G1形成的导体线409也可以被形成为具有实心矩形剖面的结构。
根据本公开的替选实施方式，当导体层包括金属时，可以通过例如退火工艺进行硅化处理，使得在有源层404下方在通过第一槽G1去除牺牲层403的一部分留下的空间中形成金属硅化物，使得这些金属硅化物可以形成用作例如位线的导体线409。
随后，如图6D所示，根据本公开的实施方式，可以通过例如沉积工艺使用第一隔离介质406填充第一槽G1。根据本公开的实施方式，第一隔离介质406可以填满通过第一槽G1形成的具有“]”形剖面的导体线409的凹入部分。
随后，可以执行上文参照图4H至图4M描述的工艺步骤，即通过第二槽G2埋入导体线409的工艺步骤，使得可以获得如图6E所示的半导体结构。如图6E所示，根据本公开的实施方式，导体线409可以包括在第一槽G1中形成的具有“]”形剖面的部分和在第二槽G2中形成的具有“[”形剖面的部分，这两部分的开口彼此背向，因此导体线409可以被形成为具有“工”形剖面的结构。
返回图6A，根据本公开的替选实施方式，剩余的牺牲层403在行方向上的宽度d2也可以小于硬掩模阻挡部407在行方向上的宽度d1但是应大于零，以确保牺牲层403上方的结构不会垮塌。在该情况下，当在随后的工艺步骤中形成第二槽G2时，可以通过选择性刻蚀保留通过第一槽G1形成的导体线而无法通过第二槽G2进一步埋入导体线，此时导体线仍具有“]”形剖面而不会具有“工”形剖面。
图7是示出根据本公开的另一实施方式的具有埋入导体线的半导体结构的示意性剖面图。图7所示的半导体结构对应于图6E所示的半导体结构，因此图7所示的半导体结构的与图6E所示的部件相同的部件由相同的附图标记表示。
图7所示的半导体结构与图6E所示的半导体结构之间的区别在于，根据本公开的实施方式，第一隔离介质406和第二隔离介质410可以不填充具有“工”形剖面的导体线409的凹入部分(如图7所示)或者部分填充具有“工”形剖面的导体线409的凹入部分(未示出)，从而可以在导体线409和第一隔离介质406之间和/或导体线409和第二隔离介质410之间分别形成空腔。根据本公开的实施方式，该空腔可以填充空气。
根据本公开的实施方式，空腔也可以仅在导体线409和第一隔离介质406之间形成，或者仅在导体线409和第二隔离介质410之间形成。
本领域技术人员应认识到，根据本公开的替选实施方式，也可以仅通过第一槽G1在有源层404下方形成导体线409而不通过第二槽G2在有源层404下方形成导体线409，所有这些替选实施方式同样涵盖于本公开的范围内。
图8是示出沿图4M、图5、图6E和图7中的线BB'截取的半导体结构的示意性剖面图。
根据本公开的用于在半导体结构中埋入导体线的方法，通过使用具有绝缘层的SOI衬底，使用相同的掩模通过两次自对准刻蚀形成彼此隔离的延伸到绝缘层的第一槽和第二槽，并且在第一槽和第二槽中的至少之一中形成导体线，可以形成彼此隔离的多个埋入导体线。此外，根据本公开的具有埋入导体线的半导体结构及其制造方法，通过在埋入的导体线中形成填充有空气的空腔，可以减少埋入导体线之间的寄生电容的影响。
出于说明的目的，上文已给出了本公开的有限数量的可能实施方式。尽管已经参考本公开的实施方式描述了本公开，但是本领域技术人员将理解，在不脱离所附权利要求中公开的本公开的精神和范围的情况下，可以对本公开的各实施方式进行各种修改和改变。
尽管本文包含许多细节，但是这些细节不应被解释为对本公开或可能要求保护的范围的限制，而是应被解释为对于特定实施方式可能特定的特征的描述。本文中在分立的实施方式的上下文中描述的某些特征也可以在单个实施方式中组合实现。相反，在单个实施方式的上下文中描述的各种特征也可以在多个实施方式中分立地或以任何合适的子组合来实现。此外，尽管特征可能在上文被描述为在某些组合中起作用，并且甚至最初也如此声明，但是在某些情况下，可以从要求保护的组合中删除组合中的一个或更多个特征，并且要求保护的组合可以涉及子组合或子组合的变型。
Claims (15)
1.一种用于在半导体结构中埋入导体线的方法，包括：
提供绝缘体上半导体SOI衬底，其从下而上依次包括支撑层、绝缘层和半导体层；
在所述SOI衬底上依次设置牺牲层、有源层和硬掩模层；
对所述硬掩模层进行构图和刻蚀以形成硬掩模阻挡部，并且在所述硬掩模阻挡部的两侧形成侧墙；
使用所述硬掩模阻挡部和所述侧墙自对准刻蚀所述有源层、所述牺牲层和所述半导体层以形成延伸至所述绝缘层的第一槽；
使用第一隔离介质填充所述第一槽；
去除所述硬掩模阻挡部，并且使用所述侧墙自对准刻蚀所述有源层以形成使所述牺牲层暴露的第二槽；
通过所述第二槽去除所述牺牲层以通过所述第二槽在所述有源层下方埋入所述导体线，所述第二槽延伸至所述绝缘层；以及
使用第二隔离介质填充所述第二槽。
2.根据权利要求1所述的方法，其中，所述导体线包括金属和/或金属硅化物。
3.根据权利要求1所述的方法，其中，所述导体线具有镜像的“[”形的剖面。
4.根据权利要求1所述的方法，其中，所述导体线具有实心矩形的剖面。
5.根据权利要求3所述的方法，其中，在具有镜像的“[”形剖面的所述导体线的凹入部分中形成填充有空气的空腔。
6.根据权利要求1所述的方法，其中，所述第一隔离介质与所述第二隔离介质相同或不同。
7.根据权利要求1所述的方法，其中，相邻的导体线通过所述导体线下方的所述绝缘层从底部进行隔离。
8.根据权利要求1所述的方法，还包括：
通过所述第一槽去除所述牺牲层的一部分以在所述有源层下方埋入所述导体线。
9.根据权利要求8所述的方法，其中，所述导体线具有“工”形的剖面。
10.根据权利要求1所述的方法，还包括：
在所述第二槽的内表面处形成保护层。
11.根据权利要求8所述的方法，还包括：
在所述第一槽的内表面处形成保护层。
12.根据权利要求9所述的方法，其中，在具有“工”形剖面的所述导体线的凹入部分中形成填充有空气的空腔。
13.一种用于在半导体结构中埋入导体线的方法，包括：
提供绝缘体上半导体SOI衬底，其从下而上依次包括支撑层、绝缘层和半导体层；
在所述SOI衬底上依次设置牺牲层、有源层和硬掩模层；
对所述硬掩模层进行构图和刻蚀以形成硬掩模阻挡部，并且在所述硬掩模阻挡部的两侧形成侧墙；
使用所述硬掩模阻挡部和所述侧墙自对准刻蚀所述有源层、所述牺牲层和所述半导体层以形成延伸至所述绝缘层的第一槽；
通过所述第一槽去除所述牺牲层的一部分以通过所述第一槽在所述有源层下方埋入所述导体线；
使用第一隔离介质填充所述第一槽；
去除所述硬掩模阻挡部，并且使用所述侧墙自对准刻蚀所述有源层、所述牺牲层和所述半导体层以形成延伸至所述绝缘层的第二槽；以及
使用第二隔离介质填充所述第二槽。
14.一种用于在半导体结构中埋入导体线的方法，包括：
提供绝缘体上半导体SOI衬底；
在所述SOI衬底上依次设置牺牲层和有源层；
通过两次自对准刻蚀分别形成使所述牺牲层暴露的第一槽和第二槽；
通过所述第一槽和所述第二槽中的至少之一去除所述牺牲层的全部或一部分以在所述有源层下方埋入所述导体线；以及
使用隔离介质填充所述第一槽和所述第二槽。
15.一种使用根据权利要求1至14中任一项所述的方法制造的具有埋入导体线的半导体结构。
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| CN202310836478.7A CN117156848A (zh) | 2023-07-10 | 2023-07-10 | 用于在半导体结构中埋入导体线的方法和半导体结构 |
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