CN109309092A - 具有嵌埋位线的存储器阵列及形成存储器阵列的方法 - Google Patents

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Abstract

本发明涉及具有嵌埋位线的存储器阵列及形成存储器阵列的方法，其披露一种结构，其中，存储器阵列中的存储器单元的垂直场效应晶体管(VFET)的下方源/漏区在嵌埋位线上方对齐并与其电性连接。各单元包括具有下方源/漏区、上方源/漏区以及垂直延伸于该些源/漏区之间的至少一个沟道区的VFET。该下方源/漏区在嵌埋位线上方并与其紧邻，该位线具有与该下方源/漏区相同或与其相比较窄的宽度，且该位线包括一对位线段以及横向位于该些段之间的半导体区。该半导体区由与该下方源/漏区不同的半导体材料制成。本发明还披露一种方法，以确保可获得具有所需关键尺寸的位线并允许在最小位线耦合下的该存储器阵列的尺寸微缩。

Description

具有嵌埋位线的存储器阵列及形成存储器阵列的方法
技术领域
本发明涉及存储器阵列(memory array)。尤其，本发明涉及具有与存储器单元(cell)的垂直场效应晶体管(vertical field effect transistor；VFET)的下方源/漏区连接的嵌埋位线的存储器阵列以及形成该存储器阵列的方法，以允许在相邻嵌埋位线(bitline；BL)之间具有最小耦合下的尺寸微缩。
背景技术
集成电路(integrated circuit；IC)设计决定常常由装置微缩能力、装置密度、制造效率及成本驱动。例如，平面场效应晶体管(field effect transistor；FET)的尺寸微缩导致开发具有较短沟道长度的平面FET，不幸的是，较小的沟道长度导致短沟道效应的相应增加。作为响应，开发了非平面FET技术(例如，鳍式FET(FINFET)技术)。FINFET是非平面FET，其包含半导体鳍片(也就是，较高且薄的、长条形的、矩形形状的半导体本体)，以及在该半导体鳍片内的横向位于源/漏区之间的沟道区。栅极结构邻近该沟道区处的该半导体鳍片的顶部表面及相对侧壁。与平面FET所呈现的单维场效应相比，这样的FINFET呈现二维场效应，因此在沟道上方呈现改进的栅极控制。应当注意的是，由于半导体鳍片很薄，因此呈现于顶部表面的任意场效应是微不足道的(也就是，可忽略不计)。
近来，已开发垂直场效应晶体管(VFET)，例如垂直鳍式场效应晶体管(VFINFET)以及垂直纳米线型场效应晶体管(VNWFET)，其中，装置组件垂直堆叠于衬底上，而不是在衬底上并排(side by side)设置，从而允许增加装置密度(也就是，在给定区域内具有更多装置)。具体地说，VFET通常包括位于衬底中的下方源/漏区，自该下方源/漏区向上延伸的半导体鳍片或一条或多条纳米线(nanowire)，以及外延生长于该半导体鳍片或该纳米线的顶部表面上的上方源/漏区。栅极结构(例如，替代金属栅极(replacement metal gate；RMG))横向围绕该半导体鳍片或纳米线，并分别通过上下间隙壁(spacer)层电性隔离该下方源/漏区及该上方源/漏区。
存储器单元(例如，嵌入式动态随机存取存储器(embedded dynamic randomaccess memory；eDRAM)单元、SRAM单元等)可包含此类垂直VFET，以最大限度地降低各单元足印(footprint)，从而最大限度地降低包含该存储器单元的整个存储器阵列所需的芯片面积。不过，与将具有VFET的存储器单元包含于存储器阵列中相关的，尤其是与将存储器阵列位线与该存储器单元中的VFET的下方源/漏区连接相关的实际问题包括：与光刻图案化该位线并获得所需关键尺寸关联的限制，以及在尺寸微缩与相邻位线之间的耦合之间的折中。
发明内容
鉴于上述，本文中披露一种存储器阵列的实施例，其中，该阵列中的存储器单元的垂直场效应晶体管(VFET)的下方源/漏区在嵌埋位线上方对齐并与其电性连接。具体地说，各存储器单元可包括具有下方源/漏(S/D)区、上方S/D区以及垂直延伸于该下方与上方S/D区之间的至少一个沟道区的VFET。该下方S/D区可位于嵌埋位线(BL)上方并与其紧邻。此嵌埋BL可具有与该下方S/D区相同的宽度或与其相比较窄的宽度。此外，此嵌埋BL可包括延伸该BL的长度的一对基本平行的长条形的BL段以及横向位于该些BL段之间的半导体区。该半导体区可由与该下方S/D区不同的半导体材料制成。本文中还披露一种形成此类存储器阵列的方法的实施例。在此方法中，由于该嵌埋BL未被光刻图案化，因此可获得该BL的所需关键尺寸。此外，由于该嵌埋BL位于该下方S/D区下方，而不是在该下方S/D区旁边，因此该存储器阵列的尺寸微缩可在最小BL耦合下发生。
尤其，本文中披露一种存储器阵列的实施例。此存储器阵列可包括：除其它组件以外，衬底、位于该衬底上方的嵌埋位线(BL)，以及位于该嵌埋BL上方的存储器单元。该嵌埋BL可具有与该衬底相邻的第一表面以及与该第一表面相对的第二表面。该嵌埋BL可包括延伸该BL的长度的一对基本平行的长条形的BL段以及横向位于该些BL段之间的半导体区。该存储器单元可包括：除其它组件以外，垂直场效应晶体管(VFET)。此VFET可包括第一源/漏(S/D)区、第二S/D区，以及位于该第一S/D区与该第二S/D区之间的沟道区。该第一S/D区可紧邻相对该衬底的该嵌埋BL的该第二表面(也就是，该嵌埋BL可堆叠于该衬底与该第一S/D区之间)。该第一S/D区可具有第一宽度，且下方的该嵌埋BL可具有等于或小于该第一宽度的第二宽度。此外，该第一S/D区可由第一半导体材料(例如，硅)制成，且该嵌埋BL的该半导体区可由不同于该第一半导体材料的第二半导体材料(例如，硅锗)制成。应当注意的是，层间介电(interlayer dielectric；ILD)材料可横向邻近该嵌埋BL的相对侧以及该第一S/D区的相对侧。可选地，气隙可位于邻近该嵌埋BL的该ILD材料内或该嵌埋BL的侧壁与该ILD材料之间。该沟道区可位于该第一S/D区上方且可为半导体鳍片或半导体纳米线的形式。该第二S/D区可位于该沟道区上方。因此，在上述存储器阵列中，该嵌埋BL以及该存储器单元的第一S/D区、该沟道区及该第二S/D区垂直堆叠于该衬底上方。
本文中还披露一种形成上述存储器阵列的方法的实施例。
一般来说，在该方法实施例中，可形成存储器阵列的存储器单元的垂直场效应晶体管(VFET)的第一源/漏(S/D)区，以使其位于半导体区上方并与其紧邻，该半导体区位于衬底的顶部表面上。该第一S/D区与该半导体区可具有基本相等的宽度(例如，以使该半导体区的侧壁与该第一源/漏区基本垂直对齐)。此外，该第一S/D区可由第一半导体材料(例如，硅)制成，且该半导体区可由不同于该第一半导体材料的第二半导体材料(例如，硅锗)制成。随后，可选择性回蚀刻该半导体区的侧壁，以窄化该半导体区(也就是，使该半导体区窄于该第一S/D区)，从而在该第一S/D区下方并横向邻近该半导体区形成空腔。可沉积导体以填充该空腔。接着，可执行蚀刻制程(process)，以移除横向延伸超出该空腔的该导体的任意部分，从而在该第一S/D区下方形成嵌埋位线(BL)。此嵌埋BL将包括第一BL段、第二BL段以及横向位于该第一BL段与该第二BL段之间的该半导体区。在所得结构中，该第一S/D区可具有第一宽度且该嵌埋BL可具有第二宽度。该第二宽度可基本等于该第一宽度。或者，可回蚀刻该嵌埋BL的侧壁，以使该第一S/D区的该第一宽度大于该嵌埋BL的该第二宽度。随后，可沉积层间介电(ILD)材料的覆被层，以使其横向邻近该嵌埋BL及该第一S/D区的相对侧。可选地，可沉积此ILD材料的覆被层，以使气隙形成于邻近该嵌埋BL的该ILD材料内或该嵌埋BL的侧壁与该ILD材料之间。接着，可执行额外制程以完成该VFET、该存储器单元的其它组件、该存储器阵列的其它组件等。
形成上述存储器阵列的该方法的一个特定实施例可包括形成位于衬底上的半导体层以及位于该半导体层上的额外半导体层。该额外半导体层可为第一半导体材料(例如，硅)，且该半导体层可为不同于该第一半导体材料的第二半导体材料(例如，硅锗)。在位于该额外半导体层的下部上方的该额外半导体层的上部中可图案化半导体本体(例如，半导体鳍片或半导体纳米线(nanowire；NW))。接着，可掺杂该额外半导体层的剩余下部以用于存储器阵列的存储器单元的垂直场效应晶体管(VFET)的第一源/漏(S/D)区。
可在该部分完成结构上沉积牺牲层，并可在该牺牲层上形成掩膜部分，以使其在该半导体本体上方对齐并宽于该半导体本体。在形成该掩膜部分以后，可执行非等向性(anisotropic)蚀刻制程以形成沟槽，该沟槽基本垂直延伸穿过该牺牲层、穿过该额外半导体层的该下部、穿过该半导体层并进入该衬底中。此非等向性蚀刻制程将成形(也就是，定义形状、形成、图案化等)该额外半导体层的该下部中的该第一S/D区并且还将成形下方该半导体层中的半导体区，以使该第一S/D区与该半导体区具有基本相等的宽度。
随后，可执行等向性(isotropic)蚀刻制程以选择性回蚀刻该半导体区的侧壁，从而窄化该半导体区(也就是，使该半导体区窄于该第一S/D区)，由此在该第一S/D区下方并横向邻近该半导体区形成空腔。接着，可移除该掩膜部分，并可沉积导体以填充该空腔。在沉积该导体之后，可执行额外非等向性蚀刻制程以形成垂直延伸穿过该导体的额外沟槽。此额外非等向蚀刻制程可移除横向延伸超出该空腔的该导体的任意部分，从而可成形(也就是，定义形状、形成、图案化等)该第一S/D区下方的该存储器阵列的嵌埋位线(BL)。此嵌埋位线将包括第一BL段、第二BL段以及横向位于该第一位线段与该第二位线段之间的该半导体区。在所得结构中，该第一S/D区可具有第一宽度且该嵌埋BL可具有第二宽度。该嵌埋BL的该第二宽度可基本等于该第一S/D区的该第一宽度。或者，还可回蚀刻该嵌埋BL的侧壁，以使该第一S/D区的该第一宽度大于该嵌埋BL的该第二宽度。
随后，可沉积层间介电(ILD)材料的覆被层，以使其填充该额外沟槽，从而使其横向邻近该嵌埋BL的相对侧及该第一S/D区的相对侧。可选地，可沉积此ILD材料的覆被层，以使气隙形成于邻近该嵌埋BL的该ILD材料内或该嵌埋BL的侧壁与该ILD材料之间。接着，可执行额外制程以完成该VFET、该存储器单元的其它组件、该存储器阵列的其它组件等。
附图说明
通过参照附图自下面的详细说明将更好地理解本发明，该些附图并一定按比例绘制，且其中：
图1显示示例动态随机存取存储器(DRAM)阵列的高级示意图；
图2A及图2B显示所披露的存储器阵列的一个实施例100A的部分的不同剖视图；
图3至图5分别显示所披露的存储器阵列的不同实施例100B至100D的部分的剖视图；
图6显示形成所披露的存储器阵列的方法的流程图；
图7显示依据图6的流程图所形成的部分完成结构的部分的剖视图；
图8显示依据图6的流程图所形成的部分完成结构的部分的剖视图；
图9显示依据图6的流程图所形成的部分完成结构的部分的剖视图；
图10显示依据图6的流程图所形成的部分完成结构的部分的剖视图；
图11A至图11C分别显示在图6的流程图的制程608之后具有不同形状的半导体本体的替代部分完成结构的部分的不同顶视图；
图12显示依据图6的流程图所形成的部分完成结构的部分的剖视图；
图13A及图13B分别显示依据图6的流程图所形成的部分完成结构的部分的剖视图及顶视图；
图14A及图14B分别显示依据图6的流程图所形成的部分完成结构的部分的剖视图及顶视图；
图15显示依据图6的流程图所形成的部分完成结构的部分的剖视图；
图16显示依据图6的流程图所形成的部分完成结构的部分的剖视图；
图17显示依据图6的流程图所形成的部分完成结构的部分的剖视图；
图18显示依据图6的流程图中的可选制程624所形成的部分完成结构的部分的剖视图；
图19A至图19C分别显示在图6的流程图的制程626之后的替代部分完成结构的部分的不同剖视图；
图20A及图20B分别显示依据图6的流程图所形成的部分完成结构的部分的剖视图及顶视图；
图21显示依据图6的流程图所形成的部分完成结构的部分的剖视图；
图22显示依据图6的流程图所形成的部分完成结构的部分的剖视图；
图23显示依据图6的流程图所形成的部分完成结构的部分的剖视图；
图24A至图24C分别显示在图6的流程图的制程630之后具有不同形状的半导体本体的替代部分完成结构的不同立体图；
图25显示依据图6的流程图所形成的部分完成结构的部分的剖视图；
图26显示依据图6的流程图所形成的部分完成结构的部分的剖视图；
图27显示依据图6的流程图所形成的部分完成结构的部分的剖视图；以及
图28显示依据图6的流程图所形成的部分完成结构的部分的剖视图。
具体实施方式
如上所述，存储器单元(例如，嵌入式动态随机存取存储器(eDRAM)单元、SRAM单元等)可包含此类垂直VFET，以最大限度地降低各单元足印，从而最大限度地降低包含该存储器单元的整个存储器阵列所需的芯片面积。不过，与将具有VFET的存储器单元包含于存储器阵列中相关的，尤其是与将存储器阵列位线与该存储器单元中的VFET的下方源/漏区连接相关的实际问题包括：与光刻图案化该位线并获得所需关键尺寸关联的限制，以及在尺寸微缩与相邻位线之间的耦合之间的折中。
例如，可光刻图案化及蚀刻用于位线的沟槽，以使存储器单元的VFET的下方源/漏区横向位于一对位线之间并与其紧邻。不过，挑战是通过使用光刻图案化制程是否可获得该位线的所需关键尺寸。此外，相邻VFET之间的间距必须足够大，以避免相邻位线之间的耦合。一个解决方案是光刻图案化及蚀刻用于位线的该沟槽，以使存储器单元的VFET的下方源/漏区横向紧邻单条位线，并使所有位线都在所有VFET的同一侧上。尽管此解决方案降低位线耦合，但通过使用光刻图案化获得所需关键尺寸仍是一个问题。
鉴于上述，本文中披露一种存储器阵列的实施例，其中，该阵列中的存储器单元的垂直场效应晶体管(VFET)的下方源/漏区在嵌埋位线上方对齐并与其电性连接。具体地说，各存储器单元可包括具有下方源/漏(S/D)区、上方S/D区以及垂直延伸于该下方与上方S/D区之间的至少一个沟道区的VFET。该下方S/D区可紧邻嵌埋位线(BL)并在其上方中心对齐。此嵌埋BL可具有与该下方S/D区相同的宽度或与其相比较窄的宽度。此外，此嵌埋BL可包括延伸该BL的长度的一对基本平行的长条形的BL段以及横向位于该平行的BL段之间的半导体区。该半导体区可由与该下方S/D区不同的半导体材料制成。本文中还披露一种形成此类存储器阵列的方法的实施例。在此方法中，由于该嵌埋BL未被光刻图案化，因此可获得该BL的所需关键尺寸。此外，由于该嵌埋BL位于该下方S/D区下方，而不是在该下方S/D区旁边，因此该存储器阵列的尺寸微缩可在最小BL耦合下发生。
尤其，本文中披露存储器阵列以及形成该存储器阵列的方法的实施例。该存储器阵列包括以列(column)及行(row)布置的多个存储器单元，且各存储器单元包括与嵌埋位线电性连接的至少一个垂直场效应晶体管(VFET)。出于示例目的，将所披露的存储器阵列在下面说明并在附图中显示为动态随机存取存储器(DRAM)阵列。不过，应当理解，作为替代，可将该新颖特征包含于任意存储器阵列中，其中，以列及行布置存储器单元，且各存储器单元包括与嵌埋位线电性连接的至少一个垂直场效应晶体管。
图1显示示例DRAM阵列的高级示意图。此DRAM阵列包括以列及行布置的多个DRAM单元(例如，10A、10B、10C等)，不同行中的该DRAM单元分别与不同的字线(wordline；WL)50连接，不同列中的该存储器单元分别与不同的位线(BL)连接。具体地说，各DRAM单元(例如，10A、10B、10C等)包括垂直场效应晶体管(VFET)20及电容器30。各DRAM单元中的各VFET 20具有与嵌埋BL 40连接的第一源/漏(S/D)区，与WL 50连接的栅极，以及与电容器30连接的第二S/D区。将各DRAM单元中的各电容器30电性连接于VFET20的第二S/D区与地(ground)之间。如图所示，给定行中的所有DRAM单元的VFET的栅极都与同一WL 50电性连接。而且，给定列中的所有DRAM单元的VFET的第一S/D区都与同一BL 40连接(也就是，该给定列中的该存储器单元将具有共用BL)。该DRAM阵列的额外组件包括但不限于与各WL连接的行地址选择(row address select；RAS)逻辑以及与各BL连接的列地址选择(column address select；CAS)逻辑。此类DRAM阵列的读及写操作是本领域公知的，因此，自本说明书略去此类操作的细节，以使读者关注所披露实施例的显著态样。
图2A及图2B详细显示所披露存储器阵列的一个实施例100A的部分的不同剖视图。具体地说，图2A显示一对相邻DRAM单元(例如，图1的DRAM单元10A及10B)的剖视图，该些DRAM单元处于该存储器阵列内的一行DRAM单元中且在不同嵌埋BL 40上方对齐并与其连接。图2B显示另一对相邻DRAM单元(例如，图1的DRAM单元10A及10C)的剖视图，该些DRAM单元处于该DRAM阵列内的一列DRAM单元中且在同一嵌埋BL上方对齐并与其连接。图3至图5分别显示所披露存储器阵列的不同实施例100B至100D的部分的剖视图，尤其显示具有可包含于其中的各种可选特征的同一对相邻DRAM单元(例如，DRAM单元10A及10B)，如下面详细所述。
请参照图2A至图5，该存储器阵列的各实施例100A至100D可包括具有单晶半导体表面的衬底101。衬底101可为例如绝缘体上半导体衬底，如图所示。也就是说，衬底101可包括半导体衬底102、位于半导体衬底102上的绝缘体层103、以及位于绝缘体层103上的单晶半导体层104。半导体衬底102可由第一半导体材料(例如，硅)或任意其它合适的半导体材料制成。绝缘体层103可由二氧化硅或任意其它合适的绝缘体材料制成。半导体层104可由该第一半导体材料(例如，硅)或任意其它合适的半导体材料制成。或者，衬底101可为由该第一半导体材料(例如，硅)或任意其它合适的半导体材料制成的块体半导体衬底。
该存储器阵列的各实施例100A至100D还可包括位于衬底101上并沿第一方向取向的多个基本平行的嵌埋BL 40。各嵌埋BL 40可具有紧邻衬底101(例如，在半导体层104的部分上方对齐)的第一表面(也就是，底部表面)、以及与该第一表面相对的第二表面(也就是，顶部表面)。各嵌埋BL 40可包括延伸嵌埋BL 40的长度的一对基本平行的、长条形的BL段141a及141b以及横向位于BL段141a与141b之间的半导体区142。BL段141a及141b可由包括一个或多个金属及/或金属合金材料层的导体制成(例如，钨、钛、氮化钛、钽、氮化钽、钴、镍，或任意其它合适的导体材料)。半导体区142可由第二半导体材料(例如，硅锗)制成，该第二半导体材料不同于该第一半导体材料(例如，硅)。
该存储器阵列的各实施例100A至100D还可包括以列(沿该第一方向取向(也就是，与BL 40相同的方向))及行(沿垂直于该第一方向的第二方向取向)布置的多个存储器单元(例如，图1中所示的DRAM单元)。各存储器阵列将包括在嵌埋BL 40上方对齐并与其连接的VFET20。在任意给定行的该存储器单元内，在该行中的该存储器单元的VFET20将分别在不同的嵌埋BL 40上方对齐。例如，参见图2A及图3至图5，该些图显示相邻DRAM单元10A及10B(处于该存储器阵列内的一行DRAM单元中)的VFET 20在不同的嵌埋BL 40上方对齐并与其连接。而且，在任意给定列的该存储器单元内，在该列中的该存储器单元的VFET 20将在同一嵌埋BL 40上方对齐并与其连接(也就是，在该给定列中的该存储器单元将具有共用BL)。例如，参见图2A，其显示相邻DRAM单元10A及10C(处于该存储器阵列内的一列DRAM单元中)的VFET20在同一嵌埋BL 40上方对齐并与其连接。
在该存储器阵列的各存储器单元内的各VFET 20可包括第一源/漏(S/D)区122(也就是，下方S/D区)，其在嵌埋BL 40上方基本中心对齐并紧邻嵌埋BL 40的第二表面(也就是，顶部表面)，以使嵌埋BL 40堆叠于该衬底与第一S/D区122之间。在该存储器阵列中的任意给定行的该存储器单元内，该存储器单元的VFET 20的第一S/D区122将为分立的S/D区，分别在分立的嵌埋BL 40上方对齐并与其紧邻(例如，参见图2A及图3至图5以及同一行内的相邻DRAM单元10A及10B的VFET 20的分立第一S/D区122)。不过，在该存储器阵列中的任意给定列的该存储器单元内，单个第一S/D区122可在该列中的该存储器单元的VFET 20之间共用(shared)，且该共用的单个第一S/D区122可在同一BL 40上方对齐并与其紧邻(例如，参见图2B及在同一列内的相邻DRAM单元10A及10C的VFET 20的共用第一S/D区122)。也就是说，在该给定列中的该存储器单元将具有共用BL。在任何情况下，各第一S/D区122可由该第一半导体材料(例如，硅)制成，且可经掺杂以具有处于较高导电水平的第一类型导电性(例如，对于P型VFET的P+导电性或对于N型VFET的N+导电性)。应当注意的是，各第一S/D区122可具有第一宽度161，且下方的嵌埋BL 40可具有第二宽度162。如图2A的实施例100A中所示，第一S/D区122的第一宽度161可大致等于嵌埋BL 40的第二宽度162。或者，如图3至图5的实施例100B至100D中所示，第二宽度162可小于第一宽度161。
层间介电(ILD)材料105可横向邻近各BL 40的相对侧并且还邻近上方各第一S/D区122的相对侧。ILD材料105可为二氧化硅。或者，ILD材料105可为硅烷氧化物或任意其它合适的ILD材料，例如硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、四乙氧基硅烷(tetraethyl orthosilicate；TEOS)、氟化四乙氧基硅烷(fluorinated tetraethylorthosilicate；FTEOS)等。可选地，气隙145(也被称为空隙或气穴)可位于ILD材料105内，以横向位于相邻BL 40之间(参见图4的实施例100C)。应当理解，无论第一S/D区122的第一宽度161是否大于下方嵌埋BL 40的第二宽度162，此类气隙都可存在于ILD材料105内。或者，当第一S/D区122的第一宽度161大于下方嵌埋BL 40的第二宽度162时，气隙145可位于BL 40的侧壁与ILD材料105之间(参见图5的实施例100D)。
各存储器单元内的各VFET 20也可包括与嵌埋BL 40相对、位于第一S/D区122上的至少一个沟道区121(也就是，第一S/D区122可堆叠于嵌埋BL 40与沟道区121之间)。出于示例目的，在图2A至图5中显示各VFET 20仅具有单个沟道区121。不过，本领域的技术人员将意识到，在VFET 20中可包含额外沟道区，以提供更多的驱动电流。各沟道区121可由该第一半导体材料(例如，硅)制成。各沟道区121可经掺杂以具有处于较低导电水平的第二类型导电性(例如，对于P型VFET的N-导电性或对于N型VFET的P-导电性)。或者，各沟道区121可为未掺杂。
各沟道区121可为垂直延伸于第一S/D区122上方的长条形的半导体本体的形式。该长条形的半导体本体可为例如半导体鳍片。半导体鳍片是指较高、长且窄的基本为矩形形状的半导体本体。例如，半导体鳍片可具有大于100纳米(nm)的高度尺寸，也大于100纳米的长度尺寸以及限于几十纳米或更小的宽度尺寸(也就是，限于100纳米或更小)。该半导体鳍片可沿该第一方向取向(也就是，与该BL相同的方向)，以使该半导体鳍片的长度基本平行于下方的BL延伸，如图2A及图2B中所示。或者，该半导体鳍片可沿该第二方向取向，以使该半导体鳍片的长度基本垂直于下方该BL延伸(未显示)。或者，该长条形的半导体本体可为例如半导体纳米线(NW)。半导体NW是指较高、短且窄的半导体本体。例如，该半导体NW可具有大于100纳米的高度尺寸，限于几十纳米或更小的长度尺寸(也就是，限于100纳米或更小)，以及也限于几十纳米或更小的宽度尺寸(也就是，限于100纳米或更小)。在半导体NW中，长度尺寸与宽度尺寸之比可例如为约1比1，且该NW可具有方形或圆形的水平剖面。
各存储器单元内的各VFET 20还可包括：位于沟道区121上方的第二S/D区123(也就是，上方S/D区)；位于第一S/D区122与第二S/D区123之间并横向围绕沟道区121的栅极107(例如，环绕栅极结构)；以及将栅极107分别与第一S/D区122及第二S/D区123电性隔离的第一间隙壁层106(也就是，下方间隙壁层)以及第二间隙壁层108(也就是，上方间隙壁层)。
具体地说，第一间隙壁层106可位于第一S/D区122上方并与其紧邻，可横向围绕该半导体本体的下端并且还可延伸于ILD材料105上。第一间隙壁层106可由介电间隙壁材料制成。该介电间隙壁材料可为例如低K介电材料。本领域的技术人员将意识到，低K介电材料是具有低于二氧化硅的介电常数(尤其低于3.9)的介电常数的介电材料。可用于第一间隙壁层106的一种示例低K介电材料为氢化碳氧化硅(SiOCH)。或者，可使用任意其它合适的介电间隙壁材料。
环绕栅极结构107可包括位于第一间隙壁层106的顶部表面上并且还与沟道区121处的该半导体本体的垂直表面紧邻的共形栅极介电层107a。栅极介电层107a可由例如二氧化硅或高K栅极介电材料制成。本领域的技术人员将意识到，高K栅极介电材料是具有大于二氧化硅的介电常数(也就是，大于3.9)的介电常数的介电材料。示例高K介电材料包括但不限于铪(Hf)基介电质(例如，氧化铪、氧化硅铪、氮氧化硅铪、氧化铝铪等)或其它合适的高k介电质(例如，氧化铝、氧化钽、氧化锆等)。环绕栅极结构107还可包括位于栅极介电层107a上的至少一个栅极导体层107b。栅极导体层107b可例如由掺杂多晶硅制成。或者，栅极导体层107b可由功函数金属以及可选地位于该功函数金属上的填充金属制成。应当注意的是，此类功函数金属的金属或金属合金材料可经预先选择以在考虑该VFET的导电类型的情况下获得最优栅极导体功函数。例如，N型VFET的最优栅极导体功函数将例如在3.9eV与约4.2eV之间。具有在此范围内的功函数的示例金属(及金属合金)包括但不限于铪、锆、钛、钽、铝，及其合金，例如碳化铪、碳化锆、碳化钛、碳化钽、以及碳化铝。P型VFET的最优栅极导体功函数将例如在约4.9eV与约5.2eV之间。具有在此范围内的功函数的示例金属(及金属合金)包括但不限于钌、钯、铂、钴、及镍，以及金属氧化物(铝碳氧化物、铝钛碳氧化物等)及金属氮化物(例如，氮化钛、氮化硅钛、氮化硅钽、氮化铝钛、氮化铝钽等)。示例填充金属包括但不限于钨、铝及钴。
第二间隙壁层108可位于栅极导体层107b的顶部表面上方并与其紧邻且可横向围绕该半导体本体的上端。第二间隙壁层108可由与第一间隙壁层106相同的介电间隙壁材料制成。或者，第二间隙壁层108可由不同的介电间隙壁材料制成。
额外ILD材料109的覆被层可位于第二间隙壁层108上。额外ILD材料109可为与ILD材料109相同的ILD材料。或者，额外ILD材料109可为不同的ILD材料。在任何情况下，额外ILD材料109应当是与用于第二间隙壁层108的材料不同的材料。
S/D开口可基本垂直延伸穿过额外ILD材料109的覆被层且可在半导体本体上方对齐，以在该S/D开口的底部暴露该半导体本体及相邻第二间隙壁层108的顶部表面。第二S/D区123(也就是，上方S/D区)可填充该S/D开口的下部，且S/D接触130可填充该S/D开口的上部。第二S/D区123可由外延半导体材料制成。该外延半导体材料可为与该第一半导体材料(例如，硅)相同的半导体材料，或者，可为不同的半导体材料。在任何情况下，各第二S/D区123可经原位掺杂以具有处于较高导电水平的第一类型导电性(例如，对于P型VFET的P+导电性或对于N型VFET的N+导电性)。S/D接触130可位于第二S/D区123上方并与其紧邻。S/D接触130可包括可选的金属硅化物、粘结剂及/或阻挡层，以及导电填充材料，尤其，金属或金属合金填充材料(例如，钨、钴、铝，或任意其它合适的金属或金属合金填充材料)。
如上所述，在该存储器阵列中的任意给定行的该存储器单元，该存储器单元的VFET 20的第一S/D区122将是分别在不同的嵌埋BL 40上方对齐并与其紧邻的分立S/D区，然而，在该存储器阵列中的任意给定列的该存储器单元中，单个第一S/D区122可在该列中的该存储器单元的VFET 20之间共用，且此共用的单个第一S/D区122可在同一BL 40上方对齐并与其紧邻(也就是，在该给定列中的该存储器单元将具有共用BL)。不过，应当注意，该存储器阵列内(无论位于列或行内)的各存储器单元中的各VFET 20将具有分立的第二S/D区123。
此外，该存储器阵列中的各存储器单元中的各VFET 20可具有与其沟道区121相邻的分立环绕栅极结构(未显示)。在此情况下，在该存储器阵列中的任意给定行的存储器单元内，在该行中的各存储器单元中的各VFET 20的各环绕栅极结构可(例如，通过相应接触)与同一WL 50电性连接。而且，在该存储器阵列中的任意给定列的存储器单元中，在该列中的各存储器单元中的各VFET 20的各环绕栅极结构可(例如，通过相应接触)与不同的WL 50电性连接。
或者，在该存储器阵列中的任意给定行的存储器单元内，单个环绕栅极结构107可在该行中的该存储器单元的VFET 20之间共用，更具体地说，此单个共用的环绕栅极结构107可邻近该行内的所有存储器单元的所有VFET 20的沟道区121(例如，参见图2A及图3至图5以及相邻DRAM单元10A及10B的VFET 20的单个、共用的环绕栅极结构107，该些DRAM单元处于该存储器阵列内的一行DRAM单元中)。此单个、共用的环绕栅极结构107可通过单个接触与WL 50电性连接。不过，将逐行使用分立的环绕栅极结构，从而在该存储器阵列中的任意给定列的存储器单元内，该列中的各存储器单元的各VFET 20将具有通过不同的接触与不同的WL电性连接的不同栅极。
如上所述，所披露的存储器阵列可例如为DRAM存储器阵列。在此情况下，各存储器单元，尤其各DRAM单元可分别包括通过S/D接触130与该DRAM单元的VFET 20的第二S/D区123电性连接的电容器30。DRAM阵列中的DRAM单元的电容器30可例如为后端工艺(back ofthe line；BEOL)电容器。也就是说，电容器30可位于VFET 20上方的BEOL金属层级(M1至Mx)的其中一个或多个内。例如，各电容器30可为金属-绝缘体-金属(metal-insulator-metal；MIM)，其中，该绝缘体横向位于同一金属层级内的金属之间，或者其中，该绝缘体堆叠于不同金属层级中的金属之间。此类BEOL电容器是本领域公知的，因此，自本说明书略去该电容器的细节，以使读者关注所披露实施例的显著态样。或者，所披露的存储器阵列可为任意类型的存储器阵列，其中，各存储器单元包括如上所述与嵌埋BL 40连接的VFET 20，以及任意其它组件。
在任何情况下，在所披露存储器阵列的各上述实施例100A至100D中，由于BL 40位于该存储器单元的VFET 20的第一S/D区122下方而不是位于第一S/D区122的旁边，因此降低相邻嵌埋BL 40之间(例如，在该阵列内的一行的存储器单元中的相邻存储器单元10A与10B的VFET 20下方对齐的相邻嵌埋BL 40之间，如图2A及图3至图5中所示)的电容耦合。在实施例100B至100D中更进一步降低相邻嵌埋BL 40之间的电容耦合，其中，BL 40的宽度窄于第一S/D区122，以及/或者其中，在该相邻嵌埋BL之间存在气隙145。
参照图6的流程图，本文中还披露一种形成所披露存储器阵列的上述实施例100A至100D的方法的实施例。
该方法包括设置衬底101(见制程602及图7)。衬底101可为绝缘体上半导体衬底，如图所示。也就是说，衬底101可包括半导体衬底102、位于半导体衬底102上的绝缘体层103以及位于绝缘体层103上的单晶半导体层104。半导体衬底102可由第一半导体材料(例如，硅)或任意其它合适的半导体材料制成。绝缘体层103可由二氧化硅或任意其它合适的绝缘体材料制成。半导体层104也可由该第一半导体材料(例如，硅)或任意其它合适的半导体材料制成。或者，衬底101可为由该第一半导体材料(例如，硅)或任意其它合适的半导体材料制成的块体半导体衬底。
接着，在衬底101的顶部表面上可形成半导体层的堆叠(见制程604至606以及图8)。具体地说，在衬底101的顶部表面上可形成半导体层111。此半导体层111可例如通过外延沉积不同于该第一半导体材料的第二半导体材料(例如，硅锗)形成。接着，在半导体层111的顶部表面上可形成额外半导体层112。此额外半导体层112可例如通过外延沉积该第一半导体材料(例如，硅)形成。应当注意的是，半导体层111的高度(自衬底101的顶部表面测量)可小于额外半导体层112的高度(自半导体层111的顶部表面测量)。
出于示例目的，就形成如图1中所示的存储器阵列内的一行的存储器单元中的相邻存储器单元10A及10B在下面说明并在附图中显示其余制程步骤。
接着，可在额外半导体层112的上部中图案化半导体本体114(见制程608及图9至图10)。具体地说，在额外半导体层112的上部中可图案化针对存储器阵列(例如，DRAM阵列)的存储器单元(例如，动态随机存取存储器(DRAM)单元)中将分别包含的多个垂直场效应晶体管(VFET)的其中每一个的一个或多个半导体本体114。额外半导体层112的该上部的图案化可通过使用例如传统光刻图案化及蚀刻技术(如下面详细所述)、或者通过使用任意其它合适的图案化及蚀刻技术(例如，侧壁图像转移(sidewall image transfer；SIT)技术)执行。
例如，在制程608，在额外半导体层112的顶部表面上可沉积硬掩膜层(例如，氮化硅硬掩膜层)。接着，可光刻图案化及蚀刻该硬掩膜层，以形成与半导体本体的所需形状对应的掩膜部分113(见图9)。接着，可执行非等向性蚀刻制程，停止于半导体层111的顶部表面的水平上方一定距离，从而在额外半导体层112的剩余下方部分112l上方形成半导体本体114(见图10)。
应当注意的是，在制程608图案化于额外半导体层112的上部中的半导体本体114可为半导体鳍片。该半导体鳍片可沿第一方向取向(也就是，将沿与存储器单元的列相同的方向取向)，分别如图10及11A的剖视图及顶视图中所示。或者，该半导体鳍片可沿垂直于该第一方向的第二方向取向(例如，将沿与存储器单元的行相同的方向取向)，如图11B中所示。或者，在制程608图案化于额外半导体层112的上部中的半导体本体114可为半导体纳米线(NW)，如图11C中所示，且其具有与图10中所示的剖面基本相同的剖面。在上面关于结构实施例100A至100D的讨论中阐述了半导体鳍片及半导体纳米线的示例尺寸。
出于示例目的，就图10及图11A中所示的部分完成结构在下面说明并在附图中显示其余制程，其中，半导体本体114是沿该第一方向取向的半导体鳍片。
随后，可执行掺杂物注入制程，以掺杂该额外半导体层的下部112l，随后将会将该下部图案化成第一S/D区122(见制程610及图12)。具体地说，该额外半导体层的下部112l可经第一掺杂物掺杂以具有处于较高导电水平的第一类型导电性(例如，对于P型VFET的P+导电性以及对于N型VFET的N+导电性)。
可沉积覆被牺牲层115，以覆盖半导体本体114并经抛光(例如，通过使用化学机械抛光(chemical mechanical polishing；CMP)制程)以在该半导体本体的顶部表面上暴露掩膜部分113(见制程612)。覆被牺牲层115可为例如牺牲介电层(例如，牺牲二氧化硅层)。接着，在覆被牺牲层115上可沉积额外硬掩膜层(例如，额外氮化硅硬掩膜层)。该额外硬掩膜层可经光刻图案化及蚀刻以形成掩膜部分116(见制程614及图13A至图13B)。如图所示，各掩膜部分116可在该存储器阵列内的给定列的存储器单元中的所有存储器单元的VFET20区域上方对齐。因此，例如，如图13B中所示，一个掩膜部分116可在包括相邻存储器单元10A及10C以及上方或下方的任意额外存储器的一列中的所有存储器单元中的VFET 20区域上方对齐，另一个掩膜部分116可在包括存储器单元10B以及上方或下方的任意额外存储器单元的另一列中的VFET 20区域上方对齐，诸如此类。应当注意，各掩膜部分116可覆盖并宽于VFET 20区域内的半导体本体114，尤其可具有与随后将被图案化于下方该额外半导体层的下部112l中并被相应列的存储器单元内的所有存储器单元的VFET 20共用的第一S/D区122的所需宽度基本相等的宽度。
在形成掩膜部分116以后，可执行另一个非等向性蚀刻制程以形成沟槽165，该沟槽基本垂直延伸穿过牺牲层115、穿过该额外半导体层的下部112l、穿过半导体层111并进入衬底101中(例如，就SOI衬底而言，穿过半导体层104至绝缘体层103)(见制程616以及图14A至14B)。此非等向性蚀刻制程将在各掩膜部分116下方的该额外半导体层的下部112l内成形该存储器阵列的各列的存储器单元中的VFET 20的共用第一S/D区122，尤其将成形该存储器阵列的各列的存储器单元中的VFET 20的共用第一S/D区122。因此，该非等向性蚀刻制程将定义共用第一S/D区122的宽度161。此非等向性蚀刻制程还将成形(也就是，定义形状、形成、图案化等)位于各掩膜部分116下方从而在各共用第一S/D区122下方的半导体层111内的半导体区142。因此，在制程616以后，各共用第一S/D区122与下方半导体区142将基本中心对齐并具有基本相等的宽度(也就是，共用第一S/D区的宽度161与下方半导体区142的宽度163将基本相等)。应当理解，在非等向性蚀刻制程616期间，将调整蚀刻化学以选择性及非等向性蚀刻各该层(也就是，牺牲层115、该额外半导体层的下部112l、半导体层111，以及就SOI衬底而言，半导体层104)。用于选择性非等向性蚀刻材料例如二氧化硅、硅以及硅锗的技术是本领域公知的，因此，自本说明书略去这些技术的细节，以使读者关注所披露实施例的显著态样。
随后，可执行等向性蚀刻制程，以选择性回蚀刻各半导体区142的暴露垂直表面(也就是，侧壁)，从而相对上方的共用第一S/D区122窄化半导体区142并在各共用第一S/D区122下方形成空腔166(见制程618及图15)。也就是说，在制程618以后，各半导体区142的宽度163将小于共用第一S/D区122的宽度161，且各半导体区142将横向位于两个空腔166之间。在示例实施例中，若半导体层111的材料为硅锗，该额外半导体层的下部112l及衬底101的材料为硅，牺牲层115的材料为二氧化硅，且掩膜部分116的材料为氮化硅，则通过使用任意下列示例制程可在制程618选择性且等向性蚀刻硅锗半导体层111：热蚀刻制程(例如，使用气态盐酸(HCl))、干式等离子体蚀刻制程、或湿式蚀刻制程，制程规格经设计以确保相对硅、二氧化硅及氮化硅选择性蚀刻硅锗。应当注意的是，应当控制制程618的定时以避免完全移除半导体层111并保持稳健的结构。接着，可选择性移除掩膜部分116。
可沉积导体117以填充空腔166(见制程620及图16)。具体地说，在制程620，可沉积一个或多个金属及/或金属合金材料层(例如，钨、钛、氮化钛、钽、氮化钽、钴、镍，或任意其它合适的导体材料)，以完全填充空腔166。接着，可执行抛光制程(例如，CMP制程)，以自牺牲层115的顶部表面上方移除任意该导体材料。
在沉积导体117之后，可执行额外的非等向性蚀刻制程，以形成额外沟槽167，该沟槽基本垂直延伸穿过导体117至衬底101(例如，就SOI衬底而言，至绝缘体层103)(见制程622及图17)。尤其，此额外非等向性蚀刻制程可相对牺牲层115、该额外半导体层的下部112l以及衬底101的材料对导体117的材料具有选择性。在示例实施例中，若导体117为钨，可通过使用氟化气体等离子体(例如，六氟化硫(SF6)、四氟甲烷(CF4)、溴三氟甲烷(CBrF3)或三氟甲烷(CF3))执行反应离子蚀刻(reactive ion etch；RIE)以选择性且非等向性蚀刻钨，蚀刻条件(例如，功率、压力等)经优化以相对硅、二氧化硅及氮化硅获得所需的蚀刻选择性。本领域的技术人员将意识到，为获得所需蚀刻选择性，在制程622所使用的蚀刻化学及/或蚀刻条件将依据导体的材料以及牺牲层115、该额外半导体层的下部112l以及衬底101的材料(例如，就SOI衬底而言，半导体层104及绝缘体层103的材料)而变化。在任何情况下，应当执行制程622以移除横向延伸超出空腔166(也就是，在其外部)的导体117的任意部分，从而在各共用第一S/D区122下方成形(也就是，定义形状、形成、图案化等)该存储器阵列的嵌埋位线(BL)40。各嵌埋BL 40将包括延伸该位线的长度的一对基本平行的长条形的位线段，尤其，第一BL段141a及第二BL段141b。各嵌埋BL 40还将包括半导体区142，其横向设于第一BL段141a与第二BL段141b之间(也就是，其基本并行于并填充该些BL段之间的空间)。应当注意的是，在制程622之后，各共用第一S/D区122的宽度161(在上面有关结构实施例的讨论中称为第一宽度)与下方嵌埋BL 40的宽度162(在上面有关结构实施例的讨论中称为第二宽度)将基本相等。
可选地，可执行额外等向性蚀刻制程，以选择性回蚀刻BL 40(尤其BL段141a至141b)的暴露垂直表面(也就是，外侧壁)，以使各BL 40的宽度162小于上方共用第一S/D区122的宽度161(见制程624及图18)。例如，在制程624，可执行湿式蚀刻制程，其经调整以相对牺牲层115、该额外半导体层的下部112l以及衬底101的材料选择性且等向性蚀刻导体117的材料。
出于示例目的，除非另外指出，否者，就图17中所示的部分完成结构(其中，嵌埋BL40与上方共用第一S/D区122的宽度基本相等)在下面说明并在附图中显示其余制程步骤。不过，应当理解，作为替代，可就图18中所示的部分完成结构(其中，嵌埋BL 40的宽度162小于上方共用第一S/D区122的宽度161)执行这些相同的制程步骤。
接着，可沉积层间介电(ILD)材料105的覆被层，以使其填充额外沟槽167(见制程626及图19A至图19C)。因此，ILD材料105将横向邻近各嵌埋BL 40的相对侧、各嵌埋BL 40上方的各共用第一S/D区122，以及位于各共用第一S/D区122上方并横向围绕各半导体本体114的牺牲层115的部分。ILD材料105可为二氧化硅。或者，IDL材料105可为硅烷氧化物或任意其它适合的ILD材料，例如硼磷硅酸盐玻璃(BPSG)、四乙氧基硅烷(TEOS)、氟化四乙氧基硅烷(FTEOS)等。
应当注意的是，无论嵌埋BL 40与上方共用第一S/D区122是否具有相等的宽度，都可在制程626沉积ILD材料105以完全填充额外沟槽167，如图19A中所示。或者，可在制程626沉积ILD材料105以形成气隙145(也被称为空隙或气穴)。在一个示例实施例中，无论嵌埋BL40与上方共用第一S/D区122是否具有相等的宽度，都可共形沉积较厚的ILD材料层105以使其在填满额外沟槽167之前夹止，从而形成位于ILD材料105内并横向位于相邻BL 40之间的气隙145，如图19B中所示。在另一个示例实施例中，当各嵌埋BL 40的宽度162小于各共用第一S/D区122的宽度161时，可沉积ILD材料105的非共形层，以在BL 40的侧壁与ILD材料105之间的共用第一S/D区122下方形成气隙145(见图19C)。
出于示例目的，除非另外指出，否则就图19A中所示的部分完成结构(其中嵌埋BL40与上方共用第一S/D区122的宽度基本相等，且其中不存在气隙145)在下面说明并在附图中显示其余制程步骤。不过，应当理解，作为替代，可就图19A或图19B中所示的部分完成结构或上面说明但在附图中未具体显示的任意替代结构执行这些相同的制程步骤。
随后，在ILD材料105的覆被层及牺牲层115中可形成该存储器阵列的存储器单元的VFET 20的栅极开口168(见制程628)。
例如，可在ILD材料105的覆被层及牺牲层115的剩余部分中形成(例如，光刻图案化及蚀刻)共用栅极开口168，其中，各共用栅极开口168将用以形成在该存储器阵列内的给定行的存储器单元中的所有存储器单元中的所有VFET 20的共用栅极结构。在此情况下，应当图案化并蚀刻该共用栅极开口，以暴露所有半导体本体114的垂直表面(也就是，侧壁)以及该存储器阵列内的给定行的所有存储器单元中的所有VFET 20的第一S/D区122的顶部表面。图20A是剖视图，其显示暴露半导体本体114以及相邻存储器单元10A及10B的VFET 20的第一S/D区122的顶部表面的栅极开口168的部分。应当理解，此同一共用栅极开口168也将暴露额外半导体本体以及同一行中的任意额外存储器单元的任意额外VFET的第一S/D区的顶部表面。图20B是顶部视图，其显示如图20A中所示的同一共用栅极开口168以及另一共用栅极开口，该另一共用栅极开口暴露半导体本体114、以及该存储器阵列内的相邻一行的存储器单元(尤其包括存储器单元10C的一行的存储器单元(如图1中所示并如上所述，存储器单元10C与存储器单元10A在同一列中并共用第一S/D区))的存储器单元中的其它VFET 20的其它第一S/D区122的顶部表面。
或者，在ILD材料105的覆被层及该存储器阵列中的各存储器单元的各VFET 20的牺牲层115的剩余部分中可形成(例如，光刻图案化及蚀刻)分立栅极开口。在此情况下，将使用各分立栅极开口以在各存储器单元中形成各VFET 20的分立栅极。
在形成栅极开口168之后，在栅极开口168内可形成环绕栅极结构107，以在各半导体本体114中形成沟道区121(见制程630)。出于示例目的，就在共用栅极开口168中形成共用环绕栅极结构107在下面说明并在附图中显示该栅极形成制程，其中，各共用环绕栅极结构107被该存储器阵列中的给定行的存储器单元中的所有存储器单元的所有VFET 20共用。不过，应当理解，基本上可使用同一制程来形成该存储器阵列的各存储器单元的各VFET 20的分立环绕栅极结构。
具体地说，在制程630，可沉积、可选地抛光并接着回蚀刻第一间隙壁层106(也就是，下方间隙壁层)，从而在各共用栅极开口168内，第一间隙壁层106覆盖该行中的存储器单元的各VFET 20的第一S/D区122的暴露顶部表面，且第一间隙壁106横向紧邻尤其横向围绕该行中的存储器单元的各VFET 20的各半导体本体114的下端(在本文中也被称为第一端)(见图21)。第一间隙壁层106可由介电间隙壁材料制成。该介电间隙壁材料可为例如低K介电材料。本领域的技术人员将意识到，低K介电材料是具有低于二氧化硅的介电常数(尤其低于3.9)的介电常数的介电材料。可用于第一间隙壁层106的一种示例低K介电材料为氢化碳氧化硅(SiOCH)。或者，可使用任意其它合适的介电间隙壁材料。
接着，在各共用栅极开口内的第一间隙壁层106上可形成栅极介电层及栅极导体层107a至107b(见图22)。
具体地说，在各共用栅极开口168中可形成(例如，共形沉积)栅极介电层107a，以使栅极介电层107a覆盖第一间隙壁层106的顶部表面及半导体本体114的暴露表面。栅极介电层107a可由例如二氧化硅或高K栅极介电材料制成。本领域的技术人员将意识到，高K栅极介电材料是具有大于二氧化硅的介电常数(也就是，大于3.9)的介电常数的介电材料。示例高K介电材料包括但不限于铪(Hf)基介电质(例如，氧化铪、氧化硅铪、氮氧化硅铪、氧化铝铪等)或其它合适的高k介电质(例如，氧化铝、氧化钽、氧化锆等)。用于共形沉积栅极介电材料的技术是本领域公知的，因此，自本说明书略去细节，以使读者关注所披露实施例的显著态样。
在栅极介电层107a上可形成至少一个栅极导体层107b。例如，为形成栅极导体层107b，多晶硅层可沉积于栅极介电层107a上并经原位掺杂或后续注入以具有合适的功函数。或者，为形成栅极导体层107b，功函数金属层可共形沉积于栅极介电层107a上，且可选地，填充金属可沉积于该功函数金属上。应当注意的是，此类功函数金属的金属或金属合金材料可经预先选择以在考虑该VFET的导电类型的情况下获得最优栅极导体功函数。例如，N型VFET的最优栅极导体功函数将例如在3.9eV与约4.2eV之间。具有在此范围内的功函数的示例金属(及金属合金)包括但不限于铪、锆、钛、钽、铝，及其合金，例如碳化铪、碳化锆、碳化钛、碳化钽、以及碳化铝。P型VFET的最优栅极导体功函数将例如在约4.9eV与约5.2eV之间。具有在此范围内的功函数的示例金属(及金属合金)包括但不限于钌、钯、铂、钴、及镍，以及金属氧化物(铝碳氧化物、铝钛碳氧化物等)及金属氮化物(例如，氮化钛、氮化硅钛、氮化硅钽、氮化铝钛、氮化铝钽等)。示例填充金属包括但不限于钨、铝及钴。
接着，可凹入栅极介电层及栅极导体层107a至107b，以完成共用环绕栅极结构107，由此形成VFET 20的沟道区121。应当执行栅极介电层及栅极导体层107a至107b的凹入，以暴露半导体本体114的上端的侧壁(在本文中也被称为第二端)。
接着，第二间隙壁层108(也就是，上方间隙壁层)可沉积于栅极导体层107b上，可选地抛光并接着回蚀刻，以在各共用栅极开口168内暴露各半导体本体114的顶部表面，各半导体本体114的上端与第二间隙壁层108紧邻并被其横向围绕，且栅极导体层107b的顶部表面被第二间隙壁层108覆盖(见图23)。第二间隙壁层108可由与第一间隙壁层106相同的介电间隙壁材料制成。或者，第二间隙壁层108可由不同的介电间隙壁材料制成。应当注意的是，在回蚀刻第二间隙壁层108期间或之后，可选择性移除半导体本体114的顶部上的掩膜部分113。
图24A至图24C显示在制程630的栅极结构形成之后依据所披露的方法所形成的部分完成结构的不同实施例的立体图。为能够更好地理解该存储器阵列内的嵌埋BL 40、共用第一S/D区122及共用环绕栅极结构107的相对位置，附图中未显示这些部分完成结构的数个特征，包括但不限于间隙壁层、环绕栅极结构的各种不同层、以及ILD材料。该些图不同之处仅在于所使用的半导体本体114的形状及/或取向。也就是说，图24A显示被图案化为半导体鳍片并沿第一方向取向的半导体本体114(也就是，沿与嵌埋BL 40相同的方向)。图24B显示被图案化为半导体鳍片并沿垂直于该第一方向的第二方向取向的半导体本体114(也就是，垂直于嵌埋BL 40)。图24C显示被图案化为半导体纳米线(NW)的半导体本体114。
接着，在该部分完成结构上方可沉积额外ILD材料109的覆被层(见制程632及图25)。额外ILD材料109的覆被层将填充共用栅极开口168内的任意剩余空间(也就是，将覆盖第二间隙壁层108、半导体本体114的顶部表面以及延伸于第二间隙壁层108上方的半导体本体114的任意垂直表面)。额外ILD材料109可为与ILD材料105相同的ILD材料。或者，额外ILD材料109可为不同的ILD材料。在任何情况下，额外ILD材料109应当是与用于第二间隙壁层108的材料不同的材料。
接着，在额外ILD材料109中可形成S/D开口110(见制程634及图26)。具体地说，S/D开口110可经形成(例如，光刻图案化及蚀刻)以使各S/D开口110在下方相应VFET 20的半导体本体114上方对齐，且使各S/D开口110基本垂直延伸穿过额外ILD材料109至第二间隙壁层108的顶部表面，从而至少暴露相应VFET 20的半导体本体114的顶部表面以及延伸于第二间隙壁层108上方的半导体本体114的任意垂直表面。
第二S/D区123(也就是，上方S/D区)可形成于S/D开口110的下部(见制程636及图27)。具体地说，外延半导体材料可生长于各S/D开口110内的半导体本体的暴露半导体表面上，以形成第二S/D区123。该外延半导体材料可为与该第一半导体材料(例如，硅)相同的半导体材料，或者可为不同的半导体材料。在任何情况下，该外延半导体材料可经原位掺杂以具有处于较高导电水平的第一类型导电性(例如，对于P型VFET的P+导电性或对于N型VFET的N+导电性)。
在第二S/D区123上方并与其紧邻的S/D开口110的上部中可形成S/D接触130(见制程638及图28)。S/D接触形成制程可包括例如通过使用传统金属自对准硅化物制程在各第二S/D区的顶部表面上形成金属硅化物。S/D接触形成制程还可包括但不限于形成粘结剂及/或阻挡层以及沉积导电填充材料，尤其金属或金属合金填充材料(例如，钨、钴、铝，或任意其它合适的金属或金属合金填充材料)。接着，可执行抛光制程(例如，CMP制程)，以自额外ILD材料109的顶部表面上方移除任意该接触材料。
在形成S/D接触130之后，可执行中间工艺(middle of the line；MOL)及后端工艺(back end of the line；BEOL)制程，以完成该存储器单元及该存储器阵列(见制程640及图1至图5)。MOL制程可包括但不限于：(例如，在各列的端部)分别形成至嵌埋BL 40的BL接触；形成至共用环绕栅极结构107的栅极接触；以及形成该存储器单元及/或该存储器阵列的任意其它MOL组件。BEOL制程可包括但不限于：形成将该BL接触从而将该嵌埋BL与列地址选择(CAS)逻辑连接的导线及过孔；形成将该栅极接触从而将共用环绕栅极结构107与行地址选择(RAS)逻辑连接的WL 50的额外导线及过孔；以及形成该存储器单元及/或该存储器阵列的任意其它BEOL组件。
例如，如上所述，依据所披露的方法所形成的该存储器阵列可为DRAM阵列。在此情况下，各存储器单元为DRAM单元，尤其，各DRAM单元需要通过S/D接触130而与该DRAM单元的VFET 20的第二S/D区123电性连接的电容器30。可将这些电容器30形成为后端工艺(BEOL)电容器。也就是说，电容器30可形成于VFET 20上方的一个或多个BEOL金属层级(M1至Mx)内，且可为金属-绝缘体-金属(MIM)，其中，该绝缘体横向位于同一金属层级内的金属之间，或其中，该绝缘体堆叠于不同金属层级中的金属之间。用以形成此类BEOL电容器的技术是本领域公知的，因此，自本说明书略去技术的细节，以使读者关注所披露实施例的显著态样。
上述方法通过提供技术降低相邻嵌埋BL 40之间的电容耦合，在该技术中，嵌埋BL40形成于存储器单元的VFET 20的第一S/D区122下方，而不是该些第一S/D区122的侧边。上述方法还提供可选制程步骤，包括窄化BL 40以及/或者邻近嵌埋BL 40形成气隙145，从而可进一步降低相邻嵌埋BL 40之间的电容耦合。
在上述结构及方法实施例中，VFET 20可为N型VFET或P型VFET。如所述的那样，对于N型VFET，该沟道区可具有P型导电性(或者可为未掺杂)，且该S/D区可具有N型导电性；而对于P型VFET，该沟道区可具有N型导电性(或者可为未掺杂)，且该S/D区可具有P型导电性。本领域的技术人员将意识到，可使用不同的掺杂物获得不同的导电类型，且该掺杂物可依据所使用的不同半导体材料而变化。例如，通常用N型掺杂物(例如，第V族掺杂物，如砷(As)、磷(P)或锑(Sb))掺杂具有N型导电性的硅基半导体材料，而通常用P型掺杂物(例如，第III族掺杂物，如硼(B)或铟(In))掺杂具有P型导电性的硅基半导体材料。或者，通常用镁(Mg)掺杂具有P型导电性的氮化镓(GaN)基半导体材料，而通常用硅(Si)掺杂具有N型导电性的氮化镓(GaN)基半导体材料。本领域的技术人员也将意识到，不同的导电水平将依赖于掺杂物的相对浓度水平。
应当理解，本文中所使用的术语是出于说明所披露的结构及方法的目的，并非意图限制。例如，除非上下文中另外明确指出，否则这里所使用的单数形式“一”、“一个”以及“该”也意图包括复数形式。另外，本文中所使用的术语“包括”、“包含”和/或“含有”表明所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件、和/或其群组。另外，本文中所使用的术语例如“右”、“左”、“垂直”、“水平”、“顶部”、“底部”、“上方”、“下方”、“上”、“下”、“平行”、“垂直”等，乃意图说明当它们以附图中取向并显示时的相对位置(除非另外指出)，且术语如“接触”、“直接接触”、“毗邻”、“直接相邻”、“紧邻”等意图表示至少一个元件物理接触另一个元件(没有其它元件隔开所述元件)。本文中所使用的术语“横向”说明当元件以附图中取向并显示时该些元件的相对位置，尤其表示一个元件位于另一个元件的侧边而不是另一个元件的上方或下方。例如，一个元件横向邻近另一个元件将在该另一个元件旁边，一个元件横向紧邻另一个元件将直接在该另一个元件旁边，以及一个元件横向围绕另一个元件将邻近并环绕该另一个元件的外侧壁。随附的权利要求中的所有方式或步骤加功能元素的相应结构、材料、动作及等同意图包括执行该功能的任意结构、材料或动作结合具体请求保护的其它请求保护的元素。
对本发明的各种实施例所作的说明是出于示例目的，而非意图详尽无遗或限于所披露的实施例。许多修改及变更将对于本领域的普通技术人员显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释所述实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所披露的实施例。
因此，上面披露一种存储器阵列的实施例，其中，该阵列中的存储器单元的垂直场效应晶体管(VFET)的下方源/漏区在嵌埋位线上方对齐并与其电性连接。具体地说，各存储器单元可包括具有下方源/漏(S/D)区、上方S/D区以及垂直延伸于该下方与上方S/D区之间的至少一个沟道区的VFET。该下方S/D区可位于嵌埋位线(BL)上方并与其紧邻。此嵌埋BL可具有与该下方S/D区相同的宽度或与其相比较窄的宽度。此外，此嵌埋BL可包括延伸该嵌埋BL的长度的一对基本平行的长条形的BL段以及横向位于该些BL段之间的半导体区。该半导体区可由与该下方S/D区不同的半导体材料制成。上面还披露一种形成此类存储器阵列的方法的实施例。在此方法中，由于该嵌埋BL未被光刻图案化，因此可获得该BL的所需关键尺寸。此外，由于该嵌埋BL位于该下方S/D区下方，而不是在该下方S/D区旁边，因此该存储器阵列的尺寸微缩可在最小BL耦合下发生。

Claims (20)

1.一种存储器阵列，包括：
衬底；
位线，具有与该衬底相邻的第一表面以及与该第一表面相对的第二表面；以及
存储器单元，包括垂直场效应晶体管，
该垂直场效应晶体管包括第一源/漏区，
该第一源/漏区紧邻该第二表面，以使该位线堆叠于该衬底与该第一源/漏区之间，
该第一源/漏区具有第一宽度，以及
该位线具有等于或小于该第一宽度的第二宽度。
2.如权利要求1所述的存储器阵列，
该第一源/漏区包括第一半导体材料，
该位线具有长度且包括：
一对基本平行的长条形的位线段，延伸该位线的该长度并包括第一位线段及第二位线段；以及
半导体区，横向位于该第一位线段与该第二位线段之间，以及
该半导体区包括不同于该第一半导体材料的第二半导体材料。
3.如权利要求2所述的存储器阵列，该第一半导体材料包括硅且该第二半导体材料包括硅锗。
4.如权利要求1所述的存储器阵列，该垂直场效应晶体管还包括：
沟道区，位于该第一源/漏区上，以使该第一源/漏区堆叠于该位线与该沟道区之间，该沟道区包括半导体鳍片与半导体纳米线的其中任意一项；
第二源/漏区，位于该沟道区上，以使该沟道区基本垂直延伸于该第一源/漏区与该第二源/漏区之间；
栅极，横向围绕该第一源/漏区与该第二源/漏区之间的该沟道区；以及
间隙壁层，将该栅极电性隔离该第一源/漏区及该第二源/漏区。
5.如权利要求4所述的存储器阵列，还包括行及列的存储器单元，该存储器单元分别包括垂直场效应晶体管，其中，在给定行中的该存储器单元的所有该垂直场效应晶体管针对字线具有共用栅极，以及其中，在给定列中的该存储器单元的所有该垂直场效应晶体管具有共用位线。
6.如权利要求1所述的存储器阵列，还包括层间介电材料，横向邻近该位线及该第一源/漏区，其中，气隙位于该层间介电材料内或该位线与该层间介电材料之间。
7.一种方法，包括：
形成存储器阵列的存储器单元的垂直场效应晶体管的第一源/漏区，
该第一源/漏区包括第一半导体材料并位于半导体区上方且与其紧邻，
该半导体区包括不同于该第一半导体材料的第二半导体材料并位于衬底的顶部表面上方，以及
该第一源/漏区与该半导体区具有基本相等的宽度；
回蚀刻该半导体区的侧壁，以使该半导体区窄于该第一源/漏区，且使空腔形成于该第一源/漏区下方并横向邻近该半导体区；
沉积导体以填充该空腔；以及
执行蚀刻制程，以移除横向延伸超出该空腔的该导体的任意部分，从而形成该存储器阵列的位线，该位线包括：
一对基本平行的长条形的位线段，延伸该位线的长度并包括第一位线段及第二位线段；以及
该半导体区横向位于该第一位线段与该第二位线段之间。
8.如权利要求7所述的方法，其中，以列及行布置的多个存储器单元的多个垂直场效应晶体管同时形成，从而在给定列的该存储器单元中的所有垂直场效应晶体管具有共用位线，且在给定行的该存储器单元中的所有垂直场效应晶体管具有共用栅极。
9.如权利要求7所述的方法，
其中，所述形成该第一源/漏区包括：
形成位于衬底上的包括该第二半导体材料的半导体层以及位于该半导体层上的包括该第一半导体材料的额外半导体层；
在该额外半导体层的上部中图案化半导体本体；
掺杂该额外半导体层的下部以用于该第一源/漏区；
沉积牺牲层；
在该半导体本体上方对齐在该牺牲层上形成掩膜部分，该掩膜部分宽于该半导体本体；以及
执行非等向性蚀刻制程以形成沟槽，该沟槽延伸穿过该牺牲层、穿过该额外半导体层的该下部、穿过该半导体层并进入该衬底中，该非等向性蚀刻制程成形该额外半导体层的该下部中的该第一源/漏区，
其中，所述执行该非等向性蚀刻制程还包括成形该第一源/漏区下方的该半导体层中的该半导体区，
其中，在所述执行该非等向性蚀刻制程之后，执行等向性蚀刻制程，以回蚀刻该半导体区，以及
其中，在执行该等向性蚀刻制程以后，移除该掩膜部分，沉积该导体并执行额外非等向性蚀刻制程以形成该位线。
10.如权利要求9所述的方法，该半导体本体包括下列任一项：
半导体鳍片；以及
半导体纳米线。
11.如权利要求9所述的方法，还包括：
沉积层间介电材料的覆被层；
在该层间介电材料的覆被层及该牺牲层中形成栅极开口；
在该栅极开口中并横向邻近该半导体本体的第一端形成第一间隙壁层；
横向邻近该半导体本体在该第一间隙壁层上形成栅极；
在该栅极上形成第二间隙壁层；以及
邻近与该第一端相对的该半导体本体的第二端形成该垂直场效应晶体管的第二源/漏区。
12.如权利要求11所述的方法，还包括，在所述沉积该层间介电材料的覆被层之前，执行额外等向性蚀刻制程，以回蚀刻该第一源/漏区下方的该位线的暴露垂直表面，从而使该位线窄于该第一源/漏区。
13.如权利要求7所述的方法，该第一半导体材料包括硅且该第二半导体材料包括硅锗。
14.一种方法，包括：
形成位于衬底上的半导体层以及位于该半导体层上的额外半导体层，该额外半导体层包括第一半导体材料且该半导体层包括不同于该第一半导体材料的第二半导体材料；
在该额外半导体层的上部中图案化半导体本体；
掺杂该额外半导体层的下部以用于存储器阵列的存储器单元的垂直场效应晶体管的第一源/漏区；
沉积牺牲层；
在该半导体本体上方对齐在该牺牲层上形成掩膜部分，该掩膜部分宽于该半导体本体；
执行非等向性蚀刻制程以形成沟槽，该沟槽延伸穿过该牺牲层、穿过该额外半导体层的该下部、穿过该半导体层并进入该衬底中，该非等向性蚀刻制程成形该额外半导体层的该下部中的该第一源/漏区以及该半导体层中的半导体区，以使该第一源/漏区与该半导体区具有基本相等的宽度；
执行等向性蚀刻制程以回蚀刻该半导体区的侧壁，从而使该半导体区窄于该第一源/漏区，且使空腔形成于该第一源/漏区下方并横向邻近该半导体区；
移除该掩膜部分；
沉积导体以填充该空腔；
执行额外非等向性蚀刻制程以形成垂直延伸穿过该导体的额外沟槽，该额外非等向蚀刻制程成形该第一源/漏区下方的该存储器阵列的位线，该位线包括：
一对基本平行的长条形的位线段，延伸该位线的长度并包括第一位线段及第二位线段；以及
该半导体区横向位于该第一位线段与该第二位线段之间；以及
在该额外沟槽中沉积层间介电材料的覆被层，其中，沉积该覆被层以形成气隙。
15.如权利要求14所述的方法，其中，该存储器阵列的以列及行布置的多个存储器单元的多个垂直场效应晶体管同时形成，从而在给定列中的该存储器单元的所有垂直场效应晶体管具有共用位线，且在给定行中的该存储器单元的所有垂直场效应晶体管具有共用栅极。
16.如权利要求14所述的方法，所述图案化该半导体本体包括图案化下列任一项：
半导体鳍片；以及
半导体纳米线。
17.如权利要求14所述的方法，其中，该气隙形成于该层间介电材料与该位线之间或该层间介电材料内。
18.如权利要求14所述的方法，还包括：
在该层间介电材料的覆被层及该牺牲层中形成栅极开口；
在该栅极开口中并横向邻近该半导体本体的第一端形成第一间隙壁层；
横向邻近该半导体本体在该第一间隙壁层上形成栅极；
在该栅极上形成第二间隙壁层；以及
邻近与该第一端相对的该半导体本体的第二端形成该垂直场效应晶体管的第二源/漏区。
19.如权利要求14所述的方法，还包括，在所述沉积该层间介电材料的覆被层之前，执行额外等向性蚀刻制程，以回蚀刻该第一源/漏区下方的该位线的暴露垂直表面，从而使该位线窄于该第一源/漏区。
20.如权利要求14所述的方法，该第一半导体材料包括硅且该第二半导体材料包括硅锗。
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