WO2024108920A1 - 存储器及其制造方法 - Google Patents
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Abstract
一种存储器及其制造方法，存储器包括硅衬底(10)；多个晶体管，位于硅衬底(10)上并沿行方向和列方向呈阵列分布，晶体管包括一个半导体柱(80)；相邻两列半导体柱(80)之间被沿列方向延伸的第一沟槽(50)间隔开，相邻两行半导体柱(80)之间被沿行方向延伸的第二沟槽(70)间隔开；在一列半导体柱(80)下方的硅衬底(10)中设置有沿列方向延伸的凹槽(91)；多条位线(96)，沿着列方向延伸且在行方向间隔排列，每条位线位于一个凹槽(91)中并与半导体柱(80)的底端连接，位于位线(96)与凹槽(91)的内壁之间的重掺杂层与位线(96)的至少部分区域接触。
Description
本申请要求于2022年11月24日提交中国专利局、申请号为202211486602.3、发明名称为“存储器及其制造方法”的中国专利申请的优先权，其内容应理解为通过引用的方式并入本申请中。
本申请实施例涉及但不限于半导体器件领域，尤指一种存储器及其制造方法。
动态随机存取存储器(Dynamic Random Access Memory,DRAM)是一种常见的系统内存，广泛应用在个人电脑、笔记本和消费电子产品中。DRAM将数据存储在具有电容器和阵列晶体管的存储单元中。垂直环栅场效应晶体管(Vertical Gate-All-Around Field Effect Transistor,VGAAFET)在3D集成和布线上有较大优势，常常被用于DRAM中。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制本申请的保护范围。
在一方面，本申请的示例性实施方式提供了一种存储器，包括：
硅衬底，具有上表面和下表面；
多个晶体管，位于所述硅衬底上，并且在所述硅衬底上沿行方向和列方向呈阵列分布；每个所述晶体管包括一个半导体柱，所述半导体柱在所述硅衬底的上表面沿着垂直于所述上表面的方向延伸；相邻两列半导体柱之间通过沿列方向延伸的第一沟槽间隔开，相邻两行半导体柱之间通过沿行方向延伸的第二沟槽间隔开；在一列半导体柱下方的所述硅衬底中设置有沿列方向延伸的凹槽；
多条位线，沿着列方向延伸且在行方向间隔排列，每条所述位线位于一个所述凹槽中并与所述半导体柱的底端连接；
多个重掺杂层，位于所述位线与所述凹槽的内壁之间，与所述位线的至少部分区域接触。
在示例性的实施方式中，每个所述凹槽包括在列方向上相互连通的多个子凹槽，每个所述子凹槽位于一个第二沟槽下方的硅衬底中并延伸至该第二沟槽两侧的所述半导体柱下方；每个所述子凹槽的内壁上均分布有一个所述重掺杂层。
在示例性的实施方式中，每个所述重掺杂层延伸至所述半导体柱与所述硅衬底之间。
在示例性的实施方式中，所述重掺杂层设置在所述凹槽的内壁表面上或由所述凹槽的内壁本身的最外层用作所述重掺杂层。
在示例性的实施方式中，所述重掺杂层的材料包括由磷重掺杂的硅。
在示例性的实施方式中，所述位线与所述重掺杂层之间还设置有粘附层和阻挡层，并且所述粘附层设置在所述重掺杂层与所述阻挡层之间；所述位线、所述粘附层和所述阻挡层中均含有金属元素，所述金属元素选自钛、钴、镍、钨、铜和铝中的任意一种或多种。
在示例性的实施方式中，所述重掺杂层中的掺杂物质的掺杂浓度在1.0E19原子个数/cm3至1.0E21原子个数/cm3的范围内。
在另一方面，本申请的示例性实施方式提供了一种制造存储器的方法，包括：
提供硅衬底，所述硅衬底具有上表面和下表面；
在所述硅衬底的上表面形成半导体柱，所述半导体柱在所述硅衬底的上表面沿着垂直于所述上表面的方向延伸；相邻两列半导体柱之间通过沿所述列方向延伸的第一沟槽间隔开，相邻两行半导体柱之间通过沿所述行方向延伸的第二沟槽间隔开；
在一列所述半导体柱下方的所述硅衬底中形成沿所述列方向延伸的凹槽；
利用每一个半导体柱顶面和侧壁上的掩膜，在所述硅衬底中的所述凹槽的内壁表面上设置重掺杂层或在所述硅衬底中的所述凹槽本身的最外层形成重掺杂层；
在所述凹槽内填充位线材料形成沿列方向延伸的位线，并使所述重掺杂层与所述位线的至少部分区域接触，并且每条所述位线与对应的一列半导体柱的底端连接；
在所述半导体柱的侧壁上形成栅极。
在示例性的实施方式中，所述在所述硅衬底的上表面形成半导体柱，包括：
在所述硅衬底的上表面上依次沉积第一导电层、半导体层和第二导电层；
在所述第二导电层上刻蚀出多个沿列方向延伸且沿行方向间隔的第一沟槽，并使所述第一沟槽贯穿所述第二导电层、所述半导体层、所述第一导电层以及露出所述硅衬底的内部，两个相邻的所述第一沟槽之间形成半导体壁；
用第一介电质材料填充所述第一沟槽形成第一介电质层；
在多个所述半导体壁和所述第一介电质层上沉积第二介电质材料，形成覆盖所述半导体壁和所述第一介电质层的第二介电质层；
在所述第二介电质层上刻蚀出多个沿行方向延伸且沿列方向间隔的第二沟槽，并使所述第二沟槽贯穿所述半导体壁和所述第一介电质层以及露出硅衬底的上表面，多个所述第二沟槽将每个半导体壁间隔成多个半导体柱，相邻两个所述第二沟槽之间的所述半导体柱和所述第一介电质层构成沿行方向延伸的挡壁，多个所述挡壁沿列方向被所述第二沟槽间隔。
在示例性的实施方式中，所述在一列所述半导体柱下方的所述硅衬底中形成沿所述列方向延伸的凹槽，包括：
在所述第二沟槽的底面和所述挡壁的两侧侧壁上沉积第三介电质材料形成第三介电质层；
通过刻蚀去除所述第二沟槽底面上的所述第三介电质层，露出沿着行方向交替排列的所述硅衬底的上表面和所述第一介电质层；
对露出的所述硅衬底进行刻蚀，使得在一列所述半导体柱下方形成沿列
方向延伸的凹槽。
在示例性的实施方式中，所述对露出的所述硅衬底进行刻蚀，使得在一列所述半导体柱下方形成沿列方向延伸的凹槽包括：对露出的所述硅衬底进行刻蚀，使得在每个第二沟槽下方的硅衬底中形成延伸至该第二沟槽两侧的半导体柱下方的子凹槽，并且沿列方向排列的多个子凹槽相互连通形成一个凹槽。
在示例性的实施方式中，所述利用每一个半导体柱顶面和侧壁上的掩膜，在所述硅衬底中的所述凹槽的内壁表面上设置重掺杂层或在所述硅衬底中的所述凹槽本身的最外层形成重掺杂层，包括：
利用所述挡壁顶面上的第二介电质层和侧壁上的第三介电质层作为掩膜，在所述凹槽的内壁上选择性外延生长N型重掺杂的硅，形成重掺杂层；其中，所述N型重掺杂的硅通过利用等离子体掺杂的方式将待掺杂物质掺杂到硅中的方法获得；或，
采用原子层沉积法将待掺杂物质沉积到位于所述硅衬底中的所述凹槽的内壁上，并采用加热驱动使所述待掺杂物质向所述硅衬底中扩散，从而使所述凹槽内壁上的硅衬底的最外层形成重掺杂层；或，
将待掺杂物质转化为蒸气，采用次常压化学气相沉积法将所述待掺杂物质的蒸气扩散到所述凹槽内壁上的硅衬底上，从而使所述凹槽内壁上的硅衬底的最外层形成重掺杂层。
在示例性的实施方式中，所述在所述半导体柱的侧壁上形成栅极，包括：
通过刻蚀去除所述挡壁两侧侧壁上的第三介电质层；
在所述第二沟槽的底面和所述挡壁的两侧侧壁以及顶面上沉积第四介电质材料，形成第四介电质层；
在所述第二沟槽内沉积第五介电质材料，形成第五介电质层；
将所述第二沟槽内的第五介电质层回刻至一定高度，以及去除所述挡壁两侧侧壁上部的第四介电质层；
在所述第二沟槽内的第五介电质层的表面和所述挡壁的两侧侧壁上沉积第六介电质材料，形成第六介电质层；
在所述第二沟槽内填充第七介电质材料形成第七介电质层；
通过刻蚀去除所述挡壁顶面上的所述第二介电质层，并将所述挡壁两侧侧壁上的所述第六介电质层以及相邻两个半导体柱之间的第一介电质层回刻至一定高度，从而在所述半导体柱四周腾出空间；
在所述半导体柱的侧壁上沉积栅极绝缘层，并在所述半导体柱四周的空间内填充栅极材料；
将所述栅极绝缘层和所述栅极材料回刻至一定高度，剩余的所述栅极材料构成栅极。
在另一方面，本申请的示例性实施方式提供了一种电子设备，包括上述任一项所述的存储器。
在示例性的实施方式中，上述电子设备包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得更加清楚，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1是根据本申请的示例性实施方式提供的存储器的透视示意图；
图2是图1中M处的示意性局部放大图；
图3A是根据本申请的示例性实施方式提供的存储器的制造方法的中间步骤得到的中间产品的示意性透视图；
图3B是图3A中沿A-A方向截取的示意性剖面图；
图3C是图3A中沿B-B方向截取的示意性剖面图；
图4A是根据本申请的示例性实施方式提供的存储器的制造方法的中间
步骤得到的中间产品的示意性透视图；
图4B是图4A中沿A-A方向截取的示意性剖面图；
图5A是根据本申请的示例性实施方式提供的存储器的制造方法的中间步骤得到的中间产品的示意性透视图；
图5B是图5A中沿A-A方向截取的示意性剖面图；
图6A是根据本申请的示例性实施方式提供的存储器的制造方法的中间步骤得到的中间产品的示意性透视图；
图6B是图6A中沿A-A方向截取的示意性剖面图；
图6C是图6A中沿B-B方向截取的示意性剖面图；
图7A是根据本申请的示例性实施方式提供的存储器的制造方法的中间步骤得到的中间产品的示意性透视图；
图7B是图7A中沿B-B方向截取的示意性剖面图；
图8A是根据本申请的示例性实施方式提供的存储器的制造方法的中间步骤得到的中间产品的示意性透视图；
图8B是图8A中沿B-B方向截取的示意性剖面图；
图9A是根据本申请的示例性实施方式提供的存储器的制造方法的中间步骤得到的中间产品的示意性透视图；
图9B是图9A中沿B-B方向截取的示意性剖面图；
图10A是根据本申请的示例性实施方式提供的存储器的制造方法的中间步骤得到的中间产品的示意性透视图；
图10B是图10A中N处的示意性局部放大图；
图11A是根据本申请的示例性实施方式提供的存储器的制造方法的中间步骤得到的中间产品的示意性透视图；
图11B是图11A中沿B-B方向截取的示意性剖面图；
图12A是根据本申请的示例性实施方式提供的存储器的制造方法的中间步骤得到的中间产品的示意性透视图；
图12B是图12A中沿B-B方向截取的示意性剖面图；
图13A是根据本申请的示例性实施方式提供的存储器的制造方法的中间步骤得到的中间产品的示意性透视图；
图13B是图13A中沿B-B方向截取的示意性剖面图；
图14A是根据本申请的示例性实施方式提供的存储器的制造方法的中间步骤得到的中间产品的示意性透视图；
图14B是图14A中沿B-B方向截取的示意性剖面图；
图15A是根据本申请的示例性实施方式提供的存储器的制造方法的中间步骤得到的中间产品的示意性透视图；
图15B是图15A中沿B-B方向截取的示意性剖面图；
图16是根据本申请的示例性实施方式提供的存储器的制造方法的中间步骤得到的中间产品的示意性剖面图；
图17A是根据本申请的示例性实施方式提供的存储器的制造方法的中间步骤得到的中间产品的示意性透视图；
图17B是图17A中沿B-B方向截取的示意性剖面图；
图18A是根据本申请的示例性实施方式提供的存储器的制造方法的中间步骤得到的中间产品的示意性透视图；以及
图18B是图18A中沿B-B方向截取的示意性剖面图。
附图标记说明：
1-存储器； 10-硅衬底； 20-第一导电层；
30-半导体层； 40-第二导电层； 50-第一沟槽；
60-半导体壁； 70-第二沟槽； 80-半导体柱；
90-挡壁； 91-凹槽； 92-子凹槽；
93-重掺杂层；
96-位线； 100-第一介电质层； 200-第二介电质层；
300-第三介电质层； 400-第四介电质层； 500-第五介电质层；
600-第六介电质层； 700-第七介电质层。
1-存储器； 10-硅衬底； 20-第一导电层；
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90-挡壁； 91-凹槽； 92-子凹槽；
93-重掺杂层；
96-位线； 100-第一介电质层； 200-第二介电质层；
300-第三介电质层； 400-第四介电质层； 500-第五介电质层；
600-第六介电质层； 700-第七介电质层。
为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本文中的实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是实现方式和内容可以在不脱离本申请的宗旨及其范围的条件下被变换为各种各样的形式。因此，本申请不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本申请中的附图比例可以作为实际工艺中的参考，但不限于此。例如：半导体层的宽长比、各个膜层的厚度和间距，可以根据实际需要进行调整。本申请中所描述的附图仅是结构示意图，本申请的一个方式不局限于附图所示的形状或数值等。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“垂直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在本申请的描述中，“第一”、“第二”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“金属层”
换成为“金属膜”。
在形成掩埋位线(Buried Bit Line，BBL)的过程中，由于形成位线的化学物质容易与硅衬底反应，因而可以在凹槽中首先设置阻挡层来防止反应发生，但是阻挡层与硅衬底的胶粘性不好，容易脱落，所以在硅衬底与阻挡层之间设置粘附层。现有的位线通常采用钨/钴/钌/钼金属作为主要的导电材质，以钛、钴、镍、钽作为粘附层，TaN(氮化钛)、TiN(氮化钛)等作为阻止钨往硅里扩散的阻挡层。
然而，本申请的发明人发现在硅衬底与位线之间设置粘附层和阻挡层的制造方法如果应用于后续超过400摄氏度的工艺制程的话，那么作为粘附层的钛、钴、镍或者钽金属会扩散进硅衬底里面与硅反应，金属扩散完成后，在原来的地方留下空位，继而造成阻挡层中的TiN(氮化钛)或TaN会扩散到这些空位而导致阻挡层的微观结构中出现孔洞，这时位线的钨金属会因含有氟元素等，因而氟元素会进入这些孔洞与硅反应，造成位线结构的损伤，不仅增大了位线本身的电阻，还使得位线与晶体管的半导体柱的接触电阻增加，削弱了晶体管的性能。
本申请的示例性实施方式提供了一种存储器，包括：硅衬底，具有上表面和下表面；多个晶体管，位于所述硅衬底上，并且在所述硅衬底上沿行方向和列方向呈阵列分布；每个所述晶体管包括一个半导体柱，所述半导体柱在所述硅衬底的上表面沿着垂直于所述上表面的方向延伸；相邻两列半导体柱之间通过沿所述列方向延伸的第一沟槽间隔开，相邻两行半导体柱之间通过沿所述行方向延伸的第二沟槽间隔开；在一列半导体柱下方的所述硅衬底中设置有沿所述列方向延伸的凹槽；多条位线，沿着所述列方向延伸且在所述行方向间隔排列，每条所述位线位于一个所述凹槽中并与所述半导体柱的底端连接；重掺杂层，位于所述位线与所述凹槽的内壁之间，与所述位线的至少部分区域接触。
在示例性的实施方式中，每个所述凹槽包括在列方向上相互连通的多个子凹槽，每个所述子凹槽位于一个第二沟槽下方的硅衬底中并延伸至该第二沟槽两侧的所述半导体柱下方；每个所述子凹槽的内壁上均分布有一个所述重掺杂层。
在本申请的描述中，术语“列方向”被定义为所述存储器的位线的延伸方向；术语“行方向”与所述列方向垂直，并且所述行方向与所述列方向构成的平面平行于所述存储器的硅衬底。
在本申请的描述中，术语“重掺杂”被定义为待掺杂物质的掺杂浓度在1.0E19原子个数/cm3至1.0E21原子个数/cm3的范围内。
图1是根据本申请的示例性实施方式提供的存储器的透视示意图。如图1所示，存储器1包括硅衬底10，和位于硅衬底10上并在硅衬底10上沿行方向和列方向呈阵列分布的多个晶体管。每个晶体管包括一个半导体柱80，半导体柱80在硅衬底10的上表面沿着垂直于上表面的方向延伸。相邻两列半导体柱80之间通过沿列方向延伸的第一沟槽50间隔开，相邻两行半导体柱之间通过沿行方向延伸的第二沟槽70间隔开；在一列半导体柱80下方的硅衬底10中设置有沿列方向延伸的凹槽91。
存储器还包括多条位线96，位线96沿着列方向延伸且在行方向间隔排列，每条位线96位于一个所述凹槽91中并与半导体柱的底端连接；
存储器还包括多个重掺杂层93，重掺杂层93位于位线96与凹槽91的内壁之间，与位线96的至少部分区域接触；重掺杂层93由N型重掺杂的硅形成。
图2是图1中M处的示意性局部放大图。如图2所示，凹槽91包括在列方向上相互连通的多个子凹槽92。每个子凹槽92位于一个第二沟槽70下方的硅衬底10中并延伸至该第二沟槽两侧的半导体柱的下方。每个子凹槽92的内壁上均分布有一个重掺杂层93。
本申请的示例性实施方式还提供一种存储器的制造方法。如上本申请示例性实施方式提供的存储器可以通过该方法得到。所述制造方法可以包括下述步骤：
S10：提供一硅衬底10，硅衬底10具有上表面和下表面；在硅衬底10的上表面上依次沉积第一导电层20、半导体层30和第二导电层40；例如，可以在硅衬底上沉积厚的N型重掺杂的硅外延层作为第一导电层20，厚的P型轻掺杂硅外延层作为半导体层30，厚的N型重掺杂的硅外延层作为第二导电层40。
S20：在第二导电层40上刻蚀出多个沿列方向延伸且沿行方向间隔的第一沟槽50(即位线沟槽BL trench)，并使第一沟槽50贯穿第二导电层40、半导体层30、第一导电层20以及露出硅衬底10的内部，两个相邻的第一沟槽50之间形成半导体壁60，如图3A至图3C所示。
S30：在第一沟槽50内填充第一介电质材料形成第一介电质层100，并采用化学机械平坦化(CMP)法使第一介电质层100的上表面与第二导电层40的上表面平齐，即相邻的两个半导体壁60被第一介电质层100隔开，如图4A和4B所示。
S40：在多个半导体壁60和第一介电质层100上沉积第二介电质材料，形成覆盖半导体壁60和第一介电质层100的第二介电质层200，如图5A和5B所示。
S50：在第二介电质层200上刻蚀出多个沿行方向延伸且沿列方向间隔的第二沟槽70(即字线沟槽WL trench)，并使第二沟槽70贯穿半导体壁60和第一介电质层100以及露出硅衬底10的上表面。多个第二沟槽70将每个半导体壁60间隔成多个半导体柱80，每一个半导体柱80包括第一导电层20、半导体层30以及第二导电层40。相邻两个第二沟槽70之间的半导体柱80和第一介电质层100构成沿行方向延伸的挡壁90，多个挡壁90沿列方向被第二沟槽70间隔，如图6A至图6C所示。
S60：在第二沟槽70的底面和挡壁90的两侧侧壁上沉积第三介电质材料形成第三介电质层300，挡壁90的顶面上也同时沉积第三介电质材料形成第三介电质层300(图中未示出)，如图7A和7B所示。
S70：通过刻蚀去除第二沟槽70底面上的第三介电质层300，露出沿着行方向交替排列的硅衬底10的上表面和第一介电质层100，同时通过刻蚀去除挡壁90顶面上的第三介电质层300，如图8A和8B所示。
S80：对露出的硅衬底10进行刻蚀，使得在一列半导体柱80下方形成沿列方向延伸的凹槽91，每个凹槽91可以包括在列方向上相互连通的多个子凹槽92，子凹槽90位于一个第二沟槽70下方的硅衬底10中并延伸至该第二沟槽70两侧的半导体柱80下方，子凹槽92在垂直于第二沟槽70的平面上的纵截面的形状可以为碗形、椭圆形、“西格玛(Σ)”形、菱形等，
如图9A和9B所示。
S90：利用挡壁90顶面上的第二介电质层200和侧壁上的第三介电质层300作为掩膜，在各子凹槽92内的硅衬底10上外延生长重掺杂层93，或在硅衬底10本身的最外层形成一层重掺杂层93，如图10A和10B所示。
在一个示例性实施例中，形成重掺杂层93的方法可以包括：
S910：利用等离子体掺杂的方式将待掺杂物质(例如，磷)掺杂到硅衬底10中，然后通过选择性外延生长法在各子凹槽92内的硅衬底10表面上外延生长一层由重掺杂(例如，磷重掺杂)的硅形成的重掺杂层93。
在另一个示例性实施例中，形成重掺杂层93的方法可以包括：
S920：利用原子层沉积(Atomic Layer Deposition，ALD)法把待掺杂物质(例如，磷)沉积到各子凹槽92内的硅衬底10表面上，然后利用加热驱动方式使待掺杂物质向硅衬底10中扩散，从而在硅衬底10本身的最外层处形成一层由重掺杂(例如，磷重掺杂)的硅形成的重掺杂层93；
在又一个示例性实施例中，形成重掺杂层93的方法可以包括：
S930：将待掺杂物质(例如，磷)转化为气体，利用氮气或者其他惰性气体作为载气，利用次常压化学气相沉积(SACVD)法，遵循菲克第一定律的原理，把待掺杂物质的蒸气(例如，磷蒸气)扩散到硅衬底10本身的最外层中，从而在硅衬底10本身的最外层处形成一层由重掺杂(例如，磷重掺杂)的硅形成的重掺杂层93。
在重掺杂层93形成的过程中，挡壁90顶面上的第二介电质层200和侧壁上的第三介电质层300可以作为硬掩膜以阻止待掺杂物质渗入半导体柱80中。
S100：在第二沟槽70和凹槽91内填充位线材料，并使重掺杂层93与凹槽91内的至少部分位线材料接触，如图11A和11B所示；
示例性地，步骤S100可以包括：在第二沟槽70的内壁和凹槽91的内壁上依次沉积粘附层材料、阻挡层材料，然后在第二沟槽70内和凹槽91内填充位线材料，并使粘附层材料、阻挡层材料和位线材料依次覆盖挡壁90的顶面，以及使重掺杂层93与凹槽91内的位线材料、粘附层材料和阻挡层
材料中的至少一个的至少部分区域接触。
S110：通过回刻去除第二沟槽70内的和挡壁90顶面的粘附层材料、阻挡层材料和位线材料，保留所述凹槽91内的粘附层材料、阻挡层材料和位线材料，从而在凹槽91内得到由粘附层材料形成粘附层、由阻挡层材料形成阻挡层，以及由位线材料形成位线96，如图12A和12B所示。
S120：通过湿法刻蚀去除挡壁90两侧侧壁上的第三介电质层300，这可以消除金属污染的风险(第三介电质层暴露于粘附层材料(例如，Ti、Co、Ni、Ta及其组合等)、阻挡层材料(TiN、TaN及其组合等)和位线材料(钨、钴、铷、钼及其组合等)中，由于金属扩散而可能在第三介电质层的第三介电质材料中有金属残留)，如图13A和13B所示。
S130：在第二沟槽70的底面、挡壁90的两侧侧壁以及挡壁90的第二介电质层200的顶面上沉积第四介电质材料，形成第四介电质层400；以及在第二沟槽70内沉积第五介电质材料，接着进行CMP平坦化，形成第五介电质层500，如图14A和14B所示所示。
S140：将第二沟槽70内的第五介电质层500回刻至一定高度(可以通过该高度决定栅极的下端)，如图15A和15B所示。
S150：刻蚀去除挡壁90的第二介电质层200顶面上的第四介电质层400，并将挡壁90两侧侧壁的第四介电质层400刻蚀至与第五介电质层500的高度平齐，如图16所示。
S160：在第二沟槽70内的第五介电质层500的表面、挡壁90的顶面和两侧侧壁上沉积第六介电质材料形成第六介电质层600，去除挡壁90的顶面的第六介电质层600；
S170：在第二沟槽70内填充第七介电质材料形成第七介电质层700，并使第七介电质层700覆盖步骤S160中得到的硅衬底整个表面，接着进行CMP平坦化，如图17A和17B所示。
S180：通过刻蚀去除挡壁90顶面上的第二介电质层200和挡壁90两侧侧壁上的第六介电质层600，以及将相邻的两个半导体柱80之间的第一介电质层100(图中被半导体柱遮挡而未示出)回刻至一定高度，从而在半导体
柱80四周腾出空间并露出半导体柱80的至少部分侧壁，如图18A和18B所示。
S190：在半导体柱80的侧壁上依次沉积栅极绝缘层(例如，TiN)和栅极材料(例如，钨等金属)，并使所述栅极绝缘层和所述栅极材料填满半导体柱80四周的空间并覆盖步骤S180得到的硅衬底的整个表面，如图1所示。
S200：将所述栅极绝缘层和所述栅极材料回刻至一定高度，剩余的所述栅极材料构成栅极，栅极两端可以分别延伸至第一导电层20和第二导电层40；每个半导体柱80和环绕该半导体柱80的所述栅极构成一个晶体管。
所述存储器的制造方法还可以包括：
S210：在形成栅极之后，在各个膜层之间的空间中沉积覆盖栅极和第一导电层100、第二导电层200的层间介电质层ILD(inter-layer dielectric)，以及为后续制造接触孔(Node Contact)做好准备。
本申请在形成埋入式位线的过程中，通过在硅衬底的内壁上外延生成或硅衬底本身内的最外层形成一层由N型重掺杂的硅形成的重掺杂层，这样不仅抑制粘附层中的金属往硅中扩散，继而抑制位线中的氟等元素与硅反应，使得位线的结构得以保持完好，同时还使重掺杂层与金属位线之间形成欧姆接触，从而降低了半导体柱底部与位线之间接触电阻，增强了晶体管的性能。
在本申请的示例性实施方式中，所述第一沟槽和所述第二沟槽中的任意一个或两个可以采用自对准双重成像(Self-aligned Double Patterning,SADP)工艺形成。
在本申请的示例性实施方式中，所述凹槽可以通过湿法刻蚀对所述第一沟槽进行侧边刻蚀而形成。
在本申请的示例性实施方式中，第一介电质层到第七介电质层可以各自独立地采用原子层沉积(ALD)或化学气相沉积(Chemical Vapor Deposition，CVD)工艺形成。
在本申请的示例性实施方式中，沉积第一介电质材料到第七介电材料的方法可以各自独立地选自ALD和CVD中的任意一种。
在本申请的示例性实施方式中，第一介电质材料到第七介电材料可以选
自氮化硅、氧化硅等。
在本申请的实施例中，在沉积第一介电质材料到第七介电质材料中的任一种之后，可以采用CMP工艺对形成的介电质层进行平坦化，例如，步骤S200在第二沟槽内填充第二介电质材料之后，可以采用CMP工艺对形成在器件表面的介电质层进行平坦化。
本申请实施例提供一种存储器，所述存储器可以通过如上本申请实施例提供的存储器的制造方法得到。
在本申请的实施例中，所述栅极的材料可以选自第IVA族元素形成的导体材料中的任意一种或多种，例如，所述栅极的材料可以选自多晶硅、多晶硅锗等中的任意一种或多种。
在本申请的实施例中，所述栅极绝缘层的材料可以选自氧化硅(例如，SiO2)、氧化铪(例如，HfO2)、氧化锆(例如，ZrO)和氧化铝(例如，Al2O3)中的任意一种或多种。所述栅极绝缘层可以为单层结构或多层结构，例如，可以包括由氧化硅和氧化铪形成的两层结构，其中，氧化硅层与沟道区接触，氧化铪层与栅极接触。所述栅极绝缘层的厚度可以根据实际的电性需求来设置，例如，可以为2nm至5nm。
在本申请的实施例中，所述存储器可以为包含晶体管的器件，例如，动态随机存取存储器(Dynamic Random Access Memory,DRAM)、磁性随机存取存储器(Magnetic Random Access Memory，MRAM)等。
本申请实施例还提供一种电子设备，包括如上本申请实施例提供的所述存储器。
在本申请实施例中，所述电子设备可以包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (15)
- 一种存储器，包括：硅衬底，具有上表面和下表面；多个晶体管，位于所述硅衬底上，并且在所述硅衬底上沿行方向和列方向呈阵列分布；每个所述晶体管包括一个半导体柱，所述半导体柱在所述硅衬底的上表面沿着垂直于所述上表面的方向延伸；相邻两列半导体柱之间通过沿所述列方向延伸的第一沟槽间隔开，相邻两行半导体柱之间通过沿所述行方向延伸的第二沟槽间隔开；在一列半导体柱下方的所述硅衬底中设置有沿所述列方向延伸的凹槽；多条位线，沿着所述列方向延伸且在所述行方向间隔排列，每条所述位线位于一个所述凹槽中并与所述半导体柱的底端连接；重掺杂层，位于所述位线与所述凹槽的内壁之间，与所述位线的至少部分区域接触。
- 根据权利要求1所述的存储器，其中，每个所述凹槽包括在所述列方向上相互连通的多个子凹槽，每个所述子凹槽位于一个所述第二沟槽下方的硅衬底中并延伸至该第二沟槽两侧的所述半导体柱下方；每个所述子凹槽的内壁上均分布有一个所述重掺杂层。
- 根据权利要求2所述的存储器，其中，每个所述重掺杂层延伸至所述半导体柱与所述硅衬底之间。
- 根据权利要求1所述的存储器，其中，所述重掺杂层设置在所述凹槽的内壁表面上或由所述凹槽的内壁本身的最外层用作所述重掺杂层。
- 根据权利要求1至4中任一项所述的存储器，其中，所述重掺杂层的材料包括由磷重掺杂的硅。
- 根据权利要求1至4中任一项所述的存储器，其中，所述位线与所述重掺杂层之间还设置有粘附层和阻挡层，并且所述粘附层设置在所述重掺杂层与所述阻挡层之间；所述位线、所述粘附层和所述阻挡层中均含有金属元素，所述金属元素 选自钛、钴、镍、钨、铜和铝中的任意一种或多种。
- 根据权利要求1至6中任一项所述的存储器，其中，所述重掺杂层中的掺杂物质的掺杂浓度在1.0E19原子个数/cm3至1.0E21原子个数/cm3的范围内。
- 一种存储器的制造方法，包括：提供硅衬底，所述硅衬底具有上表面和下表面；在所述硅衬底的上表面形成半导体柱，所述半导体柱在所述硅衬底的上表面沿着垂直于所述上表面的方向延伸；相邻两列半导体柱之间通过沿列方向延伸的第一沟槽间隔开，相邻两行半导体柱之间通过沿行方向延伸的第二沟槽间隔开；在一列所述半导体柱下方的所述硅衬底中形成沿所述列方向延伸的凹槽；利用所述半导体柱顶面和侧壁上的掩膜，在所述硅衬底中的所述凹槽的内壁表面上设置重掺杂层或在所述硅衬底中的所述凹槽本身的最外层形成重掺杂层；在所述凹槽内填充位线材料形成沿列方向延伸的位线，并使所述重掺杂层与所述位线的至少部分区域接触，并且每条所述位线与对应的一列半导体柱的底端连接；在所述半导体柱的侧壁上形成栅极。
- 根据权利要求8所述的制造方法，其中，所述在所述硅衬底的上表面形成半导体柱，包括：在所述硅衬底的上表面上依次沉积第一导电层、半导体层和第二导电层；在所述第二导电层上刻蚀出多个沿列方向延伸且沿行方向间隔的第一沟槽，并使所述第一沟槽贯穿所述第二导电层、所述半导体层、所述第一导电层以及露出所述硅衬底的内部，两个相邻的所述第一沟槽之间形成半导体壁；用第一介电质材料填充所述第一沟槽形成第一介电质层；在多个所述半导体壁和所述第一介电质层上沉积第二介电质材料，形成覆盖所述半导体壁和所述第一介电质层的第二介电质层；在所述第二介电质层上刻蚀出多个沿行方向延伸且沿列方向间隔的第二沟槽，并使所述第二沟槽贯穿所述半导体壁和所述第一介电质层以及露出硅衬底的上表面，多个所述第二沟槽将每个半导体壁间隔成多个半导体柱，相邻两个所述第二沟槽之间的所述半导体柱和所述第一介电质层构成沿行方向延伸的挡壁，多个所述挡壁沿列方向被所述第二沟槽间隔。
- 根据权利要求9所述的制造方法，其中，所述在一列所述半导体柱下方的所述硅衬底中形成沿所述列方向延伸的凹槽，包括：在所述第二沟槽的底面和所述挡壁的两侧侧壁上沉积第三介电质材料形成第三介电质层；通过刻蚀去除所述第二沟槽底面上的所述第三介电质层，露出沿着行方向交替排列的所述硅衬底的上表面和所述第一介电质层；对露出的所述硅衬底进行刻蚀，使得在一列所述半导体柱下方形成沿列方向延伸的凹槽。
- 根据权利要求10所述的制造方法，其中，所述对露出的所述硅衬底进行刻蚀，使得在一列所述半导体柱下方形成沿列方向延伸的凹槽，包括：对露出的所述硅衬底进行刻蚀，使得在每个第二沟槽下方的硅衬底中形成延伸至该第二沟槽两侧的半导体柱下方的子凹槽，并且沿列方向排列的多个子凹槽相互连通形成一个凹槽。
- 根据权利要求9所述的制造方法，其中，所述利用所述半导体柱顶面和侧壁上的掩膜，在所述硅衬底中的所述凹槽的内壁表面上设置重掺杂层或在所述硅衬底中的所述凹槽本身的最外层形成重掺杂层，包括：利用所述挡壁顶面上的第二介电质层和侧壁上的第三介电质层作为掩膜，在所述凹槽的内壁上选择性外延生长N型重掺杂的硅，形成重掺杂层；其中，所述N型重掺杂的硅通过利用等离子体掺杂的方式将待掺杂物质掺杂到硅中的方法获得；或，采用原子层沉积法将待掺杂物质沉积到位于所述硅衬底中的所述凹槽的内壁上，并采用加热驱动使所述待掺杂物质向所述硅衬底中扩散，从而使所述凹槽内壁上的硅衬底的最外层形成重掺杂层；或，将待掺杂物质转化为蒸气，采用次常压化学气相沉积法将所述待掺杂物质的蒸气扩散到所述凹槽内壁上的硅衬底上，从而使所述凹槽内壁上的硅衬底的最外层形成重掺杂层。
- 根据权利要求10所述的制造方法，其中，所述在所述半导体柱的侧壁上形成栅极，包括：通过刻蚀去除所述挡壁两侧侧壁上的第三介电质层；在所述第二沟槽的底面和所述挡壁的两侧侧壁以及顶面上沉积第四介电质材料，形成第四介电质层；在所述第二沟槽内沉积第五介电质材料，形成第五介电质层；将所述第二沟槽内的第五介电质层回刻至一定高度，以及去除所述挡壁两侧侧壁上部的第四介电质层；在所述第二沟槽内的第五介电质层的表面和所述挡壁的两侧侧壁上沉积第六介电质材料，形成第六介电质层；在所述第二沟槽内填充第七介电质材料形成第七介电质层；通过刻蚀去除所述挡壁顶面上的所述第二介电质层，并将所述挡壁两侧侧壁上的所述第六介电质层以及相邻两个半导体柱之间的第一介电质层回刻至一定高度，从而在所述半导体柱四周腾出空间；在所述半导体柱的侧壁上沉积栅极绝缘层，并在所述半导体柱四周的空间内填充栅极材料；将所述栅极绝缘层和所述栅极材料回刻至一定高度，剩余的所述栅极材料构成栅极。
- 一种电子设备，包括根据权利要求中1至7中任一项所述的存储器。
- 根据权利要求14所述的电子设备，包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
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2023
- 2023-05-11 WO PCT/CN2023/093542 patent/WO2024108920A1/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CN115835624A (zh) | 2023-03-21 |
| CN115835624B (zh) | 2024-01-30 |
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