CN115116932A - 半导体结构、存储结构及其制备方法 - Google Patents

半导体结构、存储结构及其制备方法 Download PDF

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CN115116932A CN202210719936.4A CN202210719936A CN115116932A CN 115116932 A CN115116932 A CN 115116932A CN 202210719936 A CN202210719936 A CN 202210719936A CN 115116932 A CN115116932 A CN 115116932A
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Abstract

本申请涉及一种半导体结构及其制备方法。本申请中半导体结构的制备方法包括提供衬底；于衬底内形成第一隔离槽；于第一隔离槽内填充第一隔离介质层；形成第二隔离槽；于第二隔离槽内形成第二隔离介质层；形成多条间隔排布的字线结构；各字线结构均沿第二方向延伸，以包覆位于同一行的有源柱的沟道区域；包括：回刻第二隔离介质层及第一隔离介质层，以暴露出各有源柱的第二连接端；形成保护层，保护层定义出字线结构的位置，且包覆各有源柱的第二连接端。本申请中半导体结构的制备方法通过形成宽度大于第一隔离槽的第二隔离槽，为后续形成字线结构提供更大的空间。同时，还可以对后续所形成的源极/漏极提供保护。

Description

半导体结构、存储结构及其制备方法
技术领域
本申请涉及半导体制造技术领域，特别是涉及一种半导体结构、存储结构及其制备方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，栅极对沟道的控制能力变差，使短沟道效应(short-channel effects，简称SCE)更容易发生，晶体管的沟道漏电流增大。因此，为了进一步提高沟道的控制以及降低短沟道效应，发展了具有垂直全环栅结构的晶体管，相应的晶体管也称为垂直全环栅(Vertical Gate-all-around，简称VGAA)晶体管。在VGAA晶体管中，栅极电介质和栅电极完全环绕沟道区。这种配置实现沟道的良好控制，并且降低了短沟道效应。
目前在制备VGAA晶体管时，位线沟槽(BL STI Space)和字线沟槽(WL STI Space)的尺寸基本相同，在后续制程中留给字线的空间较小。
发明内容
基于此，有必要针对现有技术中的上述不足之处，提供一种半导体结构、存储结构及其制备方法。
一方面，本申请提供了一种半导体结构的制备方法，包括：
提供衬底；
刻蚀所述衬底，以于所述衬底内形成第一隔离槽；所述第一隔离槽沿第一方向延伸；
于所述第一隔离槽内填充第一隔离介质层；
刻蚀所述衬底及所述第一隔离介质层，以形成第二隔离槽；所述第二隔离槽沿第二方向延伸，所述第一方向与所述第二方向相交；所述第二隔离槽与所述第一隔离槽共同隔离出多个有源柱；所述第二隔离槽的宽度大于所述第一隔离槽的宽度；所述有源柱包括第一连接端、第二连接端及位于所述第一连接端与所述第二连接端之间的沟道区域；
于所述第二隔离槽内形成第二隔离介质层；
形成多条间隔排布的字线结构；各所述字线结构均沿所述第二方向延伸，以包覆位于同一行的所述有源柱的所述沟道区域；包括：
回刻所述第二隔离介质层及所述第一隔离介质层，以暴露出各所述有源柱的所述第二连接端；
形成保护层，所述保护层定义出所述字线结构的位置，且包覆各所述有源柱的所述第二连接端。
在其中一个实施例中，于所述第二隔离槽内形成第二隔离介质层之前，所述半导体结构的制备方法还包括：
于所述衬底内形成多条间隔排布的位线；所述位线位于所述有源柱下方，各所述位线均沿所述第一方向延伸，以将位于同一列的所述有源柱的所述第一连接端依次串接。
在其中一个实施例中，所述第二隔离槽的宽度为所述第一隔离槽宽度的1.2倍～1.8倍。
在其中一个实施例中，在形成所述字线结构的过程中，形成所述保护层之后，所述半导体结构的制备方法还包括：
基于所述保护层继续回刻所述第二隔离介质层及所述第一隔离介质层，以暴露出所述沟道区域；
于所述沟道区域的表面形成栅极介质层，所述栅极介质层包覆所述沟道区域；
于所述栅极介质层的表面形成字线导电层，所述字线导电层沿所述第二方向延伸，以包覆位于同一行的所述有源柱的所述沟道区域。
在其中一个实施例中，所述形成保护层，包括：
于所述第二连接端的顶部形成图形化掩膜层；所述图形化掩膜层沿所述第一方向延伸。
在其中一个实施例中，形成所述图形化掩膜层之后，所述半导体结构的制备方法还包括：
于所述第二连接端的侧壁形成侧墙；所述侧墙包覆所述第二连接端及所述图形化掩膜层，且填满所述第一隔离介质层及所述第二隔离介质层与所述图形化掩膜层之间的间隙。
在其中一个实施例中，形成所述字线结构之后，所述半导体结构的制备方法还包括：
形成填充介质层，所述填充介质层位于保留的所述第一隔离介质层的上表面及保留的所述第二隔离介质层的上表面，并填满相邻所述字线结构之间的间隙。
本申请还根据一些实施例，提供一种半导体结构，包括：
衬底，所述衬底内具有第一隔离槽及第二隔离槽，所述第一隔离槽与所述第二隔离槽隔离出多个呈间隔排布的有源柱；所述第一隔离槽沿第一方向延伸，所述第二隔离槽沿第二方向延伸，所述第一方向与所述第二方向相交；所述第二隔离槽的宽度大于所述第一隔离槽的宽度；所述有源柱包括第一连接端、第二连接端及位于所述第一连接端与所述第二连接端之间的沟道区域；
第一隔离介质层，位于所述第一隔离槽内；
第二隔离介质层，位于所述第二隔离槽内，所述第二隔离介质层与所述第一隔离介质层共同包覆各所述有源柱的所述第一连接端，且所述第二隔离介质层与所述第一隔离介质层暴露出所述第二连接端；
多条间隔排布的字线结构；各所述字线结构均沿所述第二方向延伸，以包覆位于同一行的所述有源柱的所述沟道区域；
保护层，所述保护层环绕各所述有源柱的所述第二连接端。
在其中一个实施例中，所述半导体结构还包括：
多条间隔排布的位线；所述位线位于所述有源柱下方，各所述位线均沿所述第一方向延伸，以将位于同一列的所述有源柱的所述第一连接端依次串接。
在其中一个实施例中，所述第二隔离槽的宽度为所述第一隔离槽宽度的1.2倍～1.8倍。
在其中一个实施例中，所述字线结构包括：
栅极介质层，位于所述沟道区域的表面，且包覆所述沟道区域；
字线导电层，位于所述栅极介质层的表面，沿所述第二方向延伸，且包覆位于同一行的所述有源柱的所述沟道区域。
在其中一个实施例中，所述保护层包括图形化掩膜层；
所述图形化掩膜层位于所述第二连接端的顶部，且沿所述第一方向延伸。
在其中一个实施例中，所述保护层还包括侧墙；
所述侧墙位于所述第二连接端的侧壁，包覆所述第二连接端及所述图形化掩膜层，且填满所述第一隔离介质层及所述第二隔离介质层与所述图形化掩膜层之间的间隙。
在其中一个实施例中，所述半导体结构还包括：
填充介质层，所述填充介质层位于所述第一隔离介质层的上表面及所述第二隔离介质层的上表面，并填满相邻所述字线结构之间的间隙。
本申请还根据一些实施例，提供一种存储结构的制备方法，包括：
采用如前述任一实施例提供的半导体结构的制备方法制备所述半导体结构；
形成多个存储节点结构，所述存储节点结构位于所述有源柱的所述第二连接端的上方，与所述第二连接端一一对应连接；
形成多个电容器，所述电容器位于所述存储节点结构的上表面，与所述存储节点结构一一对应设置。
在其中一个实施例中，形成所述半导体结构之后，且形成所述存储节点结构之前，所述存储结构的制备方法还包括：
于所述有源柱的所述第二连接端的上表面形成金属硅化物层；所述存储节点结构形成于所述金属硅化物层的上表面。
本申请还根据一些实施例，提供一种存储结构，包括：
如前述任一实施例提供的半导体结构；
多个存储节点结构，所述存储节点结构位于所述有源柱的所述第二连接端的上方，与所述第二连接端一一对应连接；
多个电容器，所述电容器位于所述存储节点结构的上表面，与所述存储节点结构一一对应设置。
本申请提供的半导体结构、存储结构及其制备方法，至少具有如下有益效果：
本申请提供的半导体结构的制备方法，通过形成宽度大于第一隔离槽的第二隔离槽，为后续形成字线结构提供更大的空间。同时，还可以对后续所形成的源极/漏极提供保护。
本申请提供的半导体结构，具有宽度大于第一隔离槽的第二隔离槽，这样的结构能为后续形成字线结构提供更大的空间。同时，还可以对后续所形成的源极/漏极提供保护。
本申请提供的存储结构的制备方法，包括采用前述实施例提供的半导体结构的制备方法制备而得的半导体结构，因此，前述半导体结构的制备方法所能实现的技术效果，该存储结构的制备方法也均能实现，此处不再详述。
本申请提供的存储结构，包括前述实施例提供的半导体结构，因此，前述半导体结构所能实现的技术效果，该存储结构也均能实现，此处不再详述。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一实施例中半导体结构的制备方法的流程图；
图2为本申请一实施例中aa'方向、bb'方向、cc'方向和dd'方向的示意图；
图3中的(a)图为本申请一实施例中步骤S1所得结构在aa'方向上的截面结构示意图，图3中的(b)图为本申请一实施例中步骤S1所得结构在bb'方向上的截面结构示意图，图3中的(c)图为本申请一实施例中步骤S1所得结构在cc'方向上的截面结构示意图，图3中的(d)图为本申请一实施例中步骤S1所得结构在dd'方向上的截面结构示意图；
图4中的(a)图为本申请一实施例中步骤S2所得结构在aa'方向上的截面结构示意图，图4中的(b)图为本申请一实施例中步骤S2所得结构在bb'方向上的截面结构示意图，图4中的(c)图为本申请一实施例中步骤S2所得结构在cc'方向上的截面结构示意图，图4中的(d)图为本申请一实施例中步骤S2所得结构在dd'方向上的截面结构示意图；
图5中的(a)图为本申请一实施例中步骤S3所得结构在aa'方向上的截面结构示意图，图5中的(b)图为本申请一实施例中步骤S3所得结构在bb'方向上的截面结构示意图，图5中的(c)图为本申请一实施例中步骤S3所得结构在cc'方向上的截面结构示意图，图5中的(d)图为本申请一实施例中步骤S3所得结构在dd'方向上的截面结构示意图；
图6中的(a)图为本申请一实施例中步骤S4所得结构在aa'方向上的截面结构示意图，图6中的(b)图为本申请一实施例中步骤S4所得结构在bb'方向上的截面结构示意图，图6中的(c)图为本申请一实施例中步骤S4所得结构在cc'方向上的截面结构示意图，图6中的(d)图为本申请一实施例中步骤S4所得结构在dd'方向上的截面结构示意图；
图7中的(a)图为本申请一实施例中形成侧壁氧化层后所得结构在aa'方向上的截面结构示意图，图7中的(b)图为本申请一实施例中形成侧壁氧化层后所得结构在bb'方向上的截面结构示意图，图7中的(c)图为本申请一实施例中形成侧壁氧化层后所得结构在cc'方向上的截面结构示意图，图7中的(d)图为本申请一实施例中形成侧壁氧化层后所得结构在dd'方向上的截面结构示意图；
图8中的(a)图为本申请一实施例中形成位线沟槽后所得结构在aa'方向上的截面结构示意图，图8中的(b)图为本申请一实施例中形成位线沟槽后所得结构在bb'方向上的截面结构示意图，图8中的(c)图为本申请一实施例中形成位线沟槽后所得结构在cc'方向上的截面结构示意图，图8中的(d)图为本申请一实施例中形成位线沟槽后所得结构在dd'方向上的截面结构示意图；
图9中的(a)图为本申请一实施例中形成第一金属硅化物层后所得结构在aa'方向上的截面结构示意图，图9中的(b)图为本申请一实施例中形成第一金属硅化物层后所得结构在bb'方向上的截面结构示意图，图9中的(c)图为本申请一实施例中形成第一金属硅化物层后所得结构在cc'方向上的截面结构示意图，图9中的(d)图为本申请一实施例中形成第一金属硅化物层后所得结构在dd'方向上的截面结构示意图；
图10中的(a)图为本申请一实施例中形成位线后所得结构在aa'方向上的截面结构示意图，图10中的(b)图为本申请一实施例中形成位线后所得结构在bb'方向上的截面结构示意图，图10中的(c)图为本申请一实施例中形成位线后所得结构在cc'方向上的截面结构示意图，图10中的(d)图为本申请一实施例中形成位线后所得结构在dd'方向上的截面结构示意图；
图11中的(a)图为本申请一实施例中步骤S5所得结构在aa'方向上的截面结构示意图，图11中的(b)图为本申请一实施例中步骤S5所得结构在bb'方向上的截面结构示意图，图11中的(c)图为本申请一实施例中步骤S5所得结构在cc'方向上的截面结构示意图，图11中的(d)图为本申请一实施例中步骤S5所得结构在dd'方向上的截面结构示意图；
图12为本申请一实施例中步骤S6的流程图；
图13中的(a)图为本申请一实施例中步骤S601所得结构在aa'方向上的截面结构示意图，图13中的(b)图为本申请一实施例中步骤S601所得结构在bb'方向上的截面结构示意图，图13中的(c)图为本申请一实施例中步骤S601所得结构在cc'方向上的截面结构示意图，图13中的(d)图为本申请一实施例中步骤S601所得结构在dd'方向上的截面结构示意图；
图14中的(a)图为本申请一实施例中形成图形化掩膜层后所得结构在aa'方向上的截面结构示意图，图14中的(b)图为本申请一实施例中形成图形化掩膜层后所得结构在bb'方向上的截面结构示意图，图14中的(c)图为本申请一实施例中形成图形化掩膜层后所得结构在cc'方向上的截面结构示意图，图14中的(d)图为本申请一实施例中形成图形化掩膜层后所得结构在dd'方向上的截面结构示意图；
图15中的(a)图为本申请一实施例中形成侧墙后所得结构在aa'方向上的截面结构示意图，图15中的(b)图为本申请一实施例中形成侧墙后所得结构在bb'方向上的截面结构示意图，图15中的(c)图为本申请一实施例中形成侧墙后所得结构在cc'方向上的截面结构示意图，图15中的(d)图为本申请一实施例中形成侧墙后所得结构在dd'方向上的截面结构示意图；
图16为本申请一实施例中形成保护层之后半导体结构的制备方法的流程图；
图17中的(a)图为本申请一实施例中步骤S702所得结构在aa'方向上的截面结构示意图，图17中的(b)图为本申请一实施例中步骤S702所得结构在bb'方向上的截面结构示意图，图17中的(c)图为本申请一实施例中步骤S702所得结构在cc'方向上的截面结构示意图，图17中的(d)图为本申请一实施例中步骤S702所得结构在dd'方向上的截面结构示意图；
图18中的(a)图为本申请一实施例中形成字线导电材料层后所得结构在aa'方向上的截面结构示意图，图18中的(b)图为本申请一实施例中形成字线导电材料层后所得结构在bb'方向上的截面结构示意图，图18中的(c)图为本申请一实施例中形成字线导电材料层后所得结构在cc'方向上的截面结构示意图，图18中的(d)图为本申请一实施例中形成字线导电材料层后所得结构在dd'方向上的截面结构示意图；
图19中的(a)图为本申请一实施例中对字线导电材料层进行第一次回刻后所得结构在aa'方向上的截面结构示意图，图19中的(b)图为本申请一实施例中对字线导电材料层进行第一次回刻后所得结构在bb'方向上的截面结构示意图，图19中的(c)图为本申请一实施例中对字线导电材料层进行第一次回刻后所得结构在cc'方向上的截面结构示意图，图19中的(d)图为本申请一实施例中对字线导电材料层进行第一次回刻后所得结构在dd'方向上的截面结构示意图；
图20中的(a)图为本申请一实施例中形成字线导电层后所得结构在aa'方向上的截面结构示意图，图20中的(b)图为本申请一实施例中形成字线导电层后所得结构在bb'方向上的截面结构示意图，图20中的(c)图为本申请一实施例中形成字线导电层后所得结构在cc'方向上的截面结构示意图，图20中的(d)图为本申请一实施例中形成字线导电层后所得结构在dd'方向上的截面结构示意图；
图21中的(a)图为本申请一实施例中形成填充介质层后所得结构在aa'方向上的截面结构示意图，图21中的(b)图为本申请一实施例中形成填充介质层后所得结构在bb'方向上的截面结构示意图，图21中的(c)图为本申请一实施例中形成填充介质层后所得结构在cc'方向上的截面结构示意图，图21中的(d)图为本申请一实施例中形成填充介质层后所得结构在dd'方向上的截面结构示意图；图21中的(a)图亦为本申请一实施例提供的半导体结构在aa'方向上的截面结构示意图，图21中的(b)图亦为本申请一实施例提供的半导体结构在bb'方向上的截面结构示意图，图21中的(c)图亦为本申请一实施例提供的半导体结构在cc'方向上的截面结构示意图，图21中的(d)图亦为本申请一实施例提供的半导体结构在dd'方向上的截面结构示意图；
图22为本申请一实施例中存储结构的制备方法的流程图；
图23中的(a)图为本申请一实施例中去除图形化掩膜层后所得结构在aa'方向上的截面结构示意图，图23中的(b)图为本申请一实施例中去除图形化掩膜层后所得结构在bb'方向上的截面结构示意图，图23中的(c)图为本申请一实施例中去除图形化掩膜层后所得结构在cc'方向上的截面结构示意图，图23中的(d)图为本申请一实施例中去除图形化掩膜层后所得结构在dd'方向上的截面结构示意图；
图24中的(a)图为本申请一实施例中形成金属硅化物后所得结构在aa'方向上的截面结构示意图，图24中的(b)图为本申请一实施例中形成金属硅化物后所得结构在bb'方向上的截面结构示意图，图24中的(c)图为本申请一实施例中形成金属硅化物后所得结构在cc'方向上的截面结构示意图，图24中的(d)图为本申请一实施例中形成金属硅化物后所得结构在dd'方向上的截面结构示意图；
图25中的(a)图为本申请一实施例中步骤S222所得结构在aa'方向上的截面结构示意图，图25中的(b)图为本申请一实施例中步骤S222所得结构在bb'方向上的截面结构示意图，图25中的(c)图为本申请一实施例中步骤S222所得结构在cc'方向上的截面结构示意图，图25中的(d)图为本申请一实施例中步骤S222所得结构在dd'方向上的截面结构示意图；
图26中的(a)图为本申请一实施例中步骤S223所得结构在aa'方向上的截面结构示意图，图26中的(b)图为本申请一实施例中步骤S223所得结构在bb'方向上的截面结构示意图，图26中的(c)图为本申请一实施例中步骤S223所得结构在cc'方向上的截面结构示意图，图26中的(d)图为本申请一实施例中步骤S223所得结构在dd'方向上的截面结构示意图；图26中的(a)图亦为本申请一实施例提供的存储结构在aa'方向上的截面结构示意图，图26中的(b)图亦为本申请一实施例提供的存储结构在bb'方向上的截面结构示意图，图26中的(c)图亦为本申请一实施例提供的存储结构在cc'方向上的截面结构示意图，图26中的(d)图亦为本申请一实施例提供的存储结构在dd'方向上的截面结构示意图。
附图标记说明：
1、衬底；10、有源柱；10b、第二连接端；10c、沟道区域；101、第一隔离槽；102、第一隔离介质层；103、第二隔离槽；104、位线沟槽；105、第二隔离介质层；106、保护层；107、侧壁氧化层；108、第一金属硅化物层；109、位线；11、字线结构；110、图形化掩膜层；111、侧墙；112、栅极介质层；113、字线导电层；114、字线导电材料层；115、填充介质层；116、侧墙材料层；201、金属硅化物层；2、存储节点结构；3、电容器。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“位于…上”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。应当明白，尽管可使用术语第一、第二等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一隔离介质层称为第二隔离介质层，且类似地，可以将第二隔离介质层称为第一隔离介质层；第一隔离介质层与第二隔离介质层为不同的隔离介质层。
空间关系术语例如“位于…下”、“位于…上”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“位于…下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“位于…下”和“位于…上”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本申请的范围。
本申请根据一些实施例，提供一种半导体结构、存储结构及其制备方法。
请参阅图1，在本申请一实施例中，半导体结构的制备方法可以包括如下步骤：
一种半导体结构的制备方法，其特征在于，包括：
S1：提供衬底。
S2：刻蚀衬底，以于衬底内形成第一隔离槽。
具体的，第一隔离槽可以沿第一方向延伸。
S3：于第一隔离槽内填充第一隔离介质层。
S4：刻蚀衬底及第一隔离介质层，以形成第二隔离槽。
具体的，第二隔离槽可以沿第二方向延伸，第一方向与第二方向相交。
在形成第二隔离槽之后，第二隔离槽与第一隔离槽可以共同隔离出多个有源柱；有源柱包括第一连接端、第二连接端及位于第一连接端与第二连接端之间的沟道区域；需要说明的是，本申请中第二隔离槽的宽度应当大于第一隔离槽的宽度。
S5：于第二隔离槽内形成第二隔离介质层。
S6：形成多条间隔排布的字线结构；各字线结构均沿第二方向延伸，以包覆位于同一行的有源柱的沟道区域。
上述实施例中的半导体结构的制备方法，通过形成宽度大于第一隔离槽的第二隔离槽，为后续形成字线结构提供更大的空间；同时，还可以对后续所形成的源极/漏极提供保护。
请参阅图2至图3，在步骤S1中，提供衬底1。
图2示出了本申请中的aa'方向、bb'方向、cc'方向和dd'方向。
图3中的(a)图示出了步骤S1所得结构在aa'方向上的截面结构示意图，图3中的(b)图示出了步骤S1所得结构在bb'方向上的截面结构示意图，图3中的(c)图示出了步骤S1所得结构在cc'方向上的截面结构示意图，图3中的(d)图示出了步骤S1所得结构在dd'方向上的截面结构示意图。
在本申请实施例中，对于衬底1的材质并不做具体限定。作为示例，衬底1可以包括但不限于硅衬底、蓝宝石衬底、玻璃衬底、碳化硅衬底、氮化镓衬底或砷化镓衬底等等中的任意一种或几种。
请参阅图4，在步骤S2中，刻蚀衬底1，以于衬底1内形成第一隔离槽101。
图4中的(a)图示出了步骤S2所得结构在aa'方向上的截面结构示意图，图4中的(b)图示出了步骤S2所得结构在bb'方向上的截面结构示意图，图4中的(c)图示出了步骤S2所得结构在cc'方向上的截面结构示意图，图4中的(d)图示出了步骤S2所得结构在dd'方向上的截面结构示意图。
具体的，第一隔离槽101可以沿第一方向延伸。
在本申请中，第一方向可以指aa'方向或bb'方向所示出的方向。
请参阅图5，在步骤S3中，于第一隔离槽101内填充第一隔离介质层102。
图5中的(a)图示出了步骤S3所得结构在aa'方向上的截面结构示意图，图5中的(b)图示出了步骤S3所得结构在bb'方向上的截面结构示意图，图5中的(c)图示出了步骤S3所得结构在cc'方向上的截面结构示意图，图5中的(d)图示出了步骤S3所得结构在dd'方向上的截面结构示意图。
请参阅图6，在步骤S4中，刻蚀衬底1及第一隔离介质层102，以形成第二隔离槽103。第二隔离槽103的宽度大于第一隔离槽101的宽度。
图6中的(a)图示出了步骤S4所得结构在aa'方向上的截面结构示意图，图6中的(b)图示出了步骤S4所得结构在bb'方向上的截面结构示意图，图6中的(c)图示出了步骤S4所得结构在cc'方向上的截面结构示意图，图6中的(d)图示出了步骤S4所得结构在dd'方向上的截面结构示意图。
具体的，第二隔离槽103沿第二方向延伸。在本申请中，第一方向与第二方向相交。作为示例，第二方向可以指cc'方向或dd'方向所示出的方向。
如图2所示，第二隔离槽103与第一隔离槽101可以共同隔离出多个有源柱10。有源柱10可以包括第一连接端、第二连接端及位于第一连接端与第二连接端之间的沟道区域。
本申请对于第二隔离槽103宽度的大小与第一隔离槽101宽度的大小均不作具体限定，只要满足第二隔离槽103的宽度大于第一隔离槽101的宽度即可。作为示例，第二隔离槽103的宽度可以为第一隔离槽101宽度的1.2倍～1.8倍；譬如，第二隔离槽103的宽度可以为第一隔离槽101宽度的1.2倍、1.4倍、1.6倍或1.8倍。
在本申请一些实施例中，在第二隔离槽103内形成第二隔离介质层105之前，还可以包括在衬底1内形成多条间隔排布的位线的步骤。
具体的，该多条间隔排布的位线位于有源柱10下方；各位线可以均沿第一方向延伸，以将位于同一列的有源柱10的第一连接端依次串接。
请参阅图7，在本申请一些实施例中，可以在形成位线之前在第二隔离槽103的侧壁形成侧壁氧化层107。
图7中的(a)图示出了形成侧壁氧化层107后所得结构在aa'方向上的截面结构示意图，图7中的(b)图示出了形成侧壁氧化层107后所得结构在bb'方向上的截面结构示意图，图7中的(c)图示出了形成侧壁氧化层107后所得结构在cc'方向上的截面结构示意图，图7中的(d)图示出了形成侧壁氧化层107后所得结构在dd'方向上的截面结构示意图。
在本申请一实施例中，可以采用如下方法在衬底1内形成位线，比如：
先基于第二隔离槽103刻蚀衬底1，以于有源柱10下方形成多条间隔排布的位线沟槽104，各位线沟槽104均沿第一方向延伸。
如图8所示，图8中的(a)图示出了形成位线沟槽104后所得结构在aa'方向上的截面结构示意图，图8中的(b)图示出了形成位线沟槽104后所得结构在bb'方向上的截面结构示意图，图8中的(c)图示出了形成位线沟槽104后所得结构在cc'方向上的截面结构示意图，图8中的(d)图示出了形成位线沟槽104后所得结构在dd'方向上的截面结构示意图。
形成位线沟槽104后，于位线沟槽104内形成位线。
在本申请一实施例中，可以采用如下方法在位线沟槽104内形成位线，比如：
于位线沟槽104内形成第一金属硅化物层108。
如图9所示，图9中的(a)图示出了形成第一金属硅化物层108后所得结构在aa'方向上的截面结构示意图，图9中的(b)图示出了形成第一金属硅化物层108后所得结构在bb'方向上的截面结构示意图，图9中的(c)图示出了形成第一金属硅化物层108后所得结构在cc'方向上的截面结构示意图，图9中的(d)图示出了形成第一金属硅化物层108后所得结构在dd'方向上的截面结构示意图。
本申请对于形成第一金属硅化物层108的方式并不做具体限定。作为示例，可以采用但不仅限于对所得结构进行热处理的方式，以于位线与衬底1之间形成第一金属硅化物层108。
请参阅图10，在第一金属硅化物层108的表面形成位线109。
如图10所示，图10中的(a)图示出了形成位线109后所得结构在aa'方向上的截面结构示意图，图10中的(b)图示出了形成位线109后所得结构在bb'方向上的截面结构示意图，图10中的(c)图示出了形成位线109后所得结构在cc'方向上的截面结构示意图，图10中的(d)图示出了形成位线109后所得结构在dd'方向上的截面结构示意图。
请参阅图11，在步骤S5中，于第二隔离槽103内形成第二隔离介质层105。
图11中的(a)图示出了步骤S5所得结构在aa'方向上的截面结构示意图，图11中的(b)图示出了步骤S5所得结构在bb'方向上的截面结构示意图，图11中的(c)图示出了步骤S5所得结构在cc'方向上的截面结构示意图，图11中的(d)图示出了步骤S5所得结构在dd'方向上的截面结构示意图。
请结合图12参阅图13至图15，在本申请一实施例中，步骤S6可以具体包括如下步骤：
S601：如图13所示，回刻第二隔离介质层105及第一隔离介质层102，以暴露出各有源柱10的第二连接端10b。
S602：如图14至图15所示，形成保护层106。
保护层106可以用于定义字线结构的位置，且包覆各有源柱10的第二连接端10b。
请继续参阅图14至图15，在本申请一实施例中，可以采用如下的方法形成保护层106，比如：
于第二连接端10b的顶部形成沿第一方向延伸的图形化掩膜层110。如图14所示，图14中的(a)图示出了形成图形化掩膜层110后所得结构在aa'方向上的截面结构示意图，图14中的(b)图示出了形成图形化掩膜层110后所得结构在bb'方向上的截面结构示意图，图14中的(c)图示出了形成图形化掩膜层110后所得结构在cc'方向上的截面结构示意图，图14中的(d)图示出了形成图形化掩膜层110后所得结构在dd'方向上的截面结构示意图。在形成图形化掩膜层110之后，于第二连接端10b的侧壁形成侧墙111。
具体的，侧墙111包覆第二连接端10b及图形化掩膜层110，且填满第一隔离介质层102及第二隔离介质层105与图形化掩膜层110之间的间隙。如图15所示，图15中的(a)图示出了形成侧墙111后所得结构在aa'方向上的截面结构示意图，图15中的(b)图示出了形成侧墙111后所得结构在bb'方向上的截面结构示意图，图15中的(c)图示出了形成侧墙111后所得结构在cc'方向上的截面结构示意图，图15中的(d)图示出了形成侧墙111后所得结构在dd'方向上的截面结构示意图。
上述实施例提供的半导体结构的制备方法，通过形成包覆第二连接端10b及图形化掩膜层110，对后续所形成的源极/漏极提供保护；同时，由于侧墙111还填满第一隔离介质层102及第二隔离介质层105与图形化掩膜层110之间的间隙，方便后续形成字线结构过程中进行回刻的步骤。
本申请对于形成侧墙111的方式并不做具体限定。作为示例，可以采用如下的方法形成侧墙111，比如：先形成包覆第二连接端10b及图形化掩膜层110的侧墙材料层116，如图14所示，此时侧墙材料层116还覆盖图形化掩膜层110的顶部；去除位于图形化掩膜层110顶部的部分侧墙材料层116，如图15所示，保留的侧墙材料层116即为侧墙111。
请参阅图16，在本申请一实施例中，形成保护层106之后，半导体结构的制备方法还可以包括如下步骤：
S701：如图17所示，基于保护层106继续回刻第二隔离介质层105及第一隔离介质层102，以暴露出沟道区域10c。
S702：如图17所示，于沟道区域10c的表面形成栅极介质层112，栅极介质层112包覆沟道区域10c。
图17中的(a)图示出了步骤S702所得结构在aa'方向上的截面结构示意图，图17中的(b)图示出了步骤S702所得结构在bb'方向上的截面结构示意图，图17中的(c)图示出了步骤S702所得结构在cc'方向上的截面结构示意图，图17中的(d)图示出了步骤S702所得结构在dd'方向上的截面结构示意图。
S703：如图18至图19所示，于栅极介质层112的表面形成字线导电层113。
具体的，字线导电层113可以沿第二方向延伸，以包覆位于同一行的有源柱10的沟道区域10c。
可以理解，在本申请实施例中，字线结构11可以包括栅极介质层112和字线导电层113。
请继续参阅图18至图19，在本申请一实施例中，可以采用如下的方式形成字线导电层113，比如：
于栅极介质层112的表面形成字线导电材料层114。此时，字线导电材料层114远离位线109的表面可以高于第二连接端10b。如图18所示，图18中的(a)图示出了形成字线导电材料层114后所得结构在aa'方向上的截面结构示意图，图18中的(b)图示出了形成字线导电材料层114后所得结构在bb'方向上的截面结构示意图，图18中的(c)图示出了形成字线导电材料层114后所得结构在cc'方向上的截面结构示意图，图18中的(d)图示出了形成字线导电材料层114后所得结构在dd'方向上的截面结构示意图。在形成字线导电材料层114后，对字线导电材料层114进行第一次回刻，以使得字线导电材料层114远离位线109的表面与沟道区域10c和第二连接端10b的边界相平齐。如图19所示，图19中的(a)图示出了对字线导电材料层114进行第一次回刻后所得结构在aa'方向上的截面结构示意图，图19中的(b)图示出了对字线导电材料层114进行第一次回刻后所得结构在bb'方向上的截面结构示意图，图19中的(c)图示出了对字线导电材料层114进行第一次回刻后所得结构在cc'方向上的截面结构示意图，图19中的(d)图示出了对字线导电材料层114进行第一次回刻后所得结构在dd'方向上的截面结构示意图。对字线导电材料层114进行第一次回刻后，继续对字线导电材料层114进行回刻，直至剩余的字线导电材料层114包覆位于同一行的有源柱10的沟道区域10c；此时，将剩余的字线导电材料层114作为字线导电层113。如图20所示，图20中的(a)图示出了形成字线导电层113后所得结构在aa'方向上的截面结构示意图，图20中的(b)图示出了形成字线导电层113后所得结构在bb'方向上的截面结构示意图，图20中的(c)图示出了形成字线导电层113后所得结构在cc'方向上的截面结构示意图，图20中的(d)图示出了形成字线导电层113后所得结构在dd'方向上的截面结构示意图。
请参阅图21，在本申请一实施例中，可以在形成字线结构11之后，形成填充介质层115。
如图21所示，图21中的(a)图示出了形成填充介质层115后所得结构在aa'方向上的截面结构示意图，图21中的(b)图示出了形成填充介质层115后所得结构在bb'方向上的截面结构示意图，图21中的(c)图示出了形成填充介质层115后所得结构在cc'方向上的截面结构示意图，图21中的(d)图示出了形成填充介质层115后所得结构在dd'方向上的截面结构示意图。具体的，填充介质层115位于保留的第一隔离介质层102的上表面及保留的第二隔离介质层105的上表面，并填满相邻字线结构11之间的间隙。
应该理解的是，虽然图1、图12及图16的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1、图12及图16中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
本申请还根据一些实施例，提供一种半导体结构。
请继续参阅图21，在其中一个实施例中，半导体结构可以包括衬底1、第一隔离介质层102、第二隔离介质层105、多条间隔排布的字线结构11及保护层106。
衬底1内可以具有第一隔离槽101及第二隔离槽103。其中，第一隔离槽101与第二隔离槽103隔离出多个呈间隔排布的有源柱10。第一隔离槽101沿第一方向延伸，第二隔离槽103沿第二方向延伸，第一方向与第二方向相交。第二隔离槽103的宽度应当大于第一隔离槽101的宽度。有源柱10包括第一连接端、第二连接端10b及位于第一连接端与第二连接端10b之间的沟道区域10c。
第一隔离介质层102位于第一隔离槽101内，第二隔离介质层105位于第二隔离槽103内。第二隔离介质层105与第一隔离介质层102共同包覆各有源柱10的第一连接端，且第二隔离介质层105与第一隔离介质层102暴露出第二连接端10b。
各字线结构11均沿第二方向延伸，以包覆位于同一行的有源柱10的沟道区域10c。
保护层106环绕各有源柱10的第二连接端10b。
上述实施例中的半导体结构，具有宽度大于第一隔离槽的第二隔离槽，如此结构能够为后续形成字线结构11提供更大的空间；同时，还可以对后续所形成的源极/漏极提供保护。
请继续参阅图21，在其中一个实施例中，半导体结构还可以包括多条间隔排布的位线109。
位线109位于有源柱10下方，各位线109均沿第一方向延伸，以将位于同一列的有源柱10的第一连接端依次串接。
请继续参阅图21，在其中一个实施例中，字线结构11可以包括栅极介质层112及字线导电层113。
栅极介质层112位于沟道区域10c的表面，且包覆沟道区域10c。
字线导电层113位于栅极介质层112的表面，沿第二方向延伸，且包覆位于同一行的有源柱10的沟道区域10c。
请继续参阅图21，在其中一个实施例中，保护层106可以包括图形化掩膜层110。
图形化掩膜层110可以位于第二连接端10b的顶部，且沿第一方向延伸。
请继续参阅图21，在其中一个实施例中，保护层106还可以包括侧墙111。
侧墙111可以位于第二连接端10b的侧壁，以包覆第二连接端10b及图形化掩膜层110。且侧墙111可以填满第一隔离介质层102及第二隔离介质层105与图形化掩膜层110之间的间隙。
请继续参阅图21，在其中一个实施例中，半导体结构还可以包括填充介质层115。
填充介质层115可以位于第一隔离介质层102的上表面及第二隔离介质层105的上表面，并填满相邻字线结构11之间的间隙。
本申请还根据一些实施例，提供一种存储结构的制备方法。
请参阅图22，在其中一个实施例中，存储结构的制备方法可以包括如下步骤：
S221：采用如前述任一实施例提供的半导体结构的制备方法制备半导体结构。
S222：形成多个存储节点结构。存储节点结构可以位于有源柱10的第二连接端10b的上方，与第二连接端10b一一对应连接。
S223：形成多个电容器。电容器可以位于存储节点结构的上表面，与存储节点结构一一对应设置。
本申请提供的存储结构的制备方法，包括采用前述实施例提供的半导体结构的制备方法制备而得的半导体结构，因此，前述半导体结构的制备方法所能实现的技术效果，该存储结构的制备方法也均能实现，此处不再详述。
如前所述，在本申请一些可能的实施例中，第二连接端10b的顶部形成有沿第一方向延伸的图形化掩膜层110。在此基础上参阅图23，在其中一个实施例提供的存储结构的制备方法中，在步骤S221之前还可以包括去除图形化掩膜层110的步骤。
本申请对于去除图形化掩膜层110的方式并不做具体限定。作为示例，可以采用但不限于化学机械抛光(Chemical-Mechanical Polishing，简称CMP)工艺去除图形化掩膜层110。
请参阅图24，在其中一个实施例中，在形成半导体结构之后，且形成存储节点结构之前，存储结构的制备方法还可以包括在有源柱10的第二连接端10b的上表面形成金属硅化物层201的步骤。
在上述实施例的基础上，存储节点结构可以形成于金属硅化物层201的上表面。
需要说明的是，可以在去除图形化掩膜层110之后，执行上述形成金属硅化物层201的步骤。
请参阅图25，在步骤S222中，形成多个存储节点结构2。
存储节点结构2位于有源柱10的第二连接端10b的上方，与第二连接端10b一一对应连接。
请参阅图26，在步骤S223中，形成多个电容器3。
电容器3位于存储节点结构2的上表面，与存储节点结构2一一对应设置。
本申请还根据一些实施例，提供一种存储结构。
请继续参阅图26，在其中一个实施例中，存储结构可以包括如前述任一实施例提供的半导体结构、多个存储节点结构2及多个电容器3。
存储节点结构2位于有源柱10的第二连接端10b的上方，与第二连接端10b一一对应连接。电容器3位于存储节点结构2的上表面，与存储节点结构2一一对应设置。
本申请提供的存储结构，包括前述实施例提供的半导体结构，因此，前述半导体结构所能实现的技术效果，该存储结构也均能实现，此处不再详述。
请继续参阅图26，在其中一个实施例中，存储结构还可以包括金属硅化物层201。
在上述实施例的基础上，存储节点结构2可以形成于金属硅化物层201的上表面。
需要注意的是，本申请实施例中的半导体结构的制备方法均可用于制备对应的半导体结构，故而方法实施例与结构实施例之间的技术特征，在不产生冲突的前提下可以相互替换及补充，以使得本领域技术人员能够获悉本申请的技术内容。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (17)

1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
刻蚀所述衬底，以于所述衬底内形成第一隔离槽；所述第一隔离槽沿第一方向延伸；
于所述第一隔离槽内填充第一隔离介质层；
刻蚀所述衬底及所述第一隔离介质层，以形成第二隔离槽；所述第二隔离槽沿第二方向延伸，所述第一方向与所述第二方向相交；所述第二隔离槽与所述第一隔离槽共同隔离出多个有源柱；所述第二隔离槽的宽度大于所述第一隔离槽的宽度；所述有源柱包括第一连接端、第二连接端及位于所述第一连接端与所述第二连接端之间的沟道区域；
于所述第二隔离槽内形成第二隔离介质层；
形成多条间隔排布的字线结构；各所述字线结构均沿所述第二方向延伸，以包覆位于同一行的所述有源柱的所述沟道区域；包括：
回刻所述第二隔离介质层及所述第一隔离介质层，以暴露出各所述有源柱的所述第二连接端；
形成保护层，所述保护层定义出所述字线结构的位置，且包覆各所述有源柱的所述第二连接端。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述第二隔离槽内形成第二隔离介质层之前，所述半导体结构的制备方法还包括：
于所述衬底内形成多条间隔排布的位线；所述位线位于所述有源柱下方，各所述位线均沿所述第一方向延伸，以将位于同一列的所述有源柱的所述第一连接端依次串接。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第二隔离槽的宽度为所述第一隔离槽宽度的1.2倍～1.8倍。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，在形成所述字线结构的过程中，形成所述保护层之后，所述半导体结构的制备方法还包括：
基于所述保护层继续回刻所述第二隔离介质层及所述第一隔离介质层，以暴露出所述沟道区域；
于所述沟道区域的表面形成栅极介质层，所述栅极介质层包覆所述沟道区域；
于所述栅极介质层的表面形成字线导电层，所述字线导电层沿所述第二方向延伸，以包覆位于同一行的所述有源柱的所述沟道区域。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述形成保护层，包括：
于所述第二连接端的顶部形成图形化掩膜层；所述图形化掩膜层沿所述第一方向延伸。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，形成所述图形化掩膜层之后，所述半导体结构的制备方法还包括：
于所述第二连接端的侧壁形成侧墙；所述侧墙包覆所述第二连接端及所述图形化掩膜层，且填满所述第一隔离介质层及所述第二隔离介质层与所述图形化掩膜层之间的间隙。
7.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述字线结构之后，所述半导体结构的制备方法还包括：
形成填充介质层，所述填充介质层位于保留的所述第一隔离介质层的上表面及保留的所述第二隔离介质层的上表面，并填满相邻所述字线结构之间的间隙。
8.一种半导体结构，其特征在于，包括：
衬底，所述衬底内具有第一隔离槽及第二隔离槽，所述第一隔离槽与所述第二隔离槽隔离出多个呈间隔排布的有源柱；所述第一隔离槽沿第一方向延伸，所述第二隔离槽沿第二方向延伸，所述第一方向与所述第二方向相交；所述第二隔离槽的宽度大于所述第一隔离槽的宽度；所述有源柱包括第一连接端、第二连接端及位于所述第一连接端与所述第二连接端之间的沟道区域；
第一隔离介质层，位于所述第一隔离槽内；
第二隔离介质层，位于所述第二隔离槽内，所述第二隔离介质层与所述第一隔离介质层共同包覆各所述有源柱的所述第一连接端，且所述第二隔离介质层与所述第一隔离介质层暴露出所述第二连接端；
多条间隔排布的字线结构；各所述字线结构均沿所述第二方向延伸，以包覆位于同一行的所述有源柱的所述沟道区域；
保护层，所述保护层环绕各所述有源柱的所述第二连接端。
9.根据权利要求8所述的半导体结构，其特征在于，所述半导体结构还包括：
多条间隔排布的位线；所述位线位于所述有源柱下方，各所述位线均沿所述第一方向延伸，以将位于同一列的所述有源柱的所述第一连接端依次串接。
10.根据权利要求8所述的半导体结构，其特征在于，所述第二隔离槽的宽度为所述第一隔离槽宽度的1.2倍～1.8倍。
11.根据权利要求8所述的半导体结构，其特征在于，所述字线结构包括：
栅极介质层，位于所述沟道区域的表面，且包覆所述沟道区域；
字线导电层，位于所述栅极介质层的表面，沿所述第二方向延伸，且包覆位于同一行的所述有源柱的所述沟道区域。
12.根据权利要求8所述的半导体结构，其特征在于，所述保护层包括图形化掩膜层；
所述图形化掩膜层位于所述第二连接端的顶部，且沿所述第一方向延伸。
13.根据权利要求12所述的半导体结构，其特征在于，所述保护层还包括侧墙；
所述侧墙位于所述第二连接端的侧壁，包覆所述第二连接端及所述图形化掩膜层，且填满所述第一隔离介质层及所述第二隔离介质层与所述图形化掩膜层之间的间隙。
14.根据权利要求8所述的半导体结构，其特征在于，所述半导体结构还包括：
填充介质层，所述填充介质层位于所述第一隔离介质层的上表面及所述第二隔离介质层的上表面，并填满相邻所述字线结构之间的间隙。
15.一种存储结构的制备方法，其特征在于，包括：
采用如权利要求1至7中任一项所述的半导体结构的制备方法制备所述半导体结构；
形成多个存储节点结构，所述存储节点结构位于所述有源柱的所述第二连接端的上方，与所述第二连接端一一对应连接；
形成多个电容器，所述电容器位于所述存储节点结构的上表面，与所述存储节点结构一一对应设置。
16.根据权利要求15所述的存储结构的制备方法，其特征在于，形成所述半导体结构之后，且形成所述存储节点结构之前，所述存储结构的制备方法还包括：
于所述有源柱的所述第二连接端的上表面形成金属硅化物层；所述存储节点结构形成于所述金属硅化物层的上表面。
17.一种存储结构，其特征在于，包括：
如权利要求8至14中任一项所述的半导体结构；
多个存储节点结构，所述存储节点结构位于所述有源柱的所述第二连接端的上方，与所述第二连接端一一对应连接；
多个电容器，所述电容器位于所述存储节点结构的上表面，与所述存储节点结构一一对应设置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115835624A (zh) * 2022-11-24 2023-03-21 北京超弦存储器研究院 存储器及其制造方法
CN115955839A (zh) * 2023-03-03 2023-04-11 长鑫存储技术有限公司 半导体结构及其制备方法
US20230335430A1 (en) * 2022-04-18 2023-10-19 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230335430A1 (en) * 2022-04-18 2023-10-19 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
US11854862B2 (en) * 2022-04-18 2023-12-26 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
CN115835624A (zh) * 2022-11-24 2023-03-21 北京超弦存储器研究院 存储器及其制造方法
CN115835624B (zh) * 2022-11-24 2024-01-30 北京超弦存储器研究院 存储器及其制造方法
CN115955839A (zh) * 2023-03-03 2023-04-11 长鑫存储技术有限公司 半导体结构及其制备方法
CN115955839B (zh) * 2023-03-03 2023-06-02 长鑫存储技术有限公司 半导体结构及其制备方法

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