JP2002110821A - メモリセル形成方法 - Google Patents
メモリセル形成方法Info
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Abstract
(57)【要約】
【課題】 ダミーポリシリコンを使用してメモリセルを
形成する方法の提供。 【解決手段】 基板を提供し、並びに基板の上に誘電質
構造層を形成する。続いて誘電質構造層の上に導体層と
研磨終止層を順次形成する。その後、基板上に一つのビ
ット線パターンを画定し且つビット線を形成する。その
後、導体層及び研磨終止層の側壁にギャップウォールを
形成し、並びにセルフアラインメタライズ工程を進行す
る。続いてビット線の上に酸化膜を充填し、さらに酸化
膜に対して研磨終止層までＣＭＰ或いはエッチバックを
進行する。最後に、研磨終止層を除去する。並びにポリ
シリコン層を堆積させワード線を形成する。
形成する方法の提供。 【解決手段】 基板を提供し、並びに基板の上に誘電質
構造層を形成する。続いて誘電質構造層の上に導体層と
研磨終止層を順次形成する。その後、基板上に一つのビ
ット線パターンを画定し且つビット線を形成する。その
後、導体層及び研磨終止層の側壁にギャップウォールを
形成し、並びにセルフアラインメタライズ工程を進行す
る。続いてビット線の上に酸化膜を充填し、さらに酸化
膜に対して研磨終止層までＣＭＰ或いはエッチバックを
進行する。最後に、研磨終止層を除去する。並びにポリ
シリコン層を堆積させワード線を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は一種のメモリアレイ
を形成する方法に係り、特にダミーポリシリコンを使用
してメモリセルを形成する方法に関する。
を形成する方法に係り、特にダミーポリシリコンを使用
してメモリセルを形成する方法に関する。
【０００２】
【従来の技術】図１は周知のＮＲＯＭ（ｎｉｔｒｉｄｅ
ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）セルである。セ
ルは、基板１０を具え、そのなかにソース１２とドレイ
ン１４が注入形成され、その上部にＯＮＯ構造１６が置
かれ、該ＯＮＯ構造は、二層の酸化膜１８及び２０の間
に一つの窒化膜１７を挟んだ構造とされる。このＯＮＯ
構造１６の上にゲート導体２２が置かれている。ソース
１２とドレイン１４の間にあって、一つのチャネル１５
がＯＮＯ構造１６の構造の下に形成されている。
ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）セルである。セ
ルは、基板１０を具え、そのなかにソース１２とドレイ
ン１４が注入形成され、その上部にＯＮＯ構造１６が置
かれ、該ＯＮＯ構造は、二層の酸化膜１８及び２０の間
に一つの窒化膜１７を挟んだ構造とされる。このＯＮＯ
構造１６の上にゲート導体２２が置かれている。ソース
１２とドレイン１４の間にあって、一つのチャネル１５
がＯＮＯ構造１６の構造の下に形成されている。
【０００３】窒化膜１７は電荷保留タイミング制御を提
供し、プログラム化メモリセルに用いられる。特に、電
圧をソース１２、ドレイン１４、及びゲート導体２２に
提供すると、電子がドレイン１４に向けて流れる。ホッ
トエレクトロン効果により、一つだけのホットエレクト
ロンが窒化膜下方の酸化膜１８に飛び込み、酸化膜１８
が非常に薄い時、ホットキャリア１７は窒化膜１７に収
集される。周知の技術によると、窒化膜１７はドレイン
１４近くの収集領域で電子即ち電荷２４を収集する。収
集された電荷２４は明らかにドレイン１４付近のメモリ
セルチャネルのスレショルド電圧を上昇させ、これはチ
ャネル１５部分のスレショルド電圧より高い。
供し、プログラム化メモリセルに用いられる。特に、電
圧をソース１２、ドレイン１４、及びゲート導体２２に
提供すると、電子がドレイン１４に向けて流れる。ホッ
トエレクトロン効果により、一つだけのホットエレクト
ロンが窒化膜下方の酸化膜１８に飛び込み、酸化膜１８
が非常に薄い時、ホットキャリア１７は窒化膜１７に収
集される。周知の技術によると、窒化膜１７はドレイン
１４近くの収集領域で電子即ち電荷２４を収集する。収
集された電荷２４は明らかにドレイン１４付近のメモリ
セルチャネルのスレショルド電圧を上昇させ、これはチ
ャネル１５部分のスレショルド電圧より高い。
【０００４】読み取り時には、もとのソース、ドレイン
の電性が調整され、即ちソース１２の電圧が増加され、
ドレイン１４の電圧が下げられる。収集された電荷２４
が存在し、比較的高いスレショルド電圧が読み取るメモ
リセルにある時、メモリセル部分は導通状態とされな
い。もし収集電荷２４が存在せねば、ゲート導体２２の
読み取り電圧が比較的低いスレショルド電圧を克服で
き、並びにチャネル１５が反転し導通する。
の電性が調整され、即ちソース１２の電圧が増加され、
ドレイン１４の電圧が下げられる。収集された電荷２４
が存在し、比較的高いスレショルド電圧が読み取るメモ
リセルにある時、メモリセル部分は導通状態とされな
い。もし収集電荷２４が存在せねば、ゲート導体２２の
読み取り電圧が比較的低いスレショルド電圧を克服で
き、並びにチャネル１５が反転し導通する。
【０００５】図２に示されるのは上述のメモリセルを応
用した周知のメモリアレイのある一列の側辺である。基
板１０の上のビット線１２はメモリセルのソース或いは
ドレインとされ、ビット線酸化物５０は、ＯＮＯ構造
（符号１８、１７及び２０の部分）で隔離されている。
ＯＮＯ構造とビット線酸化物５０の上にはポリシリコン
６０があり、ワード線が形成される。そのうちＯＮＯ構
造（符号１８、１７及び２０の部分）の上方のワード線
は上述のメモリセルのゲート構造とされる。このメモリ
アレイにおいて、ビット線酸化物５０は周知のＬＯＣＯ
Ｓ法で形成され、このためビット線酸化物５０の下方の
ビット線は工程上、セルフアラインサリサイド工程を使
用して抵抗値を下げることができなかった。さらに、比
較的高い熱予算工程は、工程の進行中に改善を行う必要
があった。
用した周知のメモリアレイのある一列の側辺である。基
板１０の上のビット線１２はメモリセルのソース或いは
ドレインとされ、ビット線酸化物５０は、ＯＮＯ構造
（符号１８、１７及び２０の部分）で隔離されている。
ＯＮＯ構造とビット線酸化物５０の上にはポリシリコン
６０があり、ワード線が形成される。そのうちＯＮＯ構
造（符号１８、１７及び２０の部分）の上方のワード線
は上述のメモリセルのゲート構造とされる。このメモリ
アレイにおいて、ビット線酸化物５０は周知のＬＯＣＯ
Ｓ法で形成され、このためビット線酸化物５０の下方の
ビット線は工程上、セルフアラインサリサイド工程を使
用して抵抗値を下げることができなかった。さらに、比
較的高い熱予算工程は、工程の進行中に改善を行う必要
があった。
【０００６】
【発明が解決しようとする課題】上述の周知の技術にお
いて、周知のメモリセル製造工程の発生する多くの欠点
を鑑み、本発明は、ダミー層を使用し、ビット線形成時
にゲート酸化膜とＯＮＯ構造を保護する方法を提供する
ことを主要な目的としている。本発明によると、ダミー
層はさらにビット線を画定するセルフアラインサリサイ
ドに用いられて電気抵抗を下げる。
いて、周知のメモリセル製造工程の発生する多くの欠点
を鑑み、本発明は、ダミー層を使用し、ビット線形成時
にゲート酸化膜とＯＮＯ構造を保護する方法を提供する
ことを主要な目的としている。本発明によると、ダミー
層はさらにビット線を画定するセルフアラインサリサイ
ドに用いられて電気抵抗を下げる。
【０００７】本発明のもう一つの目的は、ビット線の受
ける熱予算が比較的少なく、寸法を縮小し、さらに小さ
いセルギャップ、及びチャネル長を形成するのに有効な
メモリセル形成方法を提供することにある。本発明によ
ると、減少する熱予算は二つあり、その一つは周辺ゲー
ト酸化膜とＯＮＯ構造をビット線形成の前に形成するこ
とにより減少するメモリアレイの熱予算であり、もう一
つは非伝統的な熱酸化法とは異なりビット線酸化膜を高
密度プラズマ法或いはＳＯＧ（ｓｐｉｎ−ｏｎ−ｇｌａ
ｓｓ）で形成することにより減少するメモリアレイの熱
予算である。
ける熱予算が比較的少なく、寸法を縮小し、さらに小さ
いセルギャップ、及びチャネル長を形成するのに有効な
メモリセル形成方法を提供することにある。本発明によ
ると、減少する熱予算は二つあり、その一つは周辺ゲー
ト酸化膜とＯＮＯ構造をビット線形成の前に形成するこ
とにより減少するメモリアレイの熱予算であり、もう一
つは非伝統的な熱酸化法とは異なりビット線酸化膜を高
密度プラズマ法或いはＳＯＧ（ｓｐｉｎ−ｏｎ−ｇｌａ
ｓｓ）で形成することにより減少するメモリアレイの熱
予算である。
【０００８】
【課題を解決するための手段】請求項１の発明は、基板
を提供するステップ、該基板の上に誘電質構造層を形成
するステップ、該誘電質構造層の上に順に一つの導体層
と一つの研磨終止層を形成するステップ、該基板の上に
ビット線パターンを定義し並びにビット線を形成するス
テップ、該導体層及び該研磨終止層の側壁にギャップウ
ォールを形成するステップ、セルフアラインメタライズ
工程を進行するステップ、該ビット線上に酸化膜を充填
するステップ、該酸化膜に対して研磨終止層までエッチ
ングするステップ、該研磨終止層を除去するステップ、
ポリシリコン層を堆積させてワード線の形成に用いるス
テップ、少なくとも以上のステップを包括する、メモリ
セル形成方法としている。請求項２の発明は、請求項１
に記載のメモリセル形成方法において、前記誘電質構造
層がＯＮＯ構造を有することを特徴とする、メモリセル
形成方法としている。請求項３の発明は、請求項１に記
載のメモリセル形成方法において、前記導体層をポリシ
リコン、タングステン、タンタル及びサリサイドが組成
するグループ元素より選択することを特徴とする、メモ
リセル形成方法としている。請求項４の発明は、請求項
１に記載のメモリセル形成方法において、前記酸化膜を
高密度プラズマＣＶＤで形成することを特徴とする、メ
モリセル形成方法としている。請求項５の発明は、請求
項４に記載のメモリセル形成方法において、酸化膜に対
してエッチング終止層までエッチングするステップに代
えて、ＣＭＰで研磨終止層まで研磨することを特徴とす
る、メモリセル形成方法としている。請求項６の発明
は、請求項１に記載のメモリセル形成方法において、酸
化膜をＳＯＧで形成することを特徴とする、メモリセル
形成方法としている。請求項７の発明は、請求項６に記
載のメモリセル形成方法において、酸化膜に対してエッ
チング終止層までエッチングするステップに代えて、Ｃ
ＭＰで研磨終止層まで研磨することを特徴とする、メモ
リセル形成方法としている。請求項８の発明は、請求項
１に記載のメモリセル形成方法において、誘電質構造層
が酸化物を含むことを特徴とする、メモリセル形成方法
としている。請求項９の発明は、請求項１に記載のメモ
リセル形成方法において、研磨終止層が窒化膜を含むこ
とを特徴とする、メモリセル形成方法としている。請求
項１０の発明は、請求項１に記載のメモリセル形成方法
において、基板の上にビット線パターンを定義し並びに
ビット線を形成するステップが、少なくとも、一部分の
研磨終止層、ポリシリコン層、及び誘電質構造層を順に
エッチングするステップと、イオン注入法で基板上にイ
オンドープ領域を形成するステップと、を包括すること
を特徴とする、メモリセル形成方法としている。請求項
１１の発明は、請求項１に記載のメモリセル形成方法に
おいて、ポリシリコン層を堆積させてワード線の形成に
用いるステップは少なくとも、該ポリシリコン層を堆積
させるステップと、該ワード線のパターンを該ポリシリ
コン層に転写するステップと、を包括することを特徴と
する、メモリセル形成方法としている。請求項１２の発
明は、請求項１に記載のメモリセル形成方法において、
メモリセルの周囲にＭＯＳ素子を形成するステップをさ
らに含むことを特徴とする、メモリセル形成方法として
いる。請求項１３の発明は、基板を提供するステップ、
該基板の上に誘電質構造層を形成するステップ、該誘電
質構造層の上に順に第１のポリシリコン層と一つの窒化
膜を形成するステップ、該基板上にビット線パターンを
定義し並びにビット線を形成するステップ、該第１のポ
リシリコン層と該窒化膜の側壁にギャップウォールを形
成するステップ、セルフアラインメタライズ工程を進行
するステップ、高密度プラズマＣＶＤで酸化膜を形成す
るステップ、ＣＭＰで該窒化膜まで研磨するステップ、
該窒化膜を除去するステップ、第２のポリシリコン層を
堆積させてワード線を形成するのに用いるステップ、少
なくとも以上のステップを包括する、メモリセル形成方
法としている。請求項１４の発明は、請求項１３に記載
のメモリセル形成方法において、前記誘電質構造層がＯ
ＮＯ構造を有することを特徴とする、メモリセル形成方
法としている。請求項１５の発明は、請求項１３に記載
のメモリセル形成方法において、前記誘電質構造層が酸
化物を含むことを特徴とする、メモリセル形成方法とし
ている。請求項１６の発明は、請求項１３に記載のメモ
リセル形成方法において、基板の上にビット線パターン
を定義し並びにビット線を形成するステップが、少なく
とも、一部分の研磨終止層、第１のポリシリコン層、及
び誘電質構造層を順にエッチングするステップと、イオ
ン注入法で基板上にイオンドープ領域を形成するステッ
プと、を包括することを特徴とする、メモリセル形成方
法としている。請求項１７の発明は、請求項１３に記載
のメモリセル形成方法において、第２のポリシリコン層
を堆積させてワード線を形成するのに用いるステップが
少なくとも、該第２のポリシリコン層を堆積させるステ
ップと、該ワード線のパターンを該第２のポリシリコン
層に転写するステップと、を包括することを特徴とす
る、メモリセル形成方法としている。請求項１８の発明
は、請求項１３に記載のメモリセル形成方法において、
メモリセルの周囲にＭＯＳ素子を形成するステップをさ
らに含むことを特徴とする、メモリセル形成方法として
いる。請求項１９の発明は、基板を提供するステップ、
該基板の上に隔離素子を形成することによりＭＯＳ素子
領域とセル領域を形成するステップ、該セル領域の上に
誘電質構造層を形成するステップ、該ＭＯＳ素子領域の
基板の上にスレショルド電圧注入区を形成するステッ
プ、該基板の上に順に導体層と研磨終止層を形成するス
テップ、該セル領域の上にビット線パターンを定義し並
びにビット線を形成するステップ、該導体層と該研磨終
止層の側壁にギャップウォールを形成するステップ、セ
ルフアラインメタライズ工程を進行するステップ、該ビ
ット線の上に酸化膜を充填するステップ、該酸化膜に対
して該研磨終止層までエッチングするステップ、該研磨
終止層を除去するステップ、ポリシリコン層を堆積さ
せ、セル領域上に一つのワード線を形成し、このＭＯＳ
素子のゲートの側壁にギャップウォールを形成するステ
ップ、該ＭＯＳ素子の基板上にソースドレイン領域を形
成するステップ、以上を少なくとも包括する、ＲＯＭ形
成方法としている。請求項２０の発明は、請求項１９に
記載のＲＯＭ形成方法において、前記誘電質構造層がＯ
ＮＯ構造を有することを特徴とする、ＲＯＭ形成方法と
している。請求項２１の発明は、請求項１９に記載のＲ
ＯＭ形成方法において、導体層をポリシリコン、タング
ステン、タンタル及びサリサイドが組成するグループ元
素より選択することを特徴とする、ＲＯＭ形成方法とし
ている。請求項２２の発明は、請求項１９に記載のＲＯ
Ｍ形成方法において、酸化膜を高密度プラズマＣＶＤで
形成することを特徴とする、ＲＯＭ形成方法としてい
る。請求項２３の発明は、請求項２２に記載のＲＯＭ形
成方法において、酸化膜に対して研磨終止層までエッチ
ングするステップにおいて、ＣＭＰで研磨終止層まで研
磨することを特徴とする、ＲＯＭ形成方法としている。
請求項２４の発明は、請求項１９に記載のＲＯＭ形成方
法において、酸化膜をＳＯＧで形成することを特徴とす
る、ＲＯＭ形成方法としている。請求項２５の発明は、
請求項２４に記載のＲＯＭ形成方法において、酸化膜に
対して研磨終止層までエッチングするステップにおい
て、ＣＭＰで研磨終止層まで研磨することを特徴とす
る、ＲＯＭ形成方法としている。請求項２６の発明は、
請求項１９に記載のＲＯＭ形成方法において、誘電質構
造層が酸化物を含むことを特徴とする、ＲＯＭ形成方法
としている。請求項２７の発明は、請求項１９に記載の
ＲＯＭ形成方法において、研磨終止層が窒化膜を含むこ
とを特徴とする、ＲＯＭ形成方法としている。請求項２
８の発明は、請求項１９に記載のＲＯＭ形成方法におい
て、隔離素子がＳＴＩであることを特徴とする、ＲＯＭ
形成方法としている。請求項２９の発明は、請求項１９
に記載のＲＯＭ形成方法において、隔離素子がフィール
ド酸化領域であることを特徴とする、ＲＯＭ形成方法と
している。請求項３０の発明は、請求項１９に記載のＲ
ＯＭ形成方法において、セル領域の上にビット線パター
ンを定義し並びにビット線を形成するステップが、少な
くとも、一部分の研磨終止層、ポリシリコン層及び及び
誘電質構造層をエッチングするステップと、イオン注入
法で基板の上にイオンドープ領域を形成するステップ
と、を包括することを特徴とする、ＲＯＭ形成方法とし
ている。請求項３１の発明は、請求項１９に記載のＲＯ
Ｍ形成方法において、ポリシリコン層を堆積させ、セル
領域上に一つのワード線を形成するステップが、少なく
とも、ポリシリコン層を堆積させるステップと、ワード
線のパターンを該ポリシリコン層に転写するステップ
と、を包括することを特徴とする、ＲＯＭ形成方法とし
ている。
を提供するステップ、該基板の上に誘電質構造層を形成
するステップ、該誘電質構造層の上に順に一つの導体層
と一つの研磨終止層を形成するステップ、該基板の上に
ビット線パターンを定義し並びにビット線を形成するス
テップ、該導体層及び該研磨終止層の側壁にギャップウ
ォールを形成するステップ、セルフアラインメタライズ
工程を進行するステップ、該ビット線上に酸化膜を充填
するステップ、該酸化膜に対して研磨終止層までエッチ
ングするステップ、該研磨終止層を除去するステップ、
ポリシリコン層を堆積させてワード線の形成に用いるス
テップ、少なくとも以上のステップを包括する、メモリ
セル形成方法としている。請求項２の発明は、請求項１
に記載のメモリセル形成方法において、前記誘電質構造
層がＯＮＯ構造を有することを特徴とする、メモリセル
形成方法としている。請求項３の発明は、請求項１に記
載のメモリセル形成方法において、前記導体層をポリシ
リコン、タングステン、タンタル及びサリサイドが組成
するグループ元素より選択することを特徴とする、メモ
リセル形成方法としている。請求項４の発明は、請求項
１に記載のメモリセル形成方法において、前記酸化膜を
高密度プラズマＣＶＤで形成することを特徴とする、メ
モリセル形成方法としている。請求項５の発明は、請求
項４に記載のメモリセル形成方法において、酸化膜に対
してエッチング終止層までエッチングするステップに代
えて、ＣＭＰで研磨終止層まで研磨することを特徴とす
る、メモリセル形成方法としている。請求項６の発明
は、請求項１に記載のメモリセル形成方法において、酸
化膜をＳＯＧで形成することを特徴とする、メモリセル
形成方法としている。請求項７の発明は、請求項６に記
載のメモリセル形成方法において、酸化膜に対してエッ
チング終止層までエッチングするステップに代えて、Ｃ
ＭＰで研磨終止層まで研磨することを特徴とする、メモ
リセル形成方法としている。請求項８の発明は、請求項
１に記載のメモリセル形成方法において、誘電質構造層
が酸化物を含むことを特徴とする、メモリセル形成方法
としている。請求項９の発明は、請求項１に記載のメモ
リセル形成方法において、研磨終止層が窒化膜を含むこ
とを特徴とする、メモリセル形成方法としている。請求
項１０の発明は、請求項１に記載のメモリセル形成方法
において、基板の上にビット線パターンを定義し並びに
ビット線を形成するステップが、少なくとも、一部分の
研磨終止層、ポリシリコン層、及び誘電質構造層を順に
エッチングするステップと、イオン注入法で基板上にイ
オンドープ領域を形成するステップと、を包括すること
を特徴とする、メモリセル形成方法としている。請求項
１１の発明は、請求項１に記載のメモリセル形成方法に
おいて、ポリシリコン層を堆積させてワード線の形成に
用いるステップは少なくとも、該ポリシリコン層を堆積
させるステップと、該ワード線のパターンを該ポリシリ
コン層に転写するステップと、を包括することを特徴と
する、メモリセル形成方法としている。請求項１２の発
明は、請求項１に記載のメモリセル形成方法において、
メモリセルの周囲にＭＯＳ素子を形成するステップをさ
らに含むことを特徴とする、メモリセル形成方法として
いる。請求項１３の発明は、基板を提供するステップ、
該基板の上に誘電質構造層を形成するステップ、該誘電
質構造層の上に順に第１のポリシリコン層と一つの窒化
膜を形成するステップ、該基板上にビット線パターンを
定義し並びにビット線を形成するステップ、該第１のポ
リシリコン層と該窒化膜の側壁にギャップウォールを形
成するステップ、セルフアラインメタライズ工程を進行
するステップ、高密度プラズマＣＶＤで酸化膜を形成す
るステップ、ＣＭＰで該窒化膜まで研磨するステップ、
該窒化膜を除去するステップ、第２のポリシリコン層を
堆積させてワード線を形成するのに用いるステップ、少
なくとも以上のステップを包括する、メモリセル形成方
法としている。請求項１４の発明は、請求項１３に記載
のメモリセル形成方法において、前記誘電質構造層がＯ
ＮＯ構造を有することを特徴とする、メモリセル形成方
法としている。請求項１５の発明は、請求項１３に記載
のメモリセル形成方法において、前記誘電質構造層が酸
化物を含むことを特徴とする、メモリセル形成方法とし
ている。請求項１６の発明は、請求項１３に記載のメモ
リセル形成方法において、基板の上にビット線パターン
を定義し並びにビット線を形成するステップが、少なく
とも、一部分の研磨終止層、第１のポリシリコン層、及
び誘電質構造層を順にエッチングするステップと、イオ
ン注入法で基板上にイオンドープ領域を形成するステッ
プと、を包括することを特徴とする、メモリセル形成方
法としている。請求項１７の発明は、請求項１３に記載
のメモリセル形成方法において、第２のポリシリコン層
を堆積させてワード線を形成するのに用いるステップが
少なくとも、該第２のポリシリコン層を堆積させるステ
ップと、該ワード線のパターンを該第２のポリシリコン
層に転写するステップと、を包括することを特徴とす
る、メモリセル形成方法としている。請求項１８の発明
は、請求項１３に記載のメモリセル形成方法において、
メモリセルの周囲にＭＯＳ素子を形成するステップをさ
らに含むことを特徴とする、メモリセル形成方法として
いる。請求項１９の発明は、基板を提供するステップ、
該基板の上に隔離素子を形成することによりＭＯＳ素子
領域とセル領域を形成するステップ、該セル領域の上に
誘電質構造層を形成するステップ、該ＭＯＳ素子領域の
基板の上にスレショルド電圧注入区を形成するステッ
プ、該基板の上に順に導体層と研磨終止層を形成するス
テップ、該セル領域の上にビット線パターンを定義し並
びにビット線を形成するステップ、該導体層と該研磨終
止層の側壁にギャップウォールを形成するステップ、セ
ルフアラインメタライズ工程を進行するステップ、該ビ
ット線の上に酸化膜を充填するステップ、該酸化膜に対
して該研磨終止層までエッチングするステップ、該研磨
終止層を除去するステップ、ポリシリコン層を堆積さ
せ、セル領域上に一つのワード線を形成し、このＭＯＳ
素子のゲートの側壁にギャップウォールを形成するステ
ップ、該ＭＯＳ素子の基板上にソースドレイン領域を形
成するステップ、以上を少なくとも包括する、ＲＯＭ形
成方法としている。請求項２０の発明は、請求項１９に
記載のＲＯＭ形成方法において、前記誘電質構造層がＯ
ＮＯ構造を有することを特徴とする、ＲＯＭ形成方法と
している。請求項２１の発明は、請求項１９に記載のＲ
ＯＭ形成方法において、導体層をポリシリコン、タング
ステン、タンタル及びサリサイドが組成するグループ元
素より選択することを特徴とする、ＲＯＭ形成方法とし
ている。請求項２２の発明は、請求項１９に記載のＲＯ
Ｍ形成方法において、酸化膜を高密度プラズマＣＶＤで
形成することを特徴とする、ＲＯＭ形成方法としてい
る。請求項２３の発明は、請求項２２に記載のＲＯＭ形
成方法において、酸化膜に対して研磨終止層までエッチ
ングするステップにおいて、ＣＭＰで研磨終止層まで研
磨することを特徴とする、ＲＯＭ形成方法としている。
請求項２４の発明は、請求項１９に記載のＲＯＭ形成方
法において、酸化膜をＳＯＧで形成することを特徴とす
る、ＲＯＭ形成方法としている。請求項２５の発明は、
請求項２４に記載のＲＯＭ形成方法において、酸化膜に
対して研磨終止層までエッチングするステップにおい
て、ＣＭＰで研磨終止層まで研磨することを特徴とす
る、ＲＯＭ形成方法としている。請求項２６の発明は、
請求項１９に記載のＲＯＭ形成方法において、誘電質構
造層が酸化物を含むことを特徴とする、ＲＯＭ形成方法
としている。請求項２７の発明は、請求項１９に記載の
ＲＯＭ形成方法において、研磨終止層が窒化膜を含むこ
とを特徴とする、ＲＯＭ形成方法としている。請求項２
８の発明は、請求項１９に記載のＲＯＭ形成方法におい
て、隔離素子がＳＴＩであることを特徴とする、ＲＯＭ
形成方法としている。請求項２９の発明は、請求項１９
に記載のＲＯＭ形成方法において、隔離素子がフィール
ド酸化領域であることを特徴とする、ＲＯＭ形成方法と
している。請求項３０の発明は、請求項１９に記載のＲ
ＯＭ形成方法において、セル領域の上にビット線パター
ンを定義し並びにビット線を形成するステップが、少な
くとも、一部分の研磨終止層、ポリシリコン層及び及び
誘電質構造層をエッチングするステップと、イオン注入
法で基板の上にイオンドープ領域を形成するステップ
と、を包括することを特徴とする、ＲＯＭ形成方法とし
ている。請求項３１の発明は、請求項１９に記載のＲＯ
Ｍ形成方法において、ポリシリコン層を堆積させ、セル
領域上に一つのワード線を形成するステップが、少なく
とも、ポリシリコン層を堆積させるステップと、ワード
線のパターンを該ポリシリコン層に転写するステップ
と、を包括することを特徴とする、ＲＯＭ形成方法とし
ている。
【０００９】
【発明の実施の形態】本発明は一種のメモリセル形成方
法を提供する。本発明によると、まず基板を提供し、並
びに基板の上に誘電質構造層を形成する。本発明による
と、誘電質構造層はＯＮＯ構造層或いは酸化物層を包括
し、そのうち形成したＯＮＯ構造はＮＲＯＭを形成で
き、酸化物層はＭＲＯＭ（ｍａｓｋ ＲＯＭ）を形成で
きる。さらに、その後に本発明の一つの重要なステップ
を行う。即ち、誘電質構造層の上に第１ポリシリコン層
と窒化膜を形成する。その後、基板上に一つのビット線
パターンを画定し且つビット線を形成する。そのうち、
ビット線形成の過程は、一部の誘電質構造層のエッチン
グを含む。続いて第１ポリシリコン層及び窒化膜の側壁
にギャップウォールを形成し、並びにセルフアラインメ
タライズ工程を進行してビット線にサリサイドを形成す
る。その後、本発明のもう一つの重要なステップを行
う。即ち、高密度プラズマＣＶＤ或いはＳＯＧでビット
線酸化層を形成し、その後、窒化膜までＣＭＰで研磨す
るかエッチバックする。最後に窒化膜を除去し、並びに
第２ポリシリコン層を堆積してワード線の形成に用い
る。
法を提供する。本発明によると、まず基板を提供し、並
びに基板の上に誘電質構造層を形成する。本発明による
と、誘電質構造層はＯＮＯ構造層或いは酸化物層を包括
し、そのうち形成したＯＮＯ構造はＮＲＯＭを形成で
き、酸化物層はＭＲＯＭ（ｍａｓｋ ＲＯＭ）を形成で
きる。さらに、その後に本発明の一つの重要なステップ
を行う。即ち、誘電質構造層の上に第１ポリシリコン層
と窒化膜を形成する。その後、基板上に一つのビット線
パターンを画定し且つビット線を形成する。そのうち、
ビット線形成の過程は、一部の誘電質構造層のエッチン
グを含む。続いて第１ポリシリコン層及び窒化膜の側壁
にギャップウォールを形成し、並びにセルフアラインメ
タライズ工程を進行してビット線にサリサイドを形成す
る。その後、本発明のもう一つの重要なステップを行
う。即ち、高密度プラズマＣＶＤ或いはＳＯＧでビット
線酸化層を形成し、その後、窒化膜までＣＭＰで研磨す
るかエッチバックする。最後に窒化膜を除去し、並びに
第２ポリシリコン層を堆積してワード線の形成に用い
る。
【００１０】
【実施例】本発明の半導体素子はさらに広い範囲に応用
でき、並びに異なる半導体材料で製造できる。現在の主
要な半導体素子はシリコン基板の上に製造されているた
め、以下に本発明の半導体素子を、シリコン基板を応用
した実施例を挙げて説明する。このシリコン基板上への
応用は最もよく見られる応用でもある。しかし、本発明
はその他の材料の基板上にも応用される、例えばＧａＡ
ｓ基板、ゲルマニウム基板の上にも運用されうる。この
ため、本発明の応用はシリコン半導体材料で製造された
素子上に限定されるわけではなく、その他の半導体材料
で製造された素子上にも運用されうる。
でき、並びに異なる半導体材料で製造できる。現在の主
要な半導体素子はシリコン基板の上に製造されているた
め、以下に本発明の半導体素子を、シリコン基板を応用
した実施例を挙げて説明する。このシリコン基板上への
応用は最もよく見られる応用でもある。しかし、本発明
はその他の材料の基板上にも応用される、例えばＧａＡ
ｓ基板、ゲルマニウム基板の上にも運用されうる。この
ため、本発明の応用はシリコン半導体材料で製造された
素子上に限定されるわけではなく、その他の半導体材料
で製造された素子上にも運用されうる。
【００１１】さらに、本発明に記載の実施例の図面はシ
リコン半導体素子とされるが、しかし、本発明の図面は
本発明の応用範囲を限定するために提示されたものでは
ない。例えば、絶縁のゲート制御構造を使用した例があ
り、しかし周知のとおり、絶縁のゲートはその他の構造
に代えられうる。このように、本発明の半導体装置は図
示された構造に限定されない。この装置は以下に示され
る本発明の実施例の使用と応用を包括する。
リコン半導体素子とされるが、しかし、本発明の図面は
本発明の応用範囲を限定するために提示されたものでは
ない。例えば、絶縁のゲート制御構造を使用した例があ
り、しかし周知のとおり、絶縁のゲートはその他の構造
に代えられうる。このように、本発明の半導体装置は図
示された構造に限定されない。この装置は以下に示され
る本発明の実施例の使用と応用を包括する。
【００１２】さらに、半導体素子の異なる部分は寸法に
照らし合わせて表示されていない。その寸法とその他の
関連寸法は誇張表示されて、本発明を明確に描写し理解
を深める。本発明の半導体素子の良好な実施例の描写は
特定のｐ型領域とｎ型領域を包括するが、ただし半導体
素子中の異なる領域の導電性は互換可能である。増強
（ｅｎｈａｎｃｅｍｅｎｔ）モードと欠乏（ｄｅｐｌｅ
ｔｉｏｎ）モードも同様に互換可能である。
照らし合わせて表示されていない。その寸法とその他の
関連寸法は誇張表示されて、本発明を明確に描写し理解
を深める。本発明の半導体素子の良好な実施例の描写は
特定のｐ型領域とｎ型領域を包括するが、ただし半導体
素子中の異なる領域の導電性は互換可能である。増強
（ｅｎｈａｎｃｅｍｅｎｔ）モードと欠乏（ｄｅｐｌｅ
ｔｉｏｎ）モードも同様に互換可能である。
【００１３】さらに、ここに描かれる実施例の幅と深さ
は異なる段階の二次元で表示されるが、表示される領域
はウエハーの三次元セルの一部分に過ぎず、そのうちウ
エハーは三次元空間中に配列された多くのセルを含みう
る。相対的に、実際の素子を製造する時、図示される領
域は三次元の長さ、幅及び高度を有する。
は異なる段階の二次元で表示されるが、表示される領域
はウエハーの三次元セルの一部分に過ぎず、そのうちウ
エハーは三次元空間中に配列された多くのセルを含みう
る。相対的に、実際の素子を製造する時、図示される領
域は三次元の長さ、幅及び高度を有する。
【００１４】本発明は一種のメモリセル形成方法を提供
する。本発明によると、まず基板を提供し、並びに基板
の上に誘電質構造層を形成する。本発明によると、誘電
質構造層はＯＮＯ構造層或いは酸化物構造を包括し、そ
のうちＯＮＯ構造を形成するとＮＲＯＭを形成でき、酸
化物構造を形成するとＭＲＯＭ（ｍａｓｋ ＲＯＭ）を
形成できる。その後に本発明の一つの重要なステップを
行う。即ち、誘電質構造層の上にダミー層と研磨終止層
を順に形成し、その後、ビット線パターンを画定し且つ
ビット線を形成する。その後、ダミー層と研磨終止層の
側壁にギャップウォールを形成する。続いて本発明のも
う一つの重要なステップを行う。即ち、セルフアライン
サリサイド工程によりビット線にサリサイドを形成す
る。このステップによりビット線の抵抗値を下げること
ができる。その後、高密度プラズマＣＶＤ或いはＳＯＧ
でビット線の上に酸化シリコンを充填し、さらにＣＭＰ
或いはエッチバックで突出した酸化膜を平坦化する。そ
のうちダミー層の上の研磨終止層はここではＣＭＰされ
る終止層とされる。その後、研磨終止層を除去し、並び
に一層のポリシリコン層を堆積させてワード線を形成す
る。
する。本発明によると、まず基板を提供し、並びに基板
の上に誘電質構造層を形成する。本発明によると、誘電
質構造層はＯＮＯ構造層或いは酸化物構造を包括し、そ
のうちＯＮＯ構造を形成するとＮＲＯＭを形成でき、酸
化物構造を形成するとＭＲＯＭ（ｍａｓｋ ＲＯＭ）を
形成できる。その後に本発明の一つの重要なステップを
行う。即ち、誘電質構造層の上にダミー層と研磨終止層
を順に形成し、その後、ビット線パターンを画定し且つ
ビット線を形成する。その後、ダミー層と研磨終止層の
側壁にギャップウォールを形成する。続いて本発明のも
う一つの重要なステップを行う。即ち、セルフアライン
サリサイド工程によりビット線にサリサイドを形成す
る。このステップによりビット線の抵抗値を下げること
ができる。その後、高密度プラズマＣＶＤ或いはＳＯＧ
でビット線の上に酸化シリコンを充填し、さらにＣＭＰ
或いはエッチバックで突出した酸化膜を平坦化する。そ
のうちダミー層の上の研磨終止層はここではＣＭＰされ
る終止層とされる。その後、研磨終止層を除去し、並び
に一層のポリシリコン層を堆積させてワード線を形成す
る。
【００１５】以下の図３から図１６は本発明の一つの望
ましい実施例を示す。この実施例では、メモリセルはＭ
ＯＳ素子と共に形成され、また本発明の製造工程は高圧
ＭＯＳ素子と減圧ＭＯＳ素子を形成できる（ほとんどの
プログラマブルＲＯＭは高圧素子と減圧素子を同時に必
要とする）。さらに、本実施例はＮＲＯＭを形成する
が、ＭＲＯＭを形成することも可能である。
ましい実施例を示す。この実施例では、メモリセルはＭ
ＯＳ素子と共に形成され、また本発明の製造工程は高圧
ＭＯＳ素子と減圧ＭＯＳ素子を形成できる（ほとんどの
プログラマブルＲＯＭは高圧素子と減圧素子を同時に必
要とする）。さらに、本実施例はＮＲＯＭを形成する
が、ＭＲＯＭを形成することも可能である。
【００１６】図３に示されるように、基板１００の上に
隔離素子１１０を形成する。本実施例では、隔離素子１
１０はＳＴＩ（ｓａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌ
ａｔｉｏｎ）とされるが、周知のＬＯＣＯＳで形成した
フィールド酸化領域とすることも可能である。一般にＳ
ＴＩを形成する方法は、基板１００の上に順に窒化膜と
レジスト層（図示せず）を形成し、その後、周知のリソ
グラフィー技術でＳＴＩのパターンをホトレジスト層に
転写し、さらにホトレジスト層を窒化膜に対するマスク
としてエッチングしてＳＴＩのパターンを窒化膜に転写
する。続いて、周知のエッチング工程で基板１００にト
レンチを形成する。その後、熱酸化法で酸化膜をトレン
チ中に充填し、さらにホトレジスト層、窒化膜を除去す
る。本実施例では、隔離素子１１０−２の外側がウエハ
のメモリアレイとされ、隔離素子１１０の中間と隔離素
子１１０−１の外側がＭＯＳ素子とされる。
隔離素子１１０を形成する。本実施例では、隔離素子１
１０はＳＴＩ（ｓａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌ
ａｔｉｏｎ）とされるが、周知のＬＯＣＯＳで形成した
フィールド酸化領域とすることも可能である。一般にＳ
ＴＩを形成する方法は、基板１００の上に順に窒化膜と
レジスト層（図示せず）を形成し、その後、周知のリソ
グラフィー技術でＳＴＩのパターンをホトレジスト層に
転写し、さらにホトレジスト層を窒化膜に対するマスク
としてエッチングしてＳＴＩのパターンを窒化膜に転写
する。続いて、周知のエッチング工程で基板１００にト
レンチを形成する。その後、熱酸化法で酸化膜をトレン
チ中に充填し、さらにホトレジスト層、窒化膜を除去す
る。本実施例では、隔離素子１１０−２の外側がウエハ
のメモリアレイとされ、隔離素子１１０の中間と隔離素
子１１０−１の外側がＭＯＳ素子とされる。
【００１７】図４に示されるように、ＭＯＳ素子領域に
ウェル１０４、１０６が形成され、メモリアレイ領域に
セルドープ領域１０２が形成される。本実施例では、ウ
ェル１０４と１０６にホウ素とリン（そのうちホウ素は
ｎＭＯＳに用いられ、リンはｐＭＯＳに用いられる）を
ドーパントとし、イオン注入を進行し、セルドープ領域
１０２のドーパントはホウ素とされる。ウェル１０４と
１０６のドーパント濃度は１０12／ｃｍ2 から１０13／
ｃｍ2 とされ、セルドープ領域１０２のドーパント濃度
は１０12／ｃｍ2 から１０13／ｃｍ2 とされる。
ウェル１０４、１０６が形成され、メモリアレイ領域に
セルドープ領域１０２が形成される。本実施例では、ウ
ェル１０４と１０６にホウ素とリン（そのうちホウ素は
ｎＭＯＳに用いられ、リンはｐＭＯＳに用いられる）を
ドーパントとし、イオン注入を進行し、セルドープ領域
１０２のドーパントはホウ素とされる。ウェル１０４と
１０６のドーパント濃度は１０12／ｃｍ2 から１０13／
ｃｍ2 とされ、セルドープ領域１０２のドーパント濃度
は１０12／ｃｍ2 から１０13／ｃｍ2 とされる。
【００１８】図５に示されるように、メモリセル領域の
上にＯＮＯ構造１３２を形成し、このＯＮＯ構造は、窒
化膜１３０を第１の酸化膜１２０と第２の酸化膜１２２
の中間に挟んでなる。本実施例では、ＯＮＯ構造１３２
を形成してプログラマブルＮＲＯＭを形成するのに用い
る。しかし、一層の酸化膜を形成した場合はＭＲＯＭ
（ｍａｓｋ ＲＯＭ）を形成することができる。ＯＮＯ
構造１３２は、まずＭＯＳ素子領域上にホトレジスト層
（図示せず）を形成し、その後、順にメモリアレイ領域
の基板１００上に、順に、下部酸化膜１２０、窒化膜１
３０、及び上部酸化膜１２２を形成し、その後、さらに
ホトレジスト層を除去することにより形成するか、或い
は、先にＯＮＯ構造１３２を形成し、さらにＭＯＳ素子
の上のＯＮＯ構造１３２を除去する。酸化膜１２０は通
常熱酸化法で形成され、全体のウエハーがファーネスに
送られ７５０℃から１０００℃に加熱され、この酸化膜
１２０の厚さは２０から１５０Åとされる。窒化膜１３
０は一般にＣＶＤで形成され、窒化膜１３０の厚さは２
０から１５０Åとされる。酸化膜１２２はＣＶＤを利用
するか、或いは熱酸化法で窒化膜を酸化するか、或いは
両者を結合させることにより得られ、その最終的な厚さ
は５０から１００Åとされる。注意を要することは、も
し熱酸化法を選択使用するなら、窒化膜の厚さは適宜増
加され、通常は、下部酸化膜１３０の厚さの１／２を増
加する必要がある、ということである。
上にＯＮＯ構造１３２を形成し、このＯＮＯ構造は、窒
化膜１３０を第１の酸化膜１２０と第２の酸化膜１２２
の中間に挟んでなる。本実施例では、ＯＮＯ構造１３２
を形成してプログラマブルＮＲＯＭを形成するのに用い
る。しかし、一層の酸化膜を形成した場合はＭＲＯＭ
（ｍａｓｋ ＲＯＭ）を形成することができる。ＯＮＯ
構造１３２は、まずＭＯＳ素子領域上にホトレジスト層
（図示せず）を形成し、その後、順にメモリアレイ領域
の基板１００上に、順に、下部酸化膜１２０、窒化膜１
３０、及び上部酸化膜１２２を形成し、その後、さらに
ホトレジスト層を除去することにより形成するか、或い
は、先にＯＮＯ構造１３２を形成し、さらにＭＯＳ素子
の上のＯＮＯ構造１３２を除去する。酸化膜１２０は通
常熱酸化法で形成され、全体のウエハーがファーネスに
送られ７５０℃から１０００℃に加熱され、この酸化膜
１２０の厚さは２０から１５０Åとされる。窒化膜１３
０は一般にＣＶＤで形成され、窒化膜１３０の厚さは２
０から１５０Åとされる。酸化膜１２２はＣＶＤを利用
するか、或いは熱酸化法で窒化膜を酸化するか、或いは
両者を結合させることにより得られ、その最終的な厚さ
は５０から１００Åとされる。注意を要することは、も
し熱酸化法を選択使用するなら、窒化膜の厚さは適宜増
加され、通常は、下部酸化膜１３０の厚さの１／２を増
加する必要がある、ということである。
【００１９】図６に示されるように、ＭＯＳ素子領域に
あって、スレショルド電圧注入区１０５と１０７及びゲ
ート酸化膜１２４と１２６を形成する。本実施例では、
二つのＭＯＳ素子は一つが高圧素子を、もう一つが減圧
素子を代表する。図中の隔離素子１１０の間のＭＯＳ素
子は高圧素子とされ、隔離素子１１０−１の外側のＭＯ
Ｓ素子は減圧素子とされる。本実施例では、スレショル
ド電圧注入区１０５と１０７は周知のイオン注入法によ
り形成し、ゲート酸化膜１２４の厚さは１２０から２０
０Å、ゲート酸化膜１２６の厚さは３０から９０Åとし
ている。
あって、スレショルド電圧注入区１０５と１０７及びゲ
ート酸化膜１２４と１２６を形成する。本実施例では、
二つのＭＯＳ素子は一つが高圧素子を、もう一つが減圧
素子を代表する。図中の隔離素子１１０の間のＭＯＳ素
子は高圧素子とされ、隔離素子１１０−１の外側のＭＯ
Ｓ素子は減圧素子とされる。本実施例では、スレショル
ド電圧注入区１０５と１０７は周知のイオン注入法によ
り形成し、ゲート酸化膜１２４の厚さは１２０から２０
０Å、ゲート酸化膜１２６の厚さは３０から９０Åとし
ている。
【００２０】続いて本発明の一つの重要なステップであ
り、図７に示されるように、全体のウエハーの上に順に
ポリシリコン層１６０と窒化膜１３４を堆積させる。こ
のポリシリコン層１６０はダミー層とし、それはその下
のＯＮＯ構造１３２を保護し、且つビット線のパターン
を画定するのに用いる。本実施例では、工程及びコスト
上の配慮から、ダミー層にポリシリコン層を選択してい
るが、タングステン、タンタル、或いはサリサイド、例
えばけい化タングステンその他の各種導体層も選択可能
であり、異なる材料に対しては後の工程で対応する異な
るエッチング方式を採用する。窒化膜１３４はポリシリ
コン層１６０を保護するほか、さらに後ＣＭＰの研磨終
止層とされる。本実施例では、周知の減圧ＣＶＤでポリ
シリコン層１６０を形成し、その厚さは４００から８０
０Åとし、窒化膜１３４は周知のＰＥＣＶＤ或いは減圧
ＣＶＤで形成し、その厚さは１００から３００Åとす
る。
り、図７に示されるように、全体のウエハーの上に順に
ポリシリコン層１６０と窒化膜１３４を堆積させる。こ
のポリシリコン層１６０はダミー層とし、それはその下
のＯＮＯ構造１３２を保護し、且つビット線のパターン
を画定するのに用いる。本実施例では、工程及びコスト
上の配慮から、ダミー層にポリシリコン層を選択してい
るが、タングステン、タンタル、或いはサリサイド、例
えばけい化タングステンその他の各種導体層も選択可能
であり、異なる材料に対しては後の工程で対応する異な
るエッチング方式を採用する。窒化膜１３４はポリシリ
コン層１６０を保護するほか、さらに後ＣＭＰの研磨終
止層とされる。本実施例では、周知の減圧ＣＶＤでポリ
シリコン層１６０を形成し、その厚さは４００から８０
０Åとし、窒化膜１３４は周知のＰＥＣＶＤ或いは減圧
ＣＶＤで形成し、その厚さは１００から３００Åとす
る。
【００２１】図８に示されるように、順に一部分の窒化
膜１３４、ポリシリコン層１６０、酸化膜１２２、及び
窒化膜１３０をエッチングする。続いて、セルドープ領
域１０２中にビット線１０３を形成する。エッチングの
方式は、先にホトレジスト層（図示せず）を堆積させ並
びに周知のリソグラフィー工程でホトレジスト上に開口
を形成し、さらにホトレジスト層をマスクとして窒化膜
１３４、ポリシリコン層１６０、酸化膜１２２、窒化膜
１３０に対して順に異方性エッチング、例えばＲＩＥを
行い、その後、さらにホトレジスト層を除去する。ビッ
ト線１０３の形成方式は、セルドープ領域１０２へのイ
オン注入により形成する。ビット線１０３のドーパント
は一般には砒素とし、その濃度は２×１０15／ｃｍ2 か
ら４×１０15／ｃｍ2 とする。このうち、ポリシリコン
層１６０はイオン注入のマスクを提供する。酸化膜１２
０はイオン注入の犠牲酸化膜とされ、その後のセルフア
ラインメタライズ工程で除去される。
膜１３４、ポリシリコン層１６０、酸化膜１２２、及び
窒化膜１３０をエッチングする。続いて、セルドープ領
域１０２中にビット線１０３を形成する。エッチングの
方式は、先にホトレジスト層（図示せず）を堆積させ並
びに周知のリソグラフィー工程でホトレジスト上に開口
を形成し、さらにホトレジスト層をマスクとして窒化膜
１３４、ポリシリコン層１６０、酸化膜１２２、窒化膜
１３０に対して順に異方性エッチング、例えばＲＩＥを
行い、その後、さらにホトレジスト層を除去する。ビッ
ト線１０３の形成方式は、セルドープ領域１０２へのイ
オン注入により形成する。ビット線１０３のドーパント
は一般には砒素とし、その濃度は２×１０15／ｃｍ2 か
ら４×１０15／ｃｍ2 とする。このうち、ポリシリコン
層１６０はイオン注入のマスクを提供する。酸化膜１２
０はイオン注入の犠牲酸化膜とされ、その後のセルフア
ラインメタライズ工程で除去される。
【００２２】図９に示されるように、窒化膜１３４とポ
リシリコン層１６０の側壁にギャップウォール１２８を
形成する。ギャップウォール１２８の形成方式は、周知
の方式、例えば減圧ＣＶＤとし、全体のウエハーに一層
の酸化膜を堆積させ、その後にさらに異方性の方式で酸
化膜をある厚さを以てフルエッチングし、ギャップウォ
ール１２８を形成する。このうち、ギャップウォール１
２８はポリシリコン層１６０を封鎖し、こうしてさらに
セルフアラインサリサイド工程を進行する。
リシリコン層１６０の側壁にギャップウォール１２８を
形成する。ギャップウォール１２８の形成方式は、周知
の方式、例えば減圧ＣＶＤとし、全体のウエハーに一層
の酸化膜を堆積させ、その後にさらに異方性の方式で酸
化膜をある厚さを以てフルエッチングし、ギャップウォ
ール１２８を形成する。このうち、ギャップウォール１
２８はポリシリコン層１６０を封鎖し、こうしてさらに
セルフアラインサリサイド工程を進行する。
【００２３】続いては本発明のもう一つの重要なステッ
プであり、図１０に示されるように、周知のセルフアラ
インサリサイド工程でビット線１０３にサリサイド１０
１を形成する。本実施例では、セルフアラインサリサイ
ド工程中の金属はコバルト、チタン、タングステン或い
は銅とする。このステップの主要な目的は、ビット線１
０３の抵抗値を減らすことにある。一般にセルフアライ
ンサリサイド工程では全体のウエハー表面に一層の金属
層を堆積させ、その後、高温で堆積した金属とシリコン
を反応させてサリサイドを形成する。ギャップウォール
１２８或いは窒化膜１３４の上の金属層をさらに周知の
ウェットエッチングで除去する。
プであり、図１０に示されるように、周知のセルフアラ
インサリサイド工程でビット線１０３にサリサイド１０
１を形成する。本実施例では、セルフアラインサリサイ
ド工程中の金属はコバルト、チタン、タングステン或い
は銅とする。このステップの主要な目的は、ビット線１
０３の抵抗値を減らすことにある。一般にセルフアライ
ンサリサイド工程では全体のウエハー表面に一層の金属
層を堆積させ、その後、高温で堆積した金属とシリコン
を反応させてサリサイドを形成する。ギャップウォール
１２８或いは窒化膜１３４の上の金属層をさらに周知の
ウェットエッチングで除去する。
【００２４】続いて、本発明のもう一つの重要なステッ
プを進行する。即ち、図１１に示されるように、高密度
ＣＶＤ或いはＳＯＧで酸化膜１２７を形成する。この酸
化膜１２７はビット線酸化物を提供し、その厚さは少な
くともビット線１０３上の開口より高くなければならな
い。高密度ＣＶＤ或いはＳＯＧによる酸化膜１２７の形
成は形成した酸化物の熱予算を減少できる。続いて、図
１２に示されるように、周知のＣＭＰ或いはエッチバッ
クにより突出した酸化膜１２７を除去する。本実施例で
は窒化膜１３４をエッチング終止層とする。
プを進行する。即ち、図１１に示されるように、高密度
ＣＶＤ或いはＳＯＧで酸化膜１２７を形成する。この酸
化膜１２７はビット線酸化物を提供し、その厚さは少な
くともビット線１０３上の開口より高くなければならな
い。高密度ＣＶＤ或いはＳＯＧによる酸化膜１２７の形
成は形成した酸化物の熱予算を減少できる。続いて、図
１２に示されるように、周知のＣＭＰ或いはエッチバッ
クにより突出した酸化膜１２７を除去する。本実施例で
は窒化膜１３４をエッチング終止層とする。
【００２５】図１３に示されるように、窒化膜１３４を
除去する。窒化膜１３４除去の周知の方法は、全体のウ
エハーを加熱したりん酸槽内に漬けることで、これはウ
エットエッチングの選択性は良好であるためである。或
いは、ＲＩＥにより窒化膜１３４を除去する。
除去する。窒化膜１３４除去の周知の方法は、全体のウ
エハーを加熱したりん酸槽内に漬けることで、これはウ
エットエッチングの選択性は良好であるためである。或
いは、ＲＩＥにより窒化膜１３４を除去する。
【００２６】図１４に示されるように、全体のウエハー
の上に一層のポリシリコン層１６２を堆積させる。この
ポリシリコン層１６２はメモリセル中でワード線を形成
するのに用い、ＭＯＳ素子中にあってはゲートを形成す
るのに用いる。本実施例では、ポリシリコン層１６２は
任意の周知の方法、例えば減圧ＣＶＤで形成し、その厚
さは１５００から２０００Åとする。
の上に一層のポリシリコン層１６２を堆積させる。この
ポリシリコン層１６２はメモリセル中でワード線を形成
するのに用い、ＭＯＳ素子中にあってはゲートを形成す
るのに用いる。本実施例では、ポリシリコン層１６２は
任意の周知の方法、例えば減圧ＣＶＤで形成し、その厚
さは１５００から２０００Åとする。
【００２７】図１５に示されるように、周知のリソグラ
フィー工程及びエッチング方式で同時にワード線とポリ
シリコンゲート１６０を形成する。形成の方式はウエハ
ー上にさらに一層のホトレジスト層（図示せず）を形成
し、その後、周知のリソグラフィー工程でＭＯＳ素子の
ゲートパターン及びメモリセルのワード線パターンをホ
トレジストに転写する。その後、さらに、周知のエッチ
ング方式でホトレジスト層をマスクとしてポリシリコン
層１６２をエッチングし、最後にホトレジスト層を除去
する。図中、ワード線のパターンは図示の断面と平行で
あり、ビット線と垂直であり、ゆえにパターン転写の過
程は見ることができない。もし本実施例の断面をメモリ
セルのもう一つの、ビット線と平行な断面からとると、
このステップのパターン転写の過程を見ることができ
る。このうち、メモリセル上の構造を形成した後に、周
知のＭＯＳ素子をチップ上に形成する工程に続く。
フィー工程及びエッチング方式で同時にワード線とポリ
シリコンゲート１６０を形成する。形成の方式はウエハ
ー上にさらに一層のホトレジスト層（図示せず）を形成
し、その後、周知のリソグラフィー工程でＭＯＳ素子の
ゲートパターン及びメモリセルのワード線パターンをホ
トレジストに転写する。その後、さらに、周知のエッチ
ング方式でホトレジスト層をマスクとしてポリシリコン
層１６２をエッチングし、最後にホトレジスト層を除去
する。図中、ワード線のパターンは図示の断面と平行で
あり、ビット線と垂直であり、ゆえにパターン転写の過
程は見ることができない。もし本実施例の断面をメモリ
セルのもう一つの、ビット線と平行な断面からとると、
このステップのパターン転写の過程を見ることができ
る。このうち、メモリセル上の構造を形成した後に、周
知のＭＯＳ素子をチップ上に形成する工程に続く。
【００２８】図１６に示されるように、ＭＯＳ素子領域
に順にギャップウォール１２９、ソースドレイン領域１
１４、及びサリサイド１１５及び１６３を形成する。ま
ず、同様の方式でゲート側壁にギャップウォール１２９
を形成する。続いて、周知のイオン注入法で基板１００
上にソースドレイン領域１１４を形成する。最後に、セ
ルフアラインサリサイド工程でサリサイド１１５と１６
３を形成する。
に順にギャップウォール１２９、ソースドレイン領域１
１４、及びサリサイド１１５及び１６３を形成する。ま
ず、同様の方式でゲート側壁にギャップウォール１２９
を形成する。続いて、周知のイオン注入法で基板１００
上にソースドレイン領域１１４を形成する。最後に、セ
ルフアラインサリサイド工程でサリサイド１１５と１６
３を形成する。
【００２９】以上の説明は、本発明の望ましい実施例の
説明に過ぎず、本発明の請求範囲を限定するものではな
く、本発明に基づきなしうる細部の修飾或いは改変は、
いずれも本発明の請求範囲に属するものとする。
説明に過ぎず、本発明の請求範囲を限定するものではな
く、本発明に基づきなしうる細部の修飾或いは改変は、
いずれも本発明の請求範囲に属するものとする。
【００３０】
【発明の効果】本発明の主要な特徴は、一つのダミー層
を使用し、ビット線形成時にゲート酸化膜とＯＮＯ構造
を保護することにある。このほか、ダミー層はさらにビ
ット線を画定するセルフアラインサリサイドに用いられ
て電気抵抗を下げる。さらに、本発明のビット線の受け
る熱予算は比較的少なく、寸法を縮小し、さらに小さい
セルギャップ、及びチャネル長を形成するのに有効であ
る。本発明により減少する熱予算は二つあり、その一つ
は周辺ゲート酸化膜とＯＮＯ構造をビット線形成の前に
形成することにより減少するメモリアレイの熱予算であ
り、もう一つは非伝統的な熱酸化法とは異なりビット線
酸化膜を高密度プラズマ法或いはＳＯＧで形成すること
により減少するメモリアレイの熱予算である。
を使用し、ビット線形成時にゲート酸化膜とＯＮＯ構造
を保護することにある。このほか、ダミー層はさらにビ
ット線を画定するセルフアラインサリサイドに用いられ
て電気抵抗を下げる。さらに、本発明のビット線の受け
る熱予算は比較的少なく、寸法を縮小し、さらに小さい
セルギャップ、及びチャネル長を形成するのに有効であ
る。本発明により減少する熱予算は二つあり、その一つ
は周辺ゲート酸化膜とＯＮＯ構造をビット線形成の前に
形成することにより減少するメモリアレイの熱予算であ
り、もう一つは非伝統的な熱酸化法とは異なりビット線
酸化膜を高密度プラズマ法或いはＳＯＧで形成すること
により減少するメモリアレイの熱予算である。
【図１】周知のＮＲＯＭメモリセル構造表示図である。
【図２】周知の技術を使用し、形成したチップ上のメモ
リアレイ部分の断面構造図である。
リアレイ部分の断面構造図である。
【図３】本発明によりチップ上にメモリアレイを形成す
る各ステップの構造表示図である。
る各ステップの構造表示図である。
【図４】本発明によりチップ上にメモリアレイを形成す
る各ステップの構造表示図である。
る各ステップの構造表示図である。
【図５】本発明によりチップ上にメモリアレイを形成す
る各ステップの構造表示図である。
る各ステップの構造表示図である。
【図６】本発明によりチップ上にメモリアレイを形成す
る各ステップの構造表示図である。
る各ステップの構造表示図である。
【図７】本発明によりチップ上にメモリアレイを形成す
る各ステップの構造表示図である。
る各ステップの構造表示図である。
【図８】本発明によりチップ上にメモリアレイを形成す
る各ステップの構造表示図である。
る各ステップの構造表示図である。
【図９】本発明によりチップ上にメモリアレイを形成す
る各ステップの構造表示図である。
る各ステップの構造表示図である。
【図１０】本発明によりチップ上にメモリアレイを形成
する各ステップの構造表示図である。
する各ステップの構造表示図である。
【図１１】本発明によりチップ上にメモリアレイを形成
する各ステップの構造表示図である。
する各ステップの構造表示図である。
【図１２】本発明によりチップ上にメモリアレイを形成
する各ステップの構造表示図である。
する各ステップの構造表示図である。
【図１３】本発明によりチップ上にメモリアレイを形成
する各ステップの構造表示図である。
する各ステップの構造表示図である。
【図１４】本発明によりチップ上にメモリアレイを形成
する各ステップの構造表示図である。
する各ステップの構造表示図である。
【図１５】本発明によりチップ上にメモリアレイを形成
する各ステップの構造表示図である。
する各ステップの構造表示図である。
【図１６】本発明によりチップ上にメモリアレイを形成
する各ステップの構造表示図である。
する各ステップの構造表示図である。
１０ 基板 １２ ソース １４ ドレイン １５ チャネル １６ ＯＮＯ構造 １７ 窒化膜 １８ 酸化膜 ２０ 酸化膜 ２２ ゲート導体 ５０ ビット線酸化層 ６０ ポリシリコン １００ 基板 １０１ サリサイド １０２ セルドープ領域 １０３ ビット線 １０４ ウェル １０５ スレショルド電圧注入領域 １０６ ウェル １０７ スレショルド電圧注入領域 １１０ 隔離素子 １１２ ソースドレイン領域 １１３ サリサイド １１４ ソースドレイン領域 １１５ サリサイド １２０ 酸化膜 １２２ 酸化膜 １２４ ゲート酸化膜 １２６ ゲート酸化膜 １２７ 酸化膜 １２８ ギャップウォール １２９ 酸化膜 １３０ 窒化膜 １３２ ＯＮＯ構造 １３４ 窒化膜 １６０ ポリシリコン層 １６２ ポリシリコン層 １６３ サリサイド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792
Claims (31)
- 【請求項１】 基板を提供するステップ、 該基板の上に誘電質構造層を形成するステップ、 該誘電質構造層の上に順に一つの導体層と一つの研磨終
止層を形成するステップ、 該基板の上にビット線パターンを定義し並びにビット線
を形成するステップ、 該導体層及び該研磨終止層の側壁にギャップウォールを
形成するステップ、 セルフアラインメタライズ工程を進行するステップ、 該ビット線上に酸化膜を充填するステップ、 該酸化膜に対して研磨終止層までエッチングするステッ
プ、 該研磨終止層を除去するステップ、 ポリシリコン層を堆積させてワード線の形成に用いるス
テップ、 少なくとも以上のステップを包括する、メモリセル形成
方法。 - 【請求項２】 請求項１に記載のメモリセル形成方法に
おいて、前記誘電質構造層がＯＮＯ構造を有することを
特徴とする、メモリセル形成方法。 - 【請求項３】 請求項１に記載のメモリセル形成方法に
おいて、前記導体層をポリシリコン、タングステン、タ
ンタル及びサリサイドが組成するグループ元素より選択
することを特徴とする、メモリセル形成方法。 - 【請求項４】 請求項１に記載のメモリセル形成方法に
おいて、前記酸化膜を高密度プラズマＣＶＤで形成する
ことを特徴とする、メモリセル形成方法。 - 【請求項５】 請求項４に記載のメモリセル形成方法に
おいて、酸化膜に対してエッチング終止層までエッチン
グするステップに代えて、ＣＭＰで研磨終止層まで研磨
することを特徴とする、メモリセル形成方法。 - 【請求項６】 請求項１に記載のメモリセル形成方法に
おいて、酸化膜をＳＯＧで形成することを特徴とする、
メモリセル形成方法。 - 【請求項７】 請求項６に記載のメモリセル形成方法に
おいて、酸化膜に対してエッチング終止層までエッチン
グするステップに代えて、ＣＭＰで研磨終止層まで研磨
することを特徴とする、メモリセル形成方法。 - 【請求項８】 請求項１に記載のメモリセル形成方法に
おいて、誘電質構造層が酸化物を含むことを特徴とす
る、メモリセル形成方法。 - 【請求項９】 請求項１に記載のメモリセル形成方法に
おいて、研磨終止層が窒化膜を含むことを特徴とする、
メモリセル形成方法。 - 【請求項１０】 請求項１に記載のメモリセル形成方法
において、基板の上にビット線パターンを定義し並びに
ビット線を形成するステップが、少なくとも、 一部分の研磨終止層、ポリシリコン層、及び誘電質構造
層を順にエッチングするステップと、 イオン注入法で基板上にイオンドープ領域を形成するス
テップと、を包括することを特徴とする、メモリセル形
成方法。 - 【請求項１１】 請求項１に記載のメモリセル形成方法
において、ポリシリコン層を堆積させてワード線の形成
に用いるステップは少なくとも、 該ポリシリコン層を堆積させるステップと、 該ワード線のパターンを該ポリシリコン層に転写するス
テップと、を包括することを特徴とする、メモリセル形
成方法。 - 【請求項１２】 請求項１に記載のメモリセル形成方法
において、メモリセルの周囲にＭＯＳ素子を形成するス
テップをさらに含むことを特徴とする、メモリセル形成
方法。 - 【請求項１３】 基板を提供するステップ、 該基板の上に誘電質構造層を形成するステップ、 該誘電質構造層の上に順に第１のポリシリコン層と一つ
の窒化膜を形成するステップ、 該基板上にビット線パターンを定義し並びにビット線を
形成するステップ、 該第１のポリシリコン層と該窒化膜の側壁にギャップウ
ォールを形成するステップ、 セルフアラインメタライズ工程を進行するステップ、 高密度プラズマＣＶＤで酸化膜を形成するステップ、 ＣＭＰで該窒化膜まで研磨するステップ、 該窒化膜を除去するステップ、 第２のポリシリコン層を堆積させてワード線を形成する
のに用いるステップ、 少なくとも以上のステップを包括する、メモリセル形成
方法。 - 【請求項１４】 請求項１３に記載のメモリセル形成方
法において、前記誘電質構造層がＯＮＯ構造を有するこ
とを特徴とする、メモリセル形成方法。 - 【請求項１５】 請求項１３に記載のメモリセル形成方
法において、前記誘電質構造層が酸化物を含むことを特
徴とする、メモリセル形成方法。 - 【請求項１６】 請求項１３に記載のメモリセル形成方
法において、基板の上にビット線パターンを定義し並び
にビット線を形成するステップが、少なくとも、 一部分の研磨終止層、第１のポリシリコン層、及び誘電
質構造層を順にエッチングするステップと、 イオン注入法で基板上にイオンドープ領域を形成するス
テップと、を包括することを特徴とする、メモリセル形
成方法。 - 【請求項１７】 請求項１３に記載のメモリセル形成方
法において、第２のポリシリコン層を堆積させてワード
線を形成するのに用いるステップが少なくとも、 該第２のポリシリコン層を堆積させるステップと、 該ワード線のパターンを該第２のポリシリコン層に転写
するステップと、を包括することを特徴とする、メモリ
セル形成方法。 - 【請求項１８】 請求項１３に記載のメモリセル形成方
法において、メモリセルの周囲にＭＯＳ素子を形成する
ステップをさらに含むことを特徴とする、メモリセル形
成方法。 - 【請求項１９】 基板を提供するステップ、 該基板の上に隔離素子を形成することによりＭＯＳ素子
領域とセル領域を形成するステップ、 該セル領域の上に誘電質構造層を形成するステップ、 該ＭＯＳ素子領域の基板の上にスレショルド電圧注入区
を形成するステップ、 該基板の上に順に導体層と研磨終止層を形成するステッ
プ、 該セル領域の上にビット線パターンを定義し並びにビッ
ト線を形成するステップ、 該導体層と該研磨終止層の側壁にギャップウォールを形
成するステップ、 セルフアラインメタライズ工程を進行するステップ、 該ビット線の上に酸化膜を充填するステップ、 該酸化膜に対して該研磨終止層までエッチングするステ
ップ、 該研磨終止層を除去するステップ、 ポリシリコン層を堆積させ、セル領域上に一つのワード
線を形成し、このＭＯＳ素子のゲートの側壁にギャップ
ウォールを形成するステップ、 該ＭＯＳ素子の基板上にソースドレイン領域を形成する
ステップ、 以上を少なくとも包括する、ＲＯＭ形成方法。 - 【請求項２０】 請求項１９に記載のＲＯＭ形成方法に
おいて、前記誘電質構造層がＯＮＯ構造を有することを
特徴とする、ＲＯＭ形成方法。 - 【請求項２１】 請求項１９に記載のＲＯＭ形成方法に
おいて、導体層をポリシリコン、タングステン、タンタ
ル及びサリサイドが組成するグループ元素より選択する
ことを特徴とする、ＲＯＭ形成方法。 - 【請求項２２】 請求項１９に記載のＲＯＭ形成方法に
おいて、酸化膜を高密度プラズマＣＶＤで形成すること
を特徴とする、ＲＯＭ形成方法。 - 【請求項２３】 請求項２２に記載のＲＯＭ形成方法に
おいて、酸化膜に対して研磨終止層までエッチングする
ステップにおいて、ＣＭＰで研磨終止層まで研磨するこ
とを特徴とする、ＲＯＭ形成方法。 - 【請求項２４】 請求項１９に記載のＲＯＭ形成方法に
おいて、酸化膜をＳＯＧで形成することを特徴とする、
ＲＯＭ形成方法。 - 【請求項２５】 請求項２４に記載のＲＯＭ形成方法に
おいて、酸化膜に対して研磨終止層までエッチングする
ステップにおいて、ＣＭＰで研磨終止層まで研磨するこ
とを特徴とする、ＲＯＭ形成方法。 - 【請求項２６】 請求項１９に記載のＲＯＭ形成方法に
おいて、誘電質構造層が酸化物を含むことを特徴とす
る、ＲＯＭ形成方法。 - 【請求項２７】 請求項１９に記載のＲＯＭ形成方法に
おいて、研磨終止層が窒化膜を含むことを特徴とする、
ＲＯＭ形成方法。 - 【請求項２８】 請求項１９に記載のＲＯＭ形成方法に
おいて、隔離素子がＳＴＩであることを特徴とする、Ｒ
ＯＭ形成方法。 - 【請求項２９】 請求項１９に記載のＲＯＭ形成方法に
おいて、隔離素子がフィールド酸化領域であることを特
徴とする、ＲＯＭ形成方法。 - 【請求項３０】 請求項１９に記載のＲＯＭ形成方法に
おいて、セル領域の上にビット線パターンを定義し並び
にビット線を形成するステップが、少なくとも、 一部分の研磨終止層、ポリシリコン層及び及び誘電質構
造層をエッチングするステップと、 イオン注入法で基板の上にイオンドープ領域を形成する
ステップと、 を包括することを特徴とする、ＲＯＭ形成方法。 - 【請求項３１】 請求項１９に記載のＲＯＭ形成方法に
おいて、ポリシリコン層を堆積させ、セル領域上に一つ
のワード線を形成するステップが、少なくとも、 ポリシリコン層を堆積させるステップと、 ワード線のパターンを該ポリシリコン層に転写するステ
ップと、 を包括することを特徴とする、ＲＯＭ形成方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000290412A JP3986742B2 (ja) | 2000-09-25 | 2000-09-25 | メモリセル形成方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003071606A1 (fr) * | 2002-02-21 | 2003-08-28 | Matsushita Electric Industrial Co., Ltd. | Memoire a semi-conducteurs et son procede de fabrication |
| KR100444775B1 (ko) * | 2002-09-11 | 2004-08-16 | 주식회사 하이닉스반도체 | 마스크 롬 제조방법 |
| JP2004247633A (ja) * | 2003-02-17 | 2004-09-02 | Renesas Technology Corp | 半導体装置 |
| KR100495306B1 (ko) * | 2003-09-01 | 2005-06-14 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
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| US7309629B2 (en) | 2002-01-02 | 2007-12-18 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
-
2000
- 2000-09-25 JP JP2000290412A patent/JP3986742B2/ja not_active Expired - Fee Related
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| JP2007115754A (ja) * | 2005-10-18 | 2007-05-10 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
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