WO2024082421A1 - 存储器及其制造方法 - Google Patents

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WO2024082421A1
WO2024082421A1 PCT/CN2022/140174 CN2022140174W WO2024082421A1 WO 2024082421 A1 WO2024082421 A1 WO 2024082421A1 CN 2022140174 W CN2022140174 W CN 2022140174W WO 2024082421 A1 WO2024082421 A1 WO 2024082421A1
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WO
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semiconductor
trench
metal
semiconductor substrate
grooves
Prior art date
Application number
PCT/CN2022/140174
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English (en)
French (fr)
Inventor
刘朝
尹晓明
Original Assignee
北京超弦存储器研究院
长鑫科技集团股份有限公司
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/10—DRAM devices comprising bipolar components

Definitions

  • the present application relates to but is not limited to the field of integrated circuits, and in particular to a memory and a method for manufacturing the same.
  • Dynamic Random Access Memory is a common system memory widely used in personal computers, notebooks and consumer electronics. DRAM stores data in storage cells with capacitors and array transistors. Vertical Gate-All-Around Field Effect Transistor (VGAAFET) has great advantages in 3D integration and wiring, and is often used in DRAM.
  • VGAAFET Vertical Gate-All-Around Field Effect Transistor
  • An embodiment of the present application provides a method for manufacturing a memory, wherein the memory includes a plurality of vertical transistors and a bit line; the manufacturing method includes:
  • the semiconductor substrate having an upper surface and a lower surface
  • a plurality of second trenches extending in the row direction and spaced apart in the column direction are formed on the upper surface of the semiconductor substrate, a plurality of semiconductor pillars are formed between the first trenches and the second trenches, and a depth of the second trenches is less than a depth of the first trenches.
  • the present application also provides another method for manufacturing a memory, including:
  • the metal layer in the first trench is removed by etching, and the metal layer in the groove is retained, the metal layers in two grooves on both sides of the first trench are separated by the first trench, and a second dielectric layer is deposited in the first trench, the second dielectric layer separates the metal layers in the two grooves at the bottom of the first trench into two metal lines extending in a column direction, and the two metal lines in the two grooves with opposite openings located under one semiconductor wall constitute a bit line;
  • a plurality of second grooves extending in the row direction are etched on the upper portion of the semiconductor wall, and the bottom surfaces of the second grooves are exposed to the surface of the side of the bit line away from the semiconductor substrate, and the second grooves separate the semiconductor wall into a plurality of semiconductor columns, and the bottoms of the semiconductor columns are connected to the bit lines.
  • etching the exposed semiconductor substrate so that the bottom of the first trench extends into the semiconductor substrate, and forming a groove extending along the column direction and extending below the semiconductor wall on both sides of the bottom of the extended first trench, respectively may include:
  • Two metal lines located in two grooves opposite to each other in the opening under one semiconductor wall and the supporting strip between the two grooves constitute a bit line.
  • the manufacturing method may further include: forming a metal-semiconductor compound on a contact wall between the metal wire and the semiconductor region, and the metal-semiconductor compound and the semiconductor region constitute the support bar.
  • removing the metal layer in the first groove by etching and retaining the metal layer in the groove may include:
  • the metal layer in the first groove is removed by etching, the metal layer in the groove is retained, and the bottom of the first groove is etched again, so that the bottom of the first groove is extended into the semiconductor substrate again, and the horizontal plane at which the bottom of the first groove obtained after the extension is located is lower than the horizontal plane at which the bottoms of the two grooves with opposite opening directions are located.
  • forming a groove extending along the column direction and extending below the semiconductor wall on both sides of the bottom of the extended first trench respectively may include:
  • a groove extending along the column direction and extending to below the semiconductor wall is formed on both sides of the bottom of the extended first trench, and the groove has the same shape in a longitudinal section on any plane perpendicular to the semiconductor substrate.
  • the step of using the second dielectric layer to separate the metal layers in the two grooves at the bottom of the first trench into two metal lines extending in the column direction may include:
  • the second dielectric layer is used to separate the metal layers in the two grooves at the bottom of the first trench into two metal lines extending in the column direction, and the periphery of the cross section of each metal line and the groove where the metal line is located on the same plane perpendicular to the semiconductor substrate is made into two arcs with equal curvature.
  • the first groove may be etched sideways by wet etching to form the recess.
  • the present application also provides a memory, including:
  • Each of the transistors comprises a semiconductor column; wherein the semiconductor column extends on the upper surface of the semiconductor substrate in a direction perpendicular to the upper surface; the semiconductor substrate below each column of semiconductor columns has two grooves with opening directions opposite to each other and spaced apart, and the two grooves extend in the semiconductor substrate along the column direction;
  • bit lines extending in the column direction and spaced apart in the row direction, the bit lines are connected to the semiconductor pillars, each of the bit lines comprises two metal lines respectively located in the two grooves with opposite opening directions and in contact with the semiconductor pillars, the two metal lines fill the corresponding grooves.
  • each of the bit lines may further include a support bar, which is arranged between two metal wires of a bit line and between a corresponding semiconductor column and a semiconductor substrate.
  • the support bar supports the semiconductor column as a part of the semiconductor substrate and separates two grooves with opposite opening directions where the two metal wires are located; the support bar contains a compound formed by the metal in the metal wire and the semiconductor in the semiconductor substrate.
  • the semiconductor substrate and the semiconductor pillar may include silicon, and a contact wall between the metal wire and the support bar may form metal silicide.
  • the support bar may include metal silicide.
  • the shape of the longitudinal section of the groove at each position perpendicular to the extending direction of the groove may be the same.
  • the periphery of the cross section of the metal wire and the groove where the metal wire is located on the same plane perpendicular to the semiconductor substrate may be two arcs with equal curvature.
  • the metal wire may be a single-layer or multi-layer metal layer, and the multi-layer metal layer is a multi-layer metal layer stacked in sequence in a direction away from the bottom of the groove;
  • the metal element in the metal layer of the single-layer or multi-layer structure may be selected from any one or more of titanium, cobalt, nickel, tungsten, copper and aluminum.
  • a first trench extending along the column direction may be provided between two adjacent columns of the semiconductor pillars, and a second trench extending along the row direction may be provided between two adjacent rows of the semiconductor pillars.
  • the first trench may extend from the upper surface of the semiconductor substrate into the semiconductor substrate, and a horizontal plane where the bottom of the first trench is located is lower than a horizontal plane where the bottoms of the two grooves with opposite opening directions are located, and the bit lines respectively arranged under two adjacent columns of semiconductor columns are separated by the first trench.
  • the metal line may be exposed at a sidewall of the first trench, and the metal line may be exposed at a bottom of the second trench.
  • an insulating layer for isolating two adjacent metal lines among two adjacent bit lines may be provided between the two adjacent metal lines, and the metal line is in contact with the insulating layer.
  • the metal wire may be a metal wire formed by a single film layer.
  • FIG1A is a schematic diagram of a three-dimensional structure of an intermediate product obtained in an intermediate step of a method for manufacturing a memory according to an exemplary embodiment of the present application;
  • FIG1B is a schematic diagram of the longitudinal cross-sectional structure of the intermediate product shown in FIG1A ;
  • FIG2 is a schematic diagram of a longitudinal cross-sectional structure of an intermediate product obtained in an intermediate step of a method for manufacturing a memory according to an exemplary embodiment of the present application;
  • FIG3 is a schematic diagram of a three-dimensional structure of an intermediate product obtained in an intermediate step of a method for manufacturing a memory according to an exemplary embodiment of the present application;
  • FIG4A is a schematic diagram of a three-dimensional structure of an intermediate product obtained in an intermediate step of a method for manufacturing a memory according to an exemplary embodiment of the present application;
  • FIG4B is a schematic diagram of the longitudinal cross-sectional structure of the intermediate product shown in FIG4A ;
  • 5A is a schematic diagram of a three-dimensional structure of an intermediate product obtained in an intermediate step of a method for manufacturing a memory according to an exemplary embodiment of the present application;
  • FIG5B is a schematic diagram of the longitudinal cross-sectional structure of the intermediate product shown in FIG5A ;
  • FIG5C is a schematic diagram of a longitudinal cross-sectional structure of the intermediate product shown in FIG5A at another angle;
  • FIG6 is a schematic diagram of a three-dimensional structure of an intermediate product obtained in an intermediate step of a method for manufacturing a memory according to an exemplary embodiment of the present application;
  • FIG. 7 is a schematic diagram of the longitudinal cross-sectional structure of an intermediate product obtained in an intermediate step of a method for manufacturing a memory according to an exemplary embodiment of the present application;
  • FIG8 is a schematic diagram of a longitudinal cross-sectional structure of an intermediate product obtained in an intermediate step of a method for manufacturing a memory according to an exemplary embodiment of the present application;
  • FIG9 is a schematic diagram of a longitudinal cross-sectional structure of an intermediate product obtained in an intermediate step of a method for manufacturing a memory according to an exemplary embodiment of the present application;
  • FIG10 is a schematic diagram of a longitudinal cross-sectional structure of an intermediate product obtained in an intermediate step of a method for manufacturing a memory according to an exemplary embodiment of the present application;
  • FIG11 is a schematic diagram of a longitudinal cross-sectional structure of an intermediate product obtained in an intermediate step of a method for manufacturing a memory according to an exemplary embodiment of the present application;
  • FIG12 is a schematic diagram of a longitudinal cross-sectional structure of an intermediate product obtained in an intermediate step of a method for manufacturing a memory according to an exemplary embodiment of the present application;
  • FIG. 13 is a schematic diagram of the longitudinal cross-sectional structure of an intermediate product obtained in an intermediate step of a method for manufacturing a memory according to an exemplary embodiment of the present application;
  • FIG14 is a schematic diagram of a longitudinal cross-sectional structure of an intermediate product obtained in an intermediate step of a method for manufacturing a memory according to an exemplary embodiment of the present application;
  • 15 is a schematic diagram of the longitudinal cross-sectional structure of an intermediate product obtained in an intermediate step of a method for manufacturing a memory according to an exemplary embodiment of the present application;
  • FIG16 is a schematic diagram of a longitudinal cross-sectional structure of an intermediate product obtained in an intermediate step of a method for manufacturing a memory according to an exemplary embodiment of the present application;
  • FIG17 is a schematic diagram of a longitudinal cross-sectional structure of an intermediate product obtained in an intermediate step of a method for manufacturing a memory according to an exemplary embodiment of the present application;
  • FIG18A is a schematic diagram of a longitudinal cross-sectional structure of a memory obtained by a method for manufacturing a memory according to an exemplary embodiment of the present application;
  • FIG. 18B is a schematic diagram of a longitudinal cross-sectional structure of the memory shown in FIG. 18A at another angle.
  • the terms “disposed” and “connected” should be understood in a broad sense.
  • it can be a fixed connection, a detachable connection, or an integral connection; it can be a mechanical connection, or an electrical connection; it can be a direct connection, or an indirect connection through an intermediate, or the internal communication of two elements.
  • the specific meanings of the above terms in this application can be understood according to specific circumstances.
  • film and “layer” may be interchanged.
  • metal layer may be replaced with “metal film” in some cases.
  • the buried bit line (BBL) can be formed by the following method: a groove is opened on the silicon substrate to separate the silicon substrate into multiple silicon pillars, an elliptical groove is formed by etching at the bottom of the groove, and titanium (Ti) is deposited on the inner wall of the groove. Titanium (Ti) reacts with silicon in the silicon substrate to form titanium silicon (TiSi), and then metal tungsten (W) is filled in the groove to make the tungsten in two adjacent grooves electrically connected, and then the excess tungsten above the groove is etched back.
  • This process requires a high selectivity in the tungsten etch back process to prevent the silicon pillars from being etched away; and the bit line is formed by the electrical connection of tungsten set in multiple grooves, and the contact surface between adjacent grooves is small. If the tungsten in one groove does not form an effective connection with the tungsten in the adjacent groove, the entire bit line will be broken.
  • An embodiment of the present application provides a method for manufacturing a memory, wherein the memory includes a plurality of vertical transistors and a bit line; the manufacturing method includes:
  • the semiconductor substrate having an upper surface and a lower surface
  • a plurality of second trenches extending in the row direction and spaced apart in the column direction are formed on the upper surface of the semiconductor substrate, a plurality of semiconductor pillars are formed between the first trenches and the second trenches, and a depth of the second trenches is less than a depth of the first trenches.
  • the present application also provides another method for manufacturing a memory, including:
  • the metal layer in the first trench is removed by etching, and the metal layer in the groove is retained, the metal layers in two grooves on both sides of the first trench are separated by the first trench, and a second dielectric layer is deposited in the first trench, the second dielectric layer separates the metal layers in the two grooves at the bottom of the first trench into two metal lines extending in a column direction, and the two metal lines in the two grooves with opposite openings located under one semiconductor wall constitute a bit line;
  • a plurality of second grooves extending in the row direction are etched on the upper part of the semiconductor wall, and the bottom surfaces of the second grooves are exposed to the surface of the side of the bit line away from the semiconductor substrate.
  • the second grooves separate the semiconductor wall into a plurality of semiconductor columns, and the bottoms of the semiconductor columns are connected to the bit lines.
  • the manufacturing method of the memory of the embodiment of the present application adopts a new bitline routing method, using an etching process to open a groove at the bottom of the semiconductor column, and filling the groove with a metal wire to form a bitline, which is equivalent to burying the bitline in the semiconductor substrate under the semiconductor column, which can save space and improve the storage density of the memory.
  • the semiconductor substrate under a row of semiconductor columns is etched at the same time to form a groove, so that the shape of the longitudinal section of each groove on any plane perpendicular to the semiconductor substrate can be the same.
  • the bitline formed in the groove of the embodiment of the present application is more stable, less prone to short circuit, and has lower resistance.
  • a first dielectric layer is first deposited on the side wall of the first trench before etching the groove.
  • the first dielectric layer can serve as a protective layer for the semiconductor wall to prevent the semiconductor wall from being etched away.
  • etching the exposed semiconductor substrate so that the bottom of the first trench extends into the semiconductor substrate, and forming a groove extending along the column direction and extending below the semiconductor wall on both sides of the bottom of the extended first trench, respectively may include:
  • bit line two metal lines in two grooves with openings opposite to each other under one semiconductor wall and the supporting strip between the two grooves constitute a bit line.
  • the manufacturing method may further include: forming a metal-semiconductor compound on a contact wall between the metal wire and the semiconductor region, and the metal-semiconductor compound and the semiconductor region may constitute the support bar.
  • forming a groove extending along the column direction and extending below the semiconductor wall on both sides of the bottom of the extended first trench may include:
  • a groove extending along the column direction and extending to below the semiconductor wall is formed on both sides of the bottom of the extended first trench, and the groove has the same shape in a longitudinal section on any plane perpendicular to the semiconductor substrate.
  • depositing a metal layer in the groove may include: filling the groove with the metal layer; and,
  • the step of using the second dielectric layer to separate the metal layers in the two grooves at the bottom of the first trench into two metal lines extending in the column direction may include:
  • the second dielectric layer is used to separate the metal layer in the two grooves at the bottom of the first groove into two metal lines extending in the column direction, and the periphery of the cross section of each metal line and the groove where the metal line is located on the same plane perpendicular to the semiconductor substrate is two arcs with equal curvature, that is, the metal line has the same shape and approximately the same size as the groove where it is located, and the metal line fills the groove.
  • removing the metal layer in the first groove by etching and retaining the metal layer in the groove may include:
  • the metal layer in the first groove is removed by etching, the metal layer in the groove is retained, and the bottom of the first groove is etched again, so that the bottom of the first groove is extended into the semiconductor substrate again, and the horizontal plane of the bottom of the first groove obtained after the extension is lower than the horizontal plane of the bottoms of the two grooves with opposite opening directions.
  • the semiconductor column includes a source region, a channel region, and a drain region sequentially distributed along a direction perpendicular to the semiconductor substrate;
  • Connecting the bottom of the semiconductor column to the bit line may include: connecting one of the source region or the drain region of the semiconductor column located at the bottom to the bit line.
  • the memory manufacturing method may further include: after obtaining the semiconductor pillar,
  • a gate insulating layer and a gate surrounding the channel region are sequentially formed on the sidewall of the channel region, and the gate is connected to a word line.
  • Figures 1A to 17 are schematic diagrams of the three-dimensional structure and longitudinal cross-sectional structure of an intermediate product obtained in an intermediate step of a method for manufacturing a memory according to an exemplary embodiment of the present application
  • Figures 18A and 18B are schematic diagrams of the longitudinal cross-sectional structure of a memory obtained by a method for manufacturing a memory according to an exemplary embodiment of the present application.
  • the method for manufacturing the memory may include:
  • S20 depositing a first dielectric layer 31 on the inner wall (including the sidewall and the bottom surface) of the first trench 20; etching and removing the first dielectric layer 31 on the bottom surface of the first trench 20 to expose the semiconductor substrate 10 below the first trench 20; etching the exposed semiconductor substrate 10 to extend the bottom of the first trench 20 into the semiconductor substrate 10, and forming a groove 40 extending along the column direction and extending to below the semiconductor wall 10' on both sides of the bottom of the extended first trench 20, respectively, the opening directions of the two grooves 40 extending from both sides of a semiconductor wall 10' to below the semiconductor wall 10' are opposite, and a semiconductor region is retained between the two grooves 40 with opposite opening directions below the semiconductor wall 10', and the semiconductor region forms a support bar 50 that separates the two grooves 40 and supports the semiconductor wall 10', thereby obtaining an intermediate product as shown in FIG. 2;
  • S50 depositing a second dielectric layer 32 in the first trench 20, the second dielectric layer 32 separates the metal wires 62 in the two grooves 40 at the bottom of the first trench 20, and the two metal wires 62 in the two grooves 40 with opposite openings located below a semiconductor wall 10' and the support bar 50 between the two grooves 40 constitute a bit line 60 to prevent short circuit, and obtain the intermediate product as shown in Figures 5A to 5C; wherein the metal wire 62 can form a metal-semiconductor compound with the contact wall between the semiconductor region in the support bar 50, and the metal-semiconductor compound and the semiconductor region can constitute the support bar 50;
  • S60 etching a plurality of second trenches 70 extending in the row direction on the upper part of the semiconductor wall 10', and exposing the bottom surface of the second trench 70 to the surface of the bit line 60 away from the semiconductor substrate 10.
  • the second trenches 70 separate the semiconductor wall 10' into a plurality of semiconductor pillars 80.
  • the semiconductor pillars 80 include a source region 81, a channel region 82, and a drain region 83 sequentially distributed in a direction perpendicular to the semiconductor substrate 10.
  • the source region 81 at the bottom of the semiconductor pillar 80 is connected to the bit line 60, and an intermediate product as shown in FIG. 6 is obtained.
  • the drain region 83 is located at the bottom of the semiconductor pillar 80, the drain region 83 is connected to the bit line 60.
  • S70 forming a gate insulating layer 90 and a gate 100 surrounding the channel region 82 on the sidewall of the channel region 82 in sequence, and connecting the gate 100 to the word line;
  • S70 may include:
  • S200 Filling the second dielectric material 37 in the second trench 70 to obtain an intermediate product as shown in FIG8 ; wherein the thickness of the film layer formed by the second dielectric material 37 may be about 20 nm, and the method of filling the second dielectric material 37 may adopt an ALD process;
  • S500 depositing a layer of second dielectric material 37 covering the upper portion of the inner wall of the second trench 70 (the region corresponding to the channel region and the drain region) and the top surface on the surface of the semiconductor substrate 10, to obtain an intermediate product as shown in FIG. 11 ; wherein the thickness of the film layer formed by the second dielectric material 37 may be about 6 nm, and the method for depositing the second dielectric material 37 may adopt an ALD process;
  • S700 etching away the second dielectric material 37 on the top surface of the second trench 70 to obtain an intermediate product as shown in FIG. 13 ; wherein the thickness of the etched second dielectric material 37 on the top surface of the second trench 70 may be about 25 nm;
  • S800 etching back to remove the first dielectric layer 31 and the second dielectric layer 32 at the upper portion of the first trench 20, and the first dielectric material 36 and the second dielectric material 37 at the upper portion of the second trench 70 (corresponding to the drain region), to obtain an intermediate product as shown in FIG. 14 ; wherein the depth of the first dielectric material 36 and the second dielectric material 37 at the upper portion of the second trench 70 etched away is less than 30 nm, and the etching method may be wet etching;
  • S900 etching away the first dielectric layer 31 and the second dielectric material 37 on the sidewall of the semiconductor pillar 80 to obtain an intermediate product as shown in FIG. 15 ; wherein the thickness of the second dielectric material 37 etched away on the inner wall of the second trench 70 may be 105 nm, and the etching method may be wet etching;
  • S1000 growing a gate insulating layer 90 on the sidewall and the top of the semiconductor pillar 80, and leaving pores between the gate insulating layer 90 and the second dielectric layer 32 in the first trench 20 and the first dielectric material 36 in the second trench 70 in a direction parallel to the semiconductor substrate 10, to obtain an intermediate product as shown in FIG. 16; wherein the gate insulating layer 90 may have a thickness of 3 nm to 5 nm, and may be made of silicon oxide or the like;
  • S1100 depositing a gate 100 in the gap between the gate insulating layer 90 and the second dielectric layer 32 in the first trench 20 and the first dielectric material 36 in the second trench 70, and making the gate 100 surround the channel region of the semiconductor pillar 80, to obtain an intermediate product as shown in FIG. 17 ;
  • a layer of first dielectric material 36 covering the first groove 20 and the second groove 70 is deposited on the surface of the semiconductor substrate 10, and the first dielectric material 36 covers the gate insulating layer 90 and the gate 100.
  • the first dielectric material 36 filled in this step and the first dielectric material 36 remaining after etching back in step S800 form a third dielectric layer 33, thereby obtaining a memory as shown in Figures 18A and 18B.
  • materials of the first dielectric layer and the second dielectric layer may be independently selected from any one or more of silicon oxide, silicon nitride, silicon carbonitride oxide, and silicon carbonitride.
  • the thickness of the first dielectric layer is relatively small, and is a thin film.
  • the thickness of the first dielectric layer may be 5 nm.
  • any one or both of the first groove and the second groove can be formed by a self-aligned double patterning (SADP) process.
  • SADP self-aligned double patterning
  • the recess may be formed by side-etching the first groove by wet etching.
  • the first dielectric layer and the second dielectric layer can be independently formed by atomic layer deposition (ALD) or chemical vapor deposition (CVD) process.
  • ALD atomic layer deposition
  • CVD chemical vapor deposition
  • the methods of depositing the first dielectric material and the second dielectric material can be independently selected from any one of ALD and CVD.
  • the formed dielectric layer after depositing the first dielectric material or the second dielectric material, can be planarized using a CMP process.
  • the dielectric layer formed on the surface of the device can be planarized using a CMP process.
  • An embodiment of the present application provides a memory, and the memory can be obtained by the memory manufacturing method provided in the embodiment of the present application as above.
  • the memory includes: a semiconductor substrate 10, a plurality of transistors and a plurality of bit lines 60; wherein,
  • the semiconductor substrate 10 has an upper surface
  • the plurality of transistors are located on the semiconductor substrate 10, and are arranged in an array along the column direction and the row direction at intervals; each of the transistors comprises a semiconductor column 80; the semiconductor column 80 extends on the upper surface of the semiconductor substrate 10 in a direction perpendicular to the upper surface; the semiconductor substrate 10 below each column of semiconductor columns 80 has two grooves 40 with opposite opening directions and spaced apart, and the grooves 40 extend along the column direction in the semiconductor substrate 10;
  • a plurality of bit lines 60 extend in the column direction and are spaced apart in the row direction, and each bit line 60 is connected to a column of semiconductor pillars 80, so a column of transistors shares one bit line 60; each bit line 60 includes two metal wires 62 respectively located in the two grooves 40 with opposite opening directions and in contact with the semiconductor pillars 80, and the two metal wires 62 fill the corresponding grooves 40.
  • the bit line of the memory in the embodiment of the present application is formed by two metal wires, or by two metal wires and a support strip therebetween; moreover, the shape of the longitudinal section of the groove where the metal wire is located on any plane perpendicular to the semiconductor substrate can be the same, that is, the groove is a continuous, integrated groove.
  • the bit line of the memory in the embodiment of the present application is less likely to have a short circuit, and has lower resistance and better stability.
  • each bit line 60 may also include a support bar 50, which is arranged between two metal wires 62 of a bit line 60, and between the corresponding semiconductor column 80 and the semiconductor substrate 10.
  • the support bar 50 supports the semiconductor column 80 as a part of the semiconductor substrate 10, and separates the two grooves 40 with opposite opening directions where the two metal wires 12 are located.
  • the support bar 50 contains a compound formed by the metal in the metal wire 62 and the semiconductor material in the semiconductor substrate 10.
  • the support strip may include a semiconductor material and a metal semiconductor compound, and the metal semiconductor compound includes a metal element in the metal wire and a semiconductor element in the semiconductor substrate.
  • the support bar 50 may include a semiconductor region naturally formed between the two grooves 40 with opposite opening directions under each column of semiconductor pillars 80 and the bottom of the semiconductor pillars 80 .
  • the semiconductor substrate and the semiconductor pillar may include silicon, and a contact wall between the metal wire and the support bar may form metal silicide.
  • the support bar may include metal silicide.
  • the shapes of the longitudinal sections of the groove at various positions perpendicular to the extending direction of the groove may be the same.
  • the periphery of the cross section of the metal wire 62 and the groove 40 where the metal wire 62 is located on the same plane perpendicular to the semiconductor substrate 10 may be two arcs with equal curvature.
  • the metal wire may be a single-layer or multi-layer metal layer, and the multi-layer metal layer is a multi-layer metal layer stacked in sequence in a direction away from the bottom of the groove;
  • the metal element in the metal layer of the single-layer or multi-layer structure may be selected from any one or more of titanium, cobalt, nickel, tungsten, copper and aluminum.
  • the metal wire may be a metal wire formed by a single film layer.
  • an insulating layer is provided between two adjacent metal lines in two adjacent bit lines to isolate the two metal lines, and the metal line contacts the insulating layer.
  • the second dielectric layer 32 can be used as the insulating layer.
  • a semiconductor column 80 includes a source region 81, a channel region 82, and a drain region 83 sequentially distributed along a direction perpendicular to the semiconductor substrate 10 , and the source region 81 is in contact with and connected to the bit line 60 .
  • the drain region 83 may also be in contact with and connected to the bit line 60 .
  • the memory may further include a gate 100 , which is disposed on the sidewall of the channel region 82 and surrounds the channel region 82 , a gate insulating layer 90 is disposed between the gate 100 and the channel region 82 , and the gate 100 is connected to the word line.
  • the gates on one side of a row of semiconductor pillars may be connected together to form a word line extending along the row direction, thereby achieving connection between the gates and the word line.
  • the memory may further include a dielectric layer 30.
  • the dielectric layer 30 may include a first dielectric layer 31 and a second dielectric layer 32 disposed in the first trench 20, the first dielectric layer 31 being disposed between the inner wall of the first trench 20 and the second dielectric layer 32 and being located on a side of the groove 40 away from the semiconductor substrate 10, and the second dielectric layer 32 extending from the semiconductor substrate 10 to a surface of the semiconductor pillar 80 away from the semiconductor substrate 10.
  • the dielectric layer 30 may also include a third dielectric layer 33 and a fourth dielectric layer 34 arranged in the second trench 70, the third dielectric layer 33 is arranged between the gates 100 of two adjacent semiconductor pillars 80, the fourth dielectric layer 34 is arranged between the source regions 81 of two adjacent semiconductor pillars 80, and the fourth dielectric layer 34 is located on the side of the gate 100 close to the semiconductor substrate 10.
  • the dielectric layer 30 may further include a fifth dielectric layer 35 disposed in the second trench 70 , the fifth dielectric layer 35 being disposed between the source regions 81 of two adjacent semiconductor pillars 80 , and the fourth dielectric layer 34 being located between the semiconductor pillars 80 and the fifth dielectric layer 35 .
  • the materials of the first dielectric layer, the second dielectric layer, the third dielectric layer, the fourth dielectric layer and the fifth dielectric layer are independently selected from any one or more of silicon oxide, silicon nitride, silicon carbonitride oxide and silicon carbonitride.
  • the fourth dielectric layer 34 and the fifth dielectric layer 35 may be made of different materials.
  • the first trench may be perpendicular to the semiconductor substrate and extend along a column direction.
  • the second trench may be perpendicular to the semiconductor substrate and extend along a row direction.
  • the semiconductor substrate may be a single crystal silicon substrate, or a semiconductor on insulator (SOI) substrate, such as a silicon on sapphire (SOS) substrate, a silicon on glass (SOG) substrate, an epitaxial layer of silicon on a base semiconductor, or other semiconductor or optoelectronic materials, such as silicon-germanium (Si1 -xGex , where x may be a molar fraction between 0.2 and 0.8, for example), germanium (Ge), gallium arsenide (GaAs), gallium nitride (GaN), or indium phosphide (InP).
  • SOI semiconductor on insulator
  • Si1 -xGex silicon-germanium
  • germanium Ge
  • GaAs gallium arsenide
  • GaN gallium nitride
  • InP indium phosphide
  • the semiconductor substrate may be doped or undoped.
  • the material of the gate may be selected from any one or more of the conductor materials formed by Group IVA elements.
  • the material of the gate may be selected from any one or more of polysilicon, polysilicon germanium, and the like.
  • the material of the gate insulating layer may be selected from any one or more of silicon oxide (e.g., SiO 2 ), hafnium oxide (e.g., HfO 2 ), zirconium oxide (e.g., ZrO) and aluminum oxide (e.g., Al 2 O 3 ).
  • the gate insulating layer may be a single-layer structure or a multi-layer structure, for example, it may include a two-layer structure formed by silicon oxide and hafnium oxide, wherein the silicon oxide layer is in contact with the channel region, and the hafnium oxide layer is in contact with the gate.
  • the thickness of the gate insulating layer may be set according to actual electrical requirements, for example, it may be 2 nm to 5 nm.
  • the memory may be a device comprising transistors, such as a dynamic random access memory (DRAM), a magnetic random access memory (MRAM), etc.
  • DRAM dynamic random access memory
  • MRAM magnetic random access memory
  • An embodiment of the present application also provides an electronic device, comprising the memory provided in the above embodiment of the present application.
  • the electronic device may include a storage device, a smart phone, a computer, a tablet computer, an artificial intelligence device, a wearable device, or a mobile power supply.

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  • Semiconductor Memories (AREA)

Abstract

一种存储器及其制造方法，制造方法包括：在半导体衬底(10)上刻蚀出多个沿列方向延伸的第一沟槽(20)，半导体衬底(10)的上部被间隔为多个半导体墙10'；对第一沟槽(20)下方露出的半导体衬底(10)进行刻蚀，使第一沟槽(20)底部延伸到半导体衬底(10)中，并且在延伸后的第一沟槽(20)底部的两侧分别形成一个沿列方向延伸并且延伸到半导体墙10'下方的凹槽(40)；在凹槽(40)中形成金属线，一个半导体墙10'下方的两条金属线构成一条位线(60)，在半导体墙10'上部刻蚀形成多个第二沟槽(70)，第二沟槽(70)将半导体墙10'间隔为多个半导体柱(80)，将半导体柱(80)的底部与位线(60)连接。

Description

存储器及其制造方法
本申请要求于2022年10月17日提交中国专利局、申请号为2022112682400、发明名称为“存储器及其制造方法”的中国专利申请的优先权，其内容应理解为通过引用的方式并入本申请中。
技术领域
本申请涉及但不限于集成电路领域，尤指一种存储器及其制造方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory,DRAM)是一种常见的系统内存，广泛应用在个人电脑、笔记本和消费电子产品中。DRAM将数据存储在具有电容器和阵列晶体管的存储单元中。垂直环栅场效应晶体管(Vertical Gate-All-Around Field Effect Transistor,VGAAFET)在3D集成和布线上有较大优势，常常被用于DRAM中。
发明概述
以下是对本文详细描述的主题的概述。本概述并非是为了限制本申请的保护范围。
本申请实施例提供一种存储器的制造方法，所述存储器包括多个垂直晶体管和位线；所述制造方法包括：
提供一半导体衬底，所述半导体衬底具有上表面和下表面；
在半导体衬底上表面朝向下表面的方向上刻蚀出多个沿列方向延伸在行方向间隔的第一沟槽，各相邻的所述第一沟槽之间形成多个半导体墙；
通过沉积和刻蚀工艺，在所述第一沟槽侧壁上形成第一介电质层，露出所述第一沟槽底部的所述半导体衬底；
对露出的所述半导体衬底进行刻蚀，使所述第一沟槽底部延伸到所述半 导体衬底中形成位于所述半导体墙底部的沿半导体墙延伸方向延伸的凹槽，一个所述半导体墙的底部具有两个开口方向相反的凹槽，一个所述第一沟槽内的两个凹槽连通；
在任意两个连通的凹槽中填充金属层，通过刻蚀填充的金属层，将两个半导体墙下方的金属层隔开，每个所述半导体墙的下方形成两个与所述半导体墙接触的金属线，所述金属线为所述位线或位线的一部分；
在所述第一沟槽中填充第二介电质层，将所述第一沟槽填满；
在所述半导体衬底的上表面形成多个沿行方向延伸且列方向间隔的第二沟槽，所述第一沟槽和第二沟槽之间形成多个半导体柱，所述第二沟槽的深度小于所述第一沟槽的深度。
本申请实施例还提供另一种存储器的制造方法，包括：
在半导体衬底上刻蚀出多个沿列方向延伸的第一沟槽，所述第一沟槽将所述半导体衬底的上部间隔为多个半导体墙；
在所述第一沟槽侧壁上沉积第一介电质层，露出所述第一沟槽下方的所述半导体衬底；
对露出的所述半导体衬底进行刻蚀，使所述第一沟槽底部延伸到所述半导体衬底中，并且在延伸后的所述第一沟槽底部的两侧分别形成一个沿列方向延伸并且延伸到所述半导体墙下方的凹槽，并且从一个所述半导体墙两侧延伸到该半导体墙下方的两个所述凹槽的开口方向相反；
在所述第一沟槽和所述凹槽中沉积金属层；
通过刻蚀去除所述第一沟槽中的所述金属层，保留所述凹槽中的所述金属层，一个所述第一沟槽两侧的两个凹槽中的金属层被该第一沟槽隔开，在所述第一沟槽中沉积第二介电质层，所述第二介电质层将一个所述第一沟槽底部的两个所述凹槽中的金属层间隔为两条沿列方向延伸的金属线，位于一个所述半导体墙下方的开口相反的两个所述凹槽中的两条金属线构成一条位线；
在所述半导体墙上部刻蚀形成多个沿行方向延伸的第二沟槽，并使所述第二沟槽的底面露出所述位线远离所述半导体衬底一侧的表面，所述第二沟 槽将所述半导体墙间隔为多个半导体柱，所述半导体柱的底部与所述位线连接。
在本申请的实施例中，所述对露出的所述半导体衬底进行刻蚀，使所述第一沟槽底部延伸到所述半导体衬底中，并且在延伸后的所述第一沟槽底部的两侧分别形成一个沿列方向延伸并且延伸到所述半导体墙下方的凹槽可以包括：
对露出的所述半导体衬底进行刻蚀，使所述第一沟槽底部延伸到所述半导体衬底中，并且在延伸后的所述第一沟槽底部的两侧分别形成一个沿列方向延伸并且延伸到所述半导体墙下方的凹槽，并且使位于一个所述半导体墙下方的开口方向相反的两个所述凹槽之间保留有半导体区域，所述半导体区域形成间隔该两个凹槽并且支撑该一个半导体墙的支撑条；
位于一个所述半导体墙下方的开口相反的两个所述凹槽中的两条金属线以及该两个凹槽之间的所述支撑条构成一条位线。
在本申请的实施例中，所述制造方法还可以包括：所述金属线与所述半导体区域之间的接触壁形成金属半导体化合物，所述金属半导体化合物和所述半导体区域构成所述支撑条。
在本申请的实施例中，所述通过刻蚀去除所述第一沟槽中的所述金属层，保留所述凹槽中的所述金属层可以包括：
通过刻蚀去除所述第一沟槽中的所述金属层，保留所述凹槽中的所述金属层，并对所述第一沟槽底部再次进行刻蚀，使得所述第一沟槽底部再次延伸到所述半导体衬底中，且再次延伸后得到的所述第一沟槽的底部所在的水平面低于开口方向相反的两个所述凹槽的底部所在的水平面。
在本申请的实施例中，所述在延伸后的所述第一沟槽底部的两侧分别形成一个沿列方向延伸并且延伸到所述半导体墙下方的凹槽，可以包括：
在延伸后的所述第一沟槽底部的两侧分别形成一个沿列方向延伸并且延伸到所述半导体墙下方的凹槽，并使所述凹槽在垂直于所述半导体衬底的任意平面上的纵截面的形状相同。
在本申请的实施例中，所述采用所述第二介电质层将一个所述第一沟槽 底部的两个所述凹槽中的金属层间隔为两条沿列方向延伸的金属线，可以包括：
采用所述第二介电质层将一个所述第一沟槽底部的两个所述凹槽中的金属层间隔为两条沿列方向延伸的金属线，并且使每条金属线与该条金属线所在的凹槽在垂直于所述半导体衬底的同一个平面上的横截面的周缘为弧度相等的两个圆弧。
在本申请的实施例中，可以通过湿法刻蚀对所述第一沟槽进行侧边刻蚀形成所述凹槽。
本申请实施例还提供一种存储器，包括：
半导体衬底，具有上表面；
多个沿列方向间隔排列的晶体管，以及多个沿行方向间隔排列的晶体管，各所述晶体管位于所述半导体衬底上并阵列分布；
每个所述晶体管包括一个半导体柱；其中，所述半导体柱在所述半导体衬底的上表面沿着垂直所述上表面的方向延伸；每列半导体柱的下方的所述半导体衬底内具有两个开口方向相反且相间隔的凹槽，两个所述凹槽在所述半导体衬底内沿着所述列方向延伸；
多条在所述列方向延伸且在行方向间隔分布的位线，所述位线与所述半导体柱连接，每条所述位线包含分别位于所述两个开口方向相反的凹槽中且与所述半导体柱接触的两条金属线，所述两条金属线填充对应的凹槽。
在本申请的实施例中，每条所述位线还可以包括支撑条，所述支撑条设置在一条位线的两条金属线之间，以及对应的半导体柱和半导体衬底之间，所述支撑条作为所述半导体衬底的一部分支撑所述半导体柱，并且将所述两条金属线所在的两个开口方向相反的凹槽间隔开；所述支撑条包含所述金属线中的金属和所述半导体衬底中的半导体形成的化合物。
在本申请的实施例中，所述半导体衬底和所述半导体柱可以包含硅，所述金属线与所述支撑条之间的接触壁可以形成金属硅化物。
在本申请的实施例中，所述支撑条可以包括金属硅化物。
在本申请的实施例中，所述凹槽在垂直于所述凹槽延伸方向上的各位置 的纵截面的形状可以相同。
在本申请的实施例中，所述金属线与该金属线所在的凹槽在垂直于所述半导体衬底的同一个平面上的横截面的周缘可以为弧度相等的两个圆弧。
在本申请的实施例中，
所述金属线可以为单层或多层结构的金属层，所述多层结构的金属层为沿着远离凹槽底部的方向依次叠层设置的多层金属层；
所述单层或多层结构的金属层中的金属元素可以选自钛、钴、镍、钨、铜和铝中的任意一种或多种。
在本申请的实施例中，相邻两列所述半导体柱之间可以具有沿列方向延伸的第一沟槽，相邻两行所述半导体柱之间可以具有沿行方向延伸的第二沟槽。
在本申请的实施例中，所述第一沟槽可以从所述半导体衬底的所述上表面延伸到所述半导体衬底内，且所述第一沟槽的底部所在的水平面低于所述两个开口方向相反的凹槽的底部所在的水平面，相邻两列半导体柱下方分别设置的所述位线通过所述第一沟槽间隔。
在本申请的实施例中，所述第一沟槽的侧壁可以露出所述金属线，所述第二沟槽的底部可以露出所述金属线。
在本申请的实施例中，相邻两条位线中的相邻两条所述金属线之间可以设置有隔离所述两条金属线的绝缘层，所述金属线与所述绝缘层接触。
在本申请的实施例中，所述金属线可以为单个膜层形成的金属线。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得更加清楚，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图概述
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1A为本申请示例性实施例的一种存储器的制造方法的中间步骤得到的中间产品的三维结构示意图；
图1B为图1A所示的中间产品的纵截面结构示意图；
图2为本申请示例性实施例的一种存储器的制造方法的中间步骤得到的中间产品的纵截面结构示意图；
图3为本申请示例性实施例的一种存储器的制造方法的中间步骤得到的中间产品的三维结构示意图；
图4A为本申请示例性实施例的一种存储器的制造方法的中间步骤得到的中间产品的三维结构示意图；
图4B为图4A所示的中间产品的纵截面结构示意图；
图5A为本申请示例性实施例的一种存储器的制造方法的中间步骤得到的中间产品的三维结构示意图；
图5B为图5A所示的中间产品的纵截面结构示意图；
图5C为图5A所示的中间产品的另一角度的纵截面结构示意图；
图6为本申请示例性实施例的一种存储器的制造方法的中间步骤得到的中间产品的三维结构示意图；
图7为本申请示例性实施例的一种存储器的制造方法的中间步骤得到的中间产品的纵截面结构示意图；
图8为本申请示例性实施例的一种存储器的制造方法的中间步骤得到的中间产品的纵截面结构示意图；
图9为本申请示例性实施例的一种存储器的制造方法的中间步骤得到的中间产品的纵截面结构示意图；
图10为本申请示例性实施例的一种存储器的制造方法的中间步骤得到的中间产品的纵截面结构示意图；
图11为本申请示例性实施例的一种存储器的制造方法的中间步骤得到的中间产品的纵截面结构示意图；
图12为本申请示例性实施例的一种存储器的制造方法的中间步骤得到 的中间产品的纵截面结构示意图；
图13为本申请示例性实施例的一种存储器的制造方法的中间步骤得到的中间产品的纵截面结构示意图；
图14为本申请示例性实施例的一种存储器的制造方法的中间步骤得到的中间产品的纵截面结构示意图；
图15为本申请示例性实施例的一种存储器的制造方法的中间步骤得到的中间产品的纵截面结构示意图；
图16为本申请示例性实施例的一种存储器的制造方法的中间步骤得到的中间产品的纵截面结构示意图；
图17为本申请示例性实施例的一种存储器的制造方法的中间步骤得到的中间产品的纵截面结构示意图；
图18A为本申请示例性实施例的一种存储器的制造方法的得到的存储器的纵截面结构示意图；
图18B为图18A所示的存储器的另一角度的纵截面结构示意图。
附图中的各个标记符号的含义为：
10-半导体衬底；10’-半导体墙；20-第一沟槽；30-介电质层；31-第一介电质层；32-第二介电质层；33-第三介电质层；34-第四介电质层；35-第五介电质层；36-第一介电质材料；37-第二介电质材料；40-凹槽；50-支撑条；60-位线；61-金属层；62-金属线；70-第二沟槽；80-半导体柱；81-源极区；82-沟道区；83-漏极区；90-栅极绝缘层；100-栅极。
详述
为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本文中的实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是实现方式和内容可以在不脱离本申请的宗旨及其范围的条件下被变换为各种各样的形式。因此，本申请不应该 被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本申请中的附图比例可以作为实际工艺中的参考，但不限于此。例如：半导体层的宽长比、各个膜层的厚度和间距，可以根据实际需要进行调整。本申请中所描述的附图仅是结构示意图，本申请的一个方式不局限于附图所示的形状或数值等。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“垂直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在本申请的描述中，“第一”、“第二”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“金属层”换成为“金属膜”。
掩埋位线(Buried Bit Line,BBL)可以采用以下方法形成：在硅衬底上开设能够将硅衬底间隔为多个硅柱(Pillar)的沟槽，在沟槽底部刻蚀形成椭圆形凹槽，并在凹槽内壁沉积钛(Ti)，钛(Ti)与硅衬底中的硅反应形成钛化硅(TiSi)，之后在凹槽中填充金属钨(W)，使得相邻两个凹槽中的钨电性连接，接着通过回刻(Etch back)刻蚀掉凹槽上方多余的钨。这种工艺流程在钨的回刻工艺中要求具备很高的选择比，以防止硅柱被刻蚀掉；而 且，位线由设置在多个凹槽中的钨电连接形成，且相邻凹槽之间的接触面较小，若其中一个凹槽中的钨与相邻凹槽中的钨未形成有效连接，则整条位线将出现断路情况。
本申请实施例提供一种存储器的制造方法，所述存储器包括多个垂直晶体管和位线；所述制造方法包括：
提供一半导体衬底，所述半导体衬底具有上表面和下表面；
在半导体衬底上表面朝向下表面的方向上刻蚀出多个沿列方向延伸在行方向间隔的第一沟槽，各相邻的所述第一沟槽之间形成多个半导体墙；
通过沉积和刻蚀工艺，在所述第一沟槽侧壁上形成第一介电质层，露出所述第一沟槽底部的所述半导体衬底；
对露出的所述半导体衬底进行刻蚀，使所述第一沟槽底部延伸到所述半导体衬底中形成位于所述半导体墙底部的沿半导体墙延伸方向延伸的凹槽，一个所述半导体墙的底部具有两个开口方向相反的凹槽，一个所述第一沟槽内的两个凹槽连通；
在任意两个连通的凹槽中填充金属层，通过刻蚀填充的金属层，将两个半导体墙下方的金属层隔开，每个所述半导体墙的下方形成两个与所述半导体墙接触的金属线，所述金属线为所述位线或位线的一部分；
在所述第一沟槽中填充第二介电质层，将所述第一沟槽填满；
在所述半导体衬底的上表面形成多个沿行方向延伸且列方向间隔的第二沟槽，所述第一沟槽和第二沟槽之间形成多个半导体柱，所述第二沟槽的深度小于所述第一沟槽的深度。
本申请实施例还提供另一种存储器的制造方法，包括：
在半导体衬底上刻蚀出多个沿列方向延伸的第一沟槽，所述第一沟槽将所述半导体衬底的上部间隔为多个半导体墙；
在所述第一沟槽侧壁上沉积第一介电质层，露出所述第一沟槽下方的所述半导体衬底；
对露出的所述半导体衬底进行刻蚀，使所述第一沟槽底部延伸到所述半导体衬底中，并且在延伸后的所述第一沟槽底部的两侧分别形成一个沿列方 向延伸并且延伸到所述半导体墙下方的凹槽，并且从一个所述半导体墙两侧延伸到该半导体墙下方的两个所述凹槽的开口方向相反；
在所述第一沟槽和所述凹槽中沉积金属层；
通过刻蚀去除所述第一沟槽中的所述金属层，保留所述凹槽中的所述金属层，一个所述第一沟槽两侧的两个凹槽中的金属层被该第一沟槽隔开，在所述第一沟槽中沉积第二介电质层，所述第二介电质层将一个所述第一沟槽底部的两个所述凹槽中的金属层间隔为两条沿列方向延伸的金属线，位于一个所述半导体墙下方的开口相反的两个所述凹槽中的两条金属线构成一条位线；
在所述半导体墙上部刻蚀形成多个沿行方向延伸的第二沟槽，并使所述第二沟槽的底面露出所述位线远离所述半导体衬底一侧的表面，所述第二沟槽将所述半导体墙间隔为多个半导体柱，所述半导体柱的底部与所述位线连接。
本申请实施例的存储器的制造方法，采用一种新型的位线(bitline)布线(routing)方式，利用刻蚀工艺在半导体柱底部开设凹槽，并在凹槽中填充金属线形成位线，相当于将位线掩埋于半导体柱下方的半导体衬底内，可以节省空间，提高存储器的存储密度。而且，同时对一列半导体柱下方的半导体衬底进行刻蚀而形成一个凹槽，使得每个凹槽在垂直于所述半导体衬底的任意平面上的纵截面的形状可以相同，与形成在多个尖对尖连接的凹槽中的位线相比，在本申请实施例的凹槽中形成的位线更稳固，不容易出现断路情况，而且电阻更低。
另外，本申请实施例的存储器的制造方法，在刻蚀凹槽之前先在第一沟槽侧壁上沉积第一介电质层，在后续刻蚀凹槽时以及在凹槽中填充钨并回刻形成钨金属层时，第一介电质层可以作为半导体墙的保护层，避免半导体墙被刻蚀掉。
在本申请的实施例中，所述对露出的所述半导体衬底进行刻蚀，使所述第一沟槽底部延伸到所述半导体衬底中，并且在延伸后的所述第一沟槽底部的两侧分别形成一个沿列方向延伸并且延伸到所述半导体墙下方的凹槽可以包括：
对露出的所述半导体衬底进行刻蚀，使所述第一沟槽底部延伸到所述半导体衬底中，并且在延伸后的所述第一沟槽底部的两侧分别形成一个沿列方向延伸并且延伸到所述半导体墙下方的凹槽，并且使位于一个所述半导体墙下方的开口方向相反的两个所述凹槽之间保留有半导体区域，所述半导体区域形成间隔该两个凹槽并且支撑该一个半导体墙的支撑条；
此时，位于一个所述半导体墙下方的开口相反的两个所述凹槽中的两条金属线以及该两个凹槽之间的所述支撑条构成一条位线。
在本申请的实施例中，所述制造方法还可以包括：所述金属线与所述半导体区域之间的接触壁形成金属半导体化合物，所述金属半导体化合物和所述半导体区域可以构成所述支撑条。
在本申请的实施例中，所述在延伸后的所述第一沟槽底部的两侧分别形成一个沿列方向延伸并且延伸到所述半导体墙下方的凹槽可以包括：
在延伸后的所述第一沟槽底部的两侧分别形成一个沿列方向延伸并且延伸到所述半导体墙下方的凹槽，并使所述凹槽在垂直于所述半导体衬底的任意平面上的纵截面的形状相同。
在本申请的实施例中，所述在所述凹槽中沉积金属层可以包括：使所述金属层填满所述凹槽；以及，
所述采用所述第二介电质层将一个所述第一沟槽底部的两个所述凹槽中的金属层间隔为两条沿列方向延伸的金属线可以包括：
采用所述第二介电质层将一个所述第一沟槽底部的两个所述凹槽中的金属层间隔为两条沿列方向延伸的金属线，并且使每条金属线与该条金属线所在的凹槽在垂直于所述半导体衬底的同一个平面上的横截面的周缘为弧度相等的两个圆弧，即所述金属线与其所在的凹槽的形状相同并且尺寸大致相同，所述金属线填满所述凹槽。在本申请的实施例中，所述通过刻蚀去除所述第一沟槽中的所述金属层，保留所述凹槽中的所述金属层可以包括：
通过刻蚀去除所述第一沟槽中的所述金属层，保留所述凹槽中的所述金属层，并对所述第一沟槽底部再次进行刻蚀，使得所述第一沟槽底部再次延伸到所述半导体衬底中，且再次延伸后得到的所述第一沟槽的底部所在的水 平面低于开口方向相反的两个所述凹槽的底部所在的水平面。
在本申请的实施例中，所述半导体柱包括沿垂直所述半导体衬底的方向依次分布的源极区、沟道区和漏极区；
所述将所述半导体柱的底部与所述位线连接可以包括：将所述半导体柱的所述源极区或所述漏极区中位于底部的一个与所述位线连接。
在本申请的实施例中，所述存储器的制造方法还可以包括：在得到所述半导体柱之后，
在所述沟道区的侧壁上依次形成环绕所述沟道区的栅极绝缘层和栅极，并将所述栅极与字线连接。
图1A至17为本申请示例性实施例的一种存储器的制造方法的中间步骤得到的中间产品的三维结构示意图和纵截面结构示意图，图18A和图18B为本申请示例性实施例的一种存储器的制造方法得到的存储器的纵截面结构示意图。如图1A至18B所示，在本申请的示例性实施例中，所述存储器的制造方法可以包括：
S10：在半导体衬底10上刻蚀出多个沿列方向延伸的第一沟槽20，第一沟槽20将半导体衬底10的上部间隔为多个半导体墙10’，得到如图1A和图1B所示的中间产品；
S20：在第一沟槽20内壁(包括侧壁和底面)上沉积第一介电质层31；刻蚀去除第一沟槽20底面上的第一介电质层31，露出第一沟槽20下方的半导体衬底10；对露出的半导体衬底10进行刻蚀，使第一沟槽20底部延伸到半导体衬底10中，并且在延伸后的第一沟槽20底部的两侧分别形成一个沿列方向延伸并且延伸到半导体墙10’下方的凹槽40，从一个半导体墙10’两侧延伸到该半导体墙10’下方的两个凹槽40的开口方向相反，并且使位于一个半导体墙10’下方的开口方向相反的两个凹槽40之间保留有半导体区域，所述半导体区域形成间隔该两个凹槽40并且支撑该一个半导体墙10’的支撑条50，得到如图2所示的中间产品；
S30：在第一沟槽20和凹槽40中沉积金属层61，得到如图3所示的中间产品；
S40：通过刻蚀去除第一沟槽20中的金属层61，保留凹槽40中的金属层61，一个第一沟槽20两侧的两个凹槽40中的金属层61被该第一沟槽20间隔为两条沿列方向延伸的金属线62；对第一沟槽20的底部再次进行刻蚀，使第一沟槽20底部再次向下延伸至穿过金属层61的底面并延伸进入半导体衬底10中，且再次延伸后得到的第一沟槽20的底部所在的水平面低于开口方向相反的两个凹槽40的底部所在的水平面，得到如图4A和图4B所示的中间产品；
S50：在第一沟槽20中沉积第二介电质层32，第二介电质层32将一个第一沟槽20底部的两个凹槽40中的金属线62隔开，位于一个半导体墙10’下方的开口相反的两个凹槽40中的两条金属线62以及该两个凹槽40之间的支撑条50构成一条位线60，防止短路，得到如图5A至图5C所示的中间产品；其中，金属线62可以与支撑条50中的半导体区域之间的接触壁形成金属半导体化合物，所述金属半导体化合物和所述半导体区域可以构成支撑条50；
S60：在半导体墙10’上部刻蚀形成多个沿行方向延伸的第二沟槽70，并使第二沟槽70的底面露出位线60远离半导体衬底10一侧的表面，第二沟槽70将半导体墙10’间隔为多个半导体柱80，半导体柱80包括沿垂直于半导体衬底10的方向依次分布的源极区81、沟道区82和漏极区83，位于半导体柱80底部的源极区81与位线60连接，得到如图6所示的中间产品；在其他实施例中，若位于半导体柱80底部的为漏极区83，则漏极区83与位线60连接；
S70：在沟道区82的侧壁上依次形成环绕沟道区82的栅极绝缘层90和栅极100，并将栅极100与字线连接；
在示例性实施例中，S70可以包括：
S100：在第二沟槽70的内壁和顶面上沉积第一介电质材料36，得到如图7所示的中间产品；其中，第一介电质材料36形成的膜层的厚度可以约为7nm；
S200：在第二沟槽70内填充第二介电质材料37，得到如图8所示的中间产品；其中，第二介电质材料37形成的膜层的厚度可以约为20nm，填充 第二介电质材料37的方法可以采用ALD工艺；
S300：回刻去除第二沟槽70上部的第二介电质材料37，剩余第二沟槽70下部与源极区对应区域的第二介电质材料37形成第五介电质层35，得到如图9所示的中间产品；其中，被刻蚀掉的第二沟槽70上部的第二介电质材料37的深度可以约为10nm，刻蚀方法可以为湿法刻蚀；
S400：刻蚀掉第二沟槽70的内壁上部和顶面上的第一介电质材料36，剩余侧壁下部(与源极区对应区域)和底面上的第一介电质材料36形成第四介电质层34，得到如图10所示的中间产品；其中，刻蚀方法可以为湿法刻蚀；
S500：在半导体衬底10表面沉积一层覆盖第二沟槽70内壁上部(与沟道区和漏极区对应区域)和顶面的第二介电质材料37，得到如图11所示的中间产品；其中，第二介电质材料37形成的膜层的厚度可以约为6nm，沉积第二介电质材料37的方法可以采用ALD工艺；
S600：在半导体衬底10表面沉积一层覆盖第二沟槽70的第一介电质材料36，并使第一介电质材料36覆盖第二沟槽70顶面上的第二介电质材料37，得到如图12所示的中间产品；其中，填充第一介电质材料36的方法可以采用ALD工艺；
S700：刻蚀掉第二沟槽70顶面上的第二介电质材料37，得到如图13所示的中间产品；其中，被刻蚀掉的第二沟槽70顶面上的第二介电质材料37的厚度可以约为25nm；
S800：回刻去除第一沟槽20上部的第一介电质层31和第二介电质层32，以及第二沟槽70上部(与漏极区对应区域)的第一介电质材料36和第二介电质材料37，得到如图14所示的中间产品；其中，被刻蚀掉的第二沟槽70上部的第一介电质材料36和第二介电质材料37的深度＜30nm，刻蚀方法可以为湿法刻蚀；
S900：刻蚀掉半导体柱80侧壁上的第一介电质层31和第二介电质材料37，得到如图15所示的中间产品；其中，被刻蚀掉的第二沟槽70内壁上的第二介电质材料37的厚度可以为105nm，刻蚀方法可以为湿法刻蚀；
S1000：在半导体柱80侧壁和顶部生长栅极绝缘层90，并使栅极绝缘层90与第一沟槽20内的第二介电质层32以及第二沟槽70内的第一介电质材料36在平行于半导体衬底10的方向上保留孔隙，得到如图16所示的中间产品；其中，栅极绝缘层90的厚度可以为3nm至5nm，材料可以为氧化硅等；
S1100：在栅极绝缘层90与第一沟槽20内的第二介电质层32以及第二沟槽70内的第一介电质材料36之间的孔隙中沉积栅极100，并使栅极100环绕半导体柱80的沟道区，得到如图17所示的中间产品；
S1200：在半导体衬底10表面沉积一层覆盖第一沟槽20和第二沟槽70的第一介电质材料36，并使第一介电质材料36覆盖栅极绝缘层90和栅极100，该步骤填充的第一介电质材料36与步骤S800回刻后剩余的第一介电质材料36形成第三介电质层33，得到如图18A和图18B所示的存储器。
在本申请的实施例中，所述第一介电质层和所述第二介电质层的材料可以各自独立地选自氧化硅、氮化硅、碳氮氧化硅和碳氮化硅中的任意一种或多种。
在本申请的实施例中，所述第一介电质层的厚度较小，为一层薄膜，例如，所述第一介电质层的厚度可以为5nm。
在本申请的实施例中，所述第一沟槽和所述第二沟槽中的任意一个或两个可以采用自对准双重成像(Self-aligned Double Patterning,SADP)工艺形成。
在本申请的实施例中，所述凹槽可以通过湿法刻蚀对所述第一沟槽进行侧边刻蚀而形成。
在本申请的实施例中，所述第一介电质层和所述第二介电质层可以各自独立地采用原子层沉积(Atomic Layer Deposition,ALD)或化学气相沉积(Chemical Vapor Deposition,CVD)工艺形成。
在本申请的实施例中，沉积第一介电质材料和第二介电质材料的方法可以各自独立地选自ALD和CVD中的任意一种。
在本申请的实施例中，在沉积第一介电质材料或第二介电质材料之后，可以采用CMP工艺对形成的介电质层进行平坦化，例如，步骤S200在第二沟槽内填充第二介电质材料之后，可以采用CMP工艺对形成在器件表面的 介电质层进行平坦化。
本申请实施例提供一种存储器，所述存储器可以通过如上本申请实施例提供的存储器的制造方法得到。
如图18A和图18B所示，所述存储器包括：半导体衬底10、多个晶体管以及多条位线60；其中，
半导体衬底10具有上表面；
多个所述晶体管位于半导体衬底10上，沿列方向和行方向间隔排列并阵列分布；每个所述晶体管均包括一个半导体柱80；半导体柱80在半导体衬底10的上表面沿着垂直所述上表面的方向延伸；每列半导体柱80的下方的半导体衬底10内具有两个开口方向相反且相间隔的凹槽40，凹槽40在半导体衬底10内沿着所述列方向延伸；
多条位线60在所述列方向延伸且在行方向间隔分布，每条位线60与一列半导体柱80连接，因此一列晶体管共用一条位线60；每条位线60包含分别位于所述两个开口方向相反的凹槽40中且与半导体柱80接触的两条金属线62，两条金属线62填充对应的凹槽40。
本申请实施例的存储器的位线由两条金属线形成，或者由两条金属线及其之间的支撑条形成；而且，金属线所在的凹槽在垂直于半导体衬底的任意平面上的纵截面的形状可以相同，即凹槽为连续的一体的凹槽，与目前由多个凹槽中的钨尖对尖连接形成的位线相比，本申请实施例的存储器的位线不容易出现断路情况，而且电阻更低，稳定性更好。
在本申请的实施例中，如图18B所示，每条位线60还可以包括支撑条50，支撑条50设置在一条位线60的两条金属线62之间，以及对应的半导体柱80和半导体衬底10之间，支撑条50作为半导体衬底10的一部分支撑半导体柱80，并且将该两条金属线12所在的两个开口方向相反的凹槽40间隔开，支撑条50包含金属线62中的金属和半导体衬底10中的半导体材料形成的化合物。
在本申请的实施例中，所述支撑条可以包含半导体材料和金属半导体化合物，所述金属半导体化合物包含所述金属线中的金属元素以及所述半导体 衬底中的半导体元素。
在本申请的实施例中，如图18B所示，支撑条50可以包括每列半导体柱80下方的所述两个开口方向相反的凹槽40与半导体柱80的底部之间自然形成的半导体区域。
在本申请的实施例中，所述半导体衬底和所述半导体柱可以包含硅，所述金属线与所述支撑条之间的接触壁可以形成金属硅化物。
在本申请的实施例中，所述支撑条可以包括金属硅化物。
在本申请的实施例中，如图4A和图18B所示，所述凹槽在垂直于所述凹槽延伸方向上的各位置的纵截面的形状可以相同。
在本申请的实施例中，如图18B所示，金属线62与该金属线62所在的凹槽40在垂直于半导体衬底10的同一个平面上的横截面的周缘可以为弧度相等的两个圆弧。
在本申请的实施例中，
所述金属线可以为单层或多层结构的金属层，所述多层结构的金属层为沿着远离凹槽底部的方向依次叠层设置的多层金属层；
所述单层或多层结构的金属层中的金属元素可以选自钛、钴、镍、钨、铜和铝中的任意一种或多种。
在本申请的实施例中，所述金属线可以为单个膜层形成的金属线。
在本申请的实施例中，相邻两条位线中的相邻两条所述金属线之间设置有隔离所述两条金属线的绝缘层，所述金属线与所述绝缘层接触。如图6所示，第二介电质层32可以作为所述绝缘层。
如图18A所示，在本申请的示例性实施例中，半导体柱80包括沿垂直半导体衬底10的方向依次分布的源极区81、沟道区82和漏极区83，源极区81与位线60接触并连接，在其他实施例中，也可以是或漏极区83与位线60接触并连接。
在本申请的实施例中，如图18A所示，所述存储器还可以包括栅极100，栅极100设置在沟道区82的侧壁上并且环绕沟道区82，栅极100与沟道区82之间设置有栅极绝缘层90，栅极100与字线连接。
在本申请的实施例中，一行半导体柱一侧的所述栅极可以连接在一起形成沿行方向延伸的字线，从而实现所述栅极与所述字线的连接。
在本申请的实施例中，所述存储器还可以包括介电质层30。如图6所示，介电质层30可以包括设置在第一沟槽20中的第一介电质层31和第二介电质层32，第一介电质层31设置在第一沟槽20的内壁与第二介电质层32之间并且位于凹槽40远离半导体衬底10的一侧，第二介电质层32从半导体衬底10延伸至半导体柱80远离半导体衬底10一侧的表面。
在本申请的实施例中，如图18A所示，介电质层30还可以包括设置在第二沟槽70中的第三介电质层33和第四介电质层34，第三介电质层33设置在相邻两个半导体柱80的栅极100之间，第四介电质层34设置在相邻两个半导体柱80的源极区81之间，并且第四介电质层34位于栅极100靠近半导体衬底10的一侧。
在本申请的实施例中，如图18A所示，介电质层30还可以包括设置在第二沟槽70中的第五介电质层35，第五介电质层35设置在相邻两个半导体柱80的源极区81之间，第四介电质层34位于半导体柱80与第五介电质层35之间。
在本申请的实施例中，其中，所述第一介电质层、所述第二介电质层、所述第三介电质层、所述第四介电质层和所述第五介电质层的材料各自独立地选自氧化硅、氮化硅、碳氮氧化硅和碳氮化硅中的任意一种或多种。
在本申请的实施例中，第四介电质层34与第五介电质层35的材料可以是不同的。
在本申请的实施例中，所述第一沟槽可以垂直于所述半导体衬底并沿列方向延伸。
在本申请的实施例中，所述第二沟槽可以垂直于所述半导体衬底并沿行方向延伸。
在本申请的实施例中，所述半导体衬底可以为单晶硅衬底，还可以为绝缘体上半导体(Semiconductor on Insulator,SOI)衬底，例如，蓝宝石上硅(Silicon On Sapphire,SOS)衬底、玻璃上硅(Silicon On Glass,SOG)衬底， 基底半导体基础上的硅的外延层或其它半导体或光电材料，例如硅-锗(Si 1-xGe x，其中x可以是例如0.2与0.8之间的摩尔分数)、锗(Ge)、砷化镓(GaAs)、氮化镓(GaN)或磷化铟(InP)。所述半导体衬底可经掺杂或可未经掺杂。
在本申请的实施例中，所述栅极的材料可以选自第IVA族元素形成的导体材料中的任意一种或多种，例如，所述栅极的材料可以选自多晶硅、多晶硅锗等中的任意一种或多种。
在本申请的实施例中，所述栅极绝缘层的材料可以选自氧化硅(例如，SiO 2)、氧化铪(例如，HfO 2)、氧化锆(例如，ZrO)和氧化铝(例如，Al 2O 3)中的任意一种或多种。所述栅极绝缘层可以为单层结构或多层结构，例如，可以包括由氧化硅和氧化铪形成的两层结构，其中，氧化硅层与沟道区接触，氧化铪层与栅极接触。所述栅极绝缘层的厚度可以根据实际的电性需求来设置，例如，可以为2nm至5nm。
在本申请的实施例中，所述存储器可以为包含晶体管的器件，例如，动态随机存取存储器(Dynamic Random Access Memory,DRAM)、磁性随机存取存储器(Magnetic Random Access Memory，MRAM)等。
本申请实施例还提供一种电子设备，包括如上本申请实施例提供的所述存储器。
在本申请实施例中，所述电子设备可以包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (19)

  1. 一种存储器的制造方法，所述存储器包括多个垂直晶体管和位线；所述制造方法包括：
    提供一半导体衬底，所述半导体衬底具有上表面和下表面；
    在半导体衬底上表面朝向下表面的方向上刻蚀出多个沿列方向延伸在行方向间隔的第一沟槽，各相邻的所述第一沟槽之间形成多个半导体墙；
    通过沉积和刻蚀工艺，在所述第一沟槽侧壁上形成第一介电质层，露出所述第一沟槽底部的所述半导体衬底；
    对露出的所述半导体衬底进行刻蚀，使所述第一沟槽底部延伸到所述半导体衬底中形成位于所述半导体墙底部的沿半导体墙延伸方向延伸的凹槽，一个所述半导体墙的底部具有两个开口方向相反的凹槽，一个所述第一沟槽内的两个凹槽连通；
    在任意两个连通的凹槽中填充金属层，通过刻蚀填充的金属层，将两个半导体墙下方的金属层隔开，每个所述半导体墙的下方形成两个与所述半导体墙接触的金属线，所述金属线为所述位线或位线的一部分；
    在所述第一沟槽中填充第二介电质层，将所述第一沟槽填满；
    在所述半导体衬底的上表面形成多个沿行方向延伸且列方向间隔的第二沟槽，所述第一沟槽和第二沟槽之间形成多个半导体柱，所述第二沟槽的深度小于所述第一沟槽的深度。
  2. 一种存储器的制造方法，包括：
    在半导体衬底上刻蚀出多个沿列方向延伸的第一沟槽，所述第一沟槽将所述半导体衬底的上部间隔为多个半导体墙；
    在所述第一沟槽侧壁上沉积第一介电质层，露出所述第一沟槽下方的所述半导体衬底；
    对露出的所述半导体衬底进行刻蚀，使所述第一沟槽底部延伸到所述半导体衬底中，并且在延伸后的所述第一沟槽底部的两侧分别形成一个沿列方向延伸并且延伸到所述半导体墙下方的凹槽，并且从一个所述半导体墙两侧 延伸到该半导体墙下方的两个所述凹槽的开口方向相反；
    在所述第一沟槽和所述凹槽中沉积金属层；
    通过刻蚀去除所述第一沟槽中的所述金属层，保留所述凹槽中的所述金属层，一个所述第一沟槽两侧的两个凹槽中的金属层被该第一沟槽隔开，在所述第一沟槽中沉积第二介电质层，采用所述第二介电质层将一个所述第一沟槽底部的两个所述凹槽中的金属层间隔为两条沿列方向延伸的金属线，位于一个所述半导体墙下方的开口相反的两个所述凹槽中的两条金属线构成一条位线；
    在所述半导体墙上部刻蚀形成多个沿行方向延伸的第二沟槽，并使所述第二沟槽的底面露出所述位线远离所述半导体衬底一侧的表面，所述第二沟槽将所述半导体墙间隔为多个半导体柱，将所述半导体柱的底部与所述位线连接。
  3. 根据权利要求2所述的制造方法，其中，所述对露出的所述半导体衬底进行刻蚀，使所述第一沟槽底部延伸到所述半导体衬底中，并且在延伸后的所述第一沟槽底部的两侧分别形成一个沿列方向延伸并且延伸到所述半导体墙下方的凹槽包括：
    对露出的所述半导体衬底进行刻蚀，使所述第一沟槽底部延伸到所述半导体衬底中，并且在延伸后的所述第一沟槽底部的两侧分别形成一个沿列方向延伸并且延伸到所述半导体墙下方的凹槽，并且使位于一个所述半导体墙下方的开口方向相反的两个所述凹槽之间保留有半导体区域，所述半导体区域形成间隔该两个凹槽并且支撑该一个半导体墙的支撑条；
    位于一个所述半导体墙下方的开口相反的两个所述凹槽中的两条金属线以及该两个凹槽之间的所述支撑条构成一条位线。
  4. 根据权利要求3所述的制造方法，还包括：所述金属线与所述半导体区域之间的接触壁形成金属半导体化合物，所述金属半导体化合物和所述半导体区域构成所述支撑条。
  5. 根据权利要求2至4中任一项所述的制造方法，其中，所述通过刻蚀去除所述第一沟槽中的所述金属层，保留所述凹槽中的所述金属层包括：
    通过刻蚀去除所述第一沟槽中的所述金属层，保留所述凹槽中的所述金属层，并对所述第一沟槽底部再次进行刻蚀，使得所述第一沟槽底部再次延伸到所述半导体衬底中，且再次延伸后得到的所述第一沟槽的底部所在的水平面低于开口方向相反的两个所述凹槽的底部所在的水平面。
  6. 根据权利要求2至5中任一项所述的制造方法，其中，所述在延伸后的所述第一沟槽底部的两侧分别形成一个沿列方向延伸并且延伸到所述半导体墙下方的凹槽，包括：
    在延伸后的所述第一沟槽底部的两侧分别形成一个沿列方向延伸并且延伸到所述半导体墙下方的凹槽，并使所述凹槽在垂直于所述半导体衬底的任意平面上的纵截面的形状相同。
  7. 根据权利要求2至5中任一项所述的制造方法，其中，所述采用所述第二介电质层将一个所述第一沟槽底部的两个所述凹槽中的金属层间隔为两条沿列方向延伸的金属线，包括：
    采用所述第二介电质层将一个所述第一沟槽底部的两个所述凹槽中的金属层间隔为两条沿列方向延伸的金属线，并且使每条金属线与该条金属线所在的凹槽在垂直于所述半导体衬底的同一个平面上的横截面的周缘为弧度相等的两个圆弧。
  8. 根据权利要求2至7中任一项所述的制造方法，其中，通过湿法刻蚀对所述第一沟槽进行侧边刻蚀形成所述凹槽。
  9. 一种存储器，包括：
    半导体衬底，具有上表面；
    多个沿列方向间隔排列的晶体管，以及多个沿行方向间隔排列的晶体管，各所述晶体管位于所述半导体衬底上并阵列分布；
    每个所述晶体管包括一个半导体柱；其中，所述半导体柱在所述半导体衬底的上表面沿着垂直所述上表面的方向延伸；每列半导体柱的下方的所述半导体衬底内具有两个开口方向相反且相间隔的凹槽，两个所述凹槽在所述半导体衬底内沿着所述列方向延伸；
    多条在所述列方向延伸且在行方向间隔分布的位线，所述位线与所述半 导体柱连接，每条所述位线包含分别位于所述两个开口方向相反的凹槽中且与所述半导体柱接触的两条金属线，所述两条金属线填充对应的凹槽。
  10. 根据权利要求9所述的存储器，其中，每条所述位线还包括支撑条，所述支撑条设置在一条位线的两条金属线之间，以及对应的半导体柱和半导体衬底之间，所述支撑条作为所述半导体衬底的一部分支撑所述半导体柱，并且将所述两条金属线所在的两个开口方向相反的凹槽间隔开；所述支撑条包含所述金属线中的金属和所述半导体衬底中的半导体形成的化合物。
  11. 根据权利要求10所述的存储器，其中，
    所述半导体衬底和所述半导体柱包含硅，所述金属线与所述支撑条之间的接触壁形成金属硅化物。
  12. 根据权利要求10或11所述的存储器，其中，所述支撑条包括金属硅化物。
  13. 根据权利要求9至12中任一项所述的存储器，其中，所述凹槽在垂直于所述凹槽延伸方向上的各位置的纵截面形状相同。
  14. 根据权利要求9至12中任一项所述的存储器，其中，所述金属线与该金属线所在的凹槽在垂直于所述半导体衬底的同一个平面上的横截面的周缘为弧度相等的两个圆弧。
  15. 根据权利要求9至12中任一项所述的存储器，其中，
    所述金属线为单层或多层结构的金属层，所述多层结构的金属层为沿着远离凹槽底部的方向依次叠层设置的多层金属层；
    所述单层或多层结构的金属层中的金属元素选自钛、钴、镍、钨、铜和铝中的任意一种或多种。
  16. 根据权利要求9至12中任一项所述的存储器，其中，相邻两列所述半导体柱之间具有沿列方向延伸的第一沟槽，相邻两行所述半导体柱之间具有沿行方向延伸的第二沟槽；
    所述第一沟槽从所述半导体衬底的所述上表面延伸到所述半导体衬底内，且所述第一沟槽的底部所在的水平面低于所述两个开口方向相反的凹槽的底部所在的水平面，相邻两列半导体柱下方分别设置的所述位线通过所述第一 沟槽间隔。
  17. 根据权利要求16所述存储器，其中，所述第一沟槽的侧壁露出所述金属线，所述第二沟槽的底部露出所述金属线。
  18. 根据权利要求9至12中任一项所述的存储器，其中，的存储器，其中，相邻两条位线中的相邻两条所述金属线之间设置有隔离所述两条金属线的绝缘层，所述金属线与所述绝缘层接触。
  19. 根据权利要求9至12中任一项所述的存储器，其中，所述金属线为单个膜层形成的金属线。
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