KR20220028703A - 반도체 장치 - Google Patents

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KR20220028703A
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KR
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gate
gate structure
pattern
layer
polishing stop
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KR1020200110056A
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최승훈
윤일영
박일수
배기호
윤보언
이유용
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삼성전자주식회사
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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract

반도체 장치는 기판 상에 형성된 게이트 구조물, 상기 게이트 구조물의 측벽에 형성된 게이트 스페이서, 및 상기 게이트 구조물 및 상기 게이트 스페이서 상에 형성되는 연마 저지 패턴을 포함할 수 있다. 상기 연마 저지 패턴은 상기 게이트 구조물의 상면 및 상기 게이트 스페이서의 상면을 커버하는 제1 부분, 및 상기 제1 부분으로부터 상기 기판 상면에 수직한 수직 방향으로 연장된 제2 부분을 포함할 수 있으며, 상기 제1 부분의 중앙부의 상면은 상기 제1 부분의 가장자리 부의 상면보다 높고, 상기 제2 부분의 상면과 동일한 높이에 형성될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 콘택 플러그를 갖는 반도체 장치에 관한 것이다.
반도체 장치의 콘택 플러그는 금속 게이트 전극 및 이의 측벽에 형성된 게이트 스페이서, 및 이들 상에 형성된 캐핑막에 셀프 얼라인 되도록 형성될 수 있다. 그런데, 미스얼라인에 의해 상기 금속 게이트 전극과 상기 콘택 플러그가 전기적으로 쇼트되지 않도록 하기 위해서, 상기 캐핑막의 두께를 증가시켜야 하며, 이에 따라 상기 콘택 플러그의 수직 방향으로의 두께가 증가하여 기생 커패시턴스 및 저항이 증가될 수 있다.
본 발명의 과제는 개선된 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성된 게이트 구조물, 상기 게이트 구조물의 측벽에 형성된 게이트 스페이서, 및 상기 게이트 구조물 및 상기 게이트 스페이서 상에 형성되는 연마 저지 패턴을 포함할 수 있다. 상기 연마 저지 패턴은 상기 게이트 구조물의 상면 및 상기 게이트 스페이서의 상면을 커버하는 제1 부분, 및 상기 제1 부분으로부터 상기 기판 상면에 수직한 수직 방향으로 연장된 제2 부분을 포함할 수 있으며, 상기 제1 부분의 중앙부의 상면은 상기 제1 부분의 가장자리 부의 상면보다 높고, 상기 제2 부분의 상면과 동일한 높이에 형성될 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는 기판의 상면에 수직한 수직 방향을 따라 서로 이격되며, 각각이 상기 기판 상면에 평행한 제1 방향으로 연장된 채널들, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 상기 기판 상에 연장되어, 상기 채널들의 상하면 및 상기 제2 방향으로의 양 측벽들을 커버하는 게이트 구조물, 상기 게이트 구조물의 상부 측벽에 형성된 게이트 스페이서, 상기 게이트 구조물 및 상기 게이트 스페이서 상에 형성된 연마 저지 패턴, 상기 게이트 구조물에 인접한 상기 기판 상에 형성되어 상기 채널들의 상기 제1 방향으로의 각 양 측벽들과 연결된 소스/드레인 층, 상기 소스/드레인 층 상에 형성되어 상기 게이트 스페이서의 측벽 및 상기 연마 저지 패턴의 측벽을 커버하는 제1 층간 절연막, 및 상기 제1 층간 절연막을 관통하여 상기 소스/드레인 층 상면에 접촉하며 상면의 높이가 상기 연마 저지 패턴의 상면의 높이와 동일한 제1 콘택 플러그를 포함할 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에 형성된 제1 게이트 구조물, 상기 제1 게이트 구조물의 측벽에 형성된 제1 게이트 스페이서, 상기 제1 게이트 구조물 및 상기 제1 게이트 스페이서 상에 형성된 제1 연마 저지 패턴, 상기 제1 게이트 구조물에 인접한 상기 기판의 제1 영역 상에 형성된 제1 소스/드레인 층, 상기 기판의 제2 영역 상에 형성된 제2 게이트 구조물, 상기 제2 게이트 구조물의 측벽에 형성된 제2 게이트 스페이서, 상기 제2 게이트 구조물 및 상기 제2 게이트 스페이서 상에 형성된 제2 연마 저지 패턴, 상기 제2 연마 저지 패턴 상에 형성된 캐핑막, 상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상에 형성된 제2 소스/드레인 층, 상기 제1 및 제2 소스/드레인 층들 상에 형성되어 상기 제1 및 제2 게이트 스페이서들의 측벽 및 상기 제1 및 제2 연마 저지 패턴들의 측벽을 커버하는 제1 층간 절연막, 상기 제1 층간 절연막을 관통하여 상기 제1 소스/드레인 층 상면에 접촉하는 제1 콘택 플러그, 상기 제1 층간 절연막을 관통하여 상기 제2 소스/드레인 층 상면에 접촉하는 제2 콘택 플러그, 및 상기 제1 및 제2 연마 저지 패턴들, 상기 캐핑막, 상기 제1 층간 절연막, 및 상기 제1 및 제2 콘택 플러그들 상에 형성된 식각 저지막을 포함할 수 있으며, 상기 제1 연마 저지 패턴의 상면은 상기 제2 연마 저지 패턴의 최상면 및 상기 캐핑막의 상면과 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 콘택 플러그들 및 이들 사이에 형성된 층간 절연막에 의한 기생 커패시턴스가 감소될 수 있으며, 또한 상기 콘택 플러그들의 저항이 감소될 수 있다. 이에 따라, 상기 콘택 플러그들을 통해 전달되는 전기적 신호의 RC 지연이 감소될 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 4는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 5 내지 도 22는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 23은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 24 및 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 26은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 27 및 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 29는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 30 내지 도 32는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 33 내지 도 46은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 47은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 48은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. 이하 발명의 상세한 설명에서는(청구항은 제외), 상기 기판 상면에 평행하고 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 상기 기판 상면에 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
[실시예]
도 1 내지 도 4는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로 도 1은 평면도이고, 도 2 내지 도 4는 단면도들이다. 이때, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이고, 도 3은 도 1의 B-B'선을 따라 절단한 단면도이며, 도 4는 도 1의 C-C'선을 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 액티브 패턴(105), 제1 게이트 구조물(270), 게이트 스페이서(160), 연마 저지 패턴(295), 및 소스/드레인 층(190)을 포함할 수 있다. 나아가 상기 반도체 장치는 식각 저지막(340), 제1 및 제3 층간 절연막들(200, 350), 제1 내지 제3 콘택 플러그들(335, 365, 375), 및 금속 실리사이드 패턴(320)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(100) 상에는 소자 분리 패턴(120)이 형성될 수 있으며, 소자 분리 패턴(120)에 의해 하부 측벽이 커버되며 상부로 돌출된 액티브 패턴(105)이 정의될 수 있다. 소자 분리 패턴(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
액티브 패턴(105)은 핀(fin) 형상을 가지므로, 액티브 핀으로 지칭될 수도 있다. 예시적인 실시예들에 있어서, 액티브 핀(105)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
액티브 핀(105)은 소자 분리 패턴(120)에 의해 측벽이 둘러싸인 하부 액티브 패턴(105b), 및 소자 분리 패턴(120) 상면으로 돌출된 상부 액티브 패턴(105a)을 포함할 수 있다. 한편, 액티브 패턴(105)이 형성되지 않은 기판(100) 영역은 필드 영역으로 지칭될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(270)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 도 1 내지 도 4에서는 예시적으로, 상기 제1 방향을 따라 서로 이격된 2개의 제1 게이트 구조물들(270)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(270)은 액티브 핀(105) 상에 형성된 인터페이스 패턴(220), 및 인터페이스 패턴(220)과 소자 분리 패턴(120) 상에 순차적으로 적층되어 상기 제2 방향으로 각각 연장된 게이트 절연 패턴(230), 게이트 배리어(240), 및 제1 및 제2 게이트 전극들(250, 260)을 포함할 수 있다. 다만 경우에 따라서, 인터페이스 패턴(220)은 액티브 핀(105)뿐만 아니라 소자 분리 패턴(120) 상에도 형성되어 상기 제2 방향으로 연장될 수 있다. 한편, 제1 및 제2 게이트 전극들(250, 260)은 함께 제1 게이트 전극 구조물로 지칭될 수 있으며, 제1 게이트 전극(250)은 일함수 조절 패턴으로 지칭될 수도 있다. 다만, 상기 제1 게이트 전극 구조물은 경우에 따라서 제1 및 제2 게이트 전극들(250, 260) 중에서 어느 하나만을 포함할 수도 있다.
제2 게이트 전극(260)의 저면 및 측벽은 제1 게이트 전극(250)에 의해 커버될 수 있고, 제1 게이트 전극(250)의 저면 및 측벽은 게이트 배리어(240)에 의해 커버될 수 있으며, 게이트 배리어(240)의 저면 및 측벽은 게이트 절연 패턴(230)에 의해 커버될 수 있고, 게이트 절연 패턴(230)의 저면은 인터페이스 패턴(220)에 의해 커버될 수 있다.
인터페이스 패턴(220)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 절연 패턴(230)은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있다.
게이트 배리어(240)은 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 금속 질화물을 포함할 수 있고, 제1 게이트 전극(250)은 예를 들어, 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 산질화물(TiAlON), 티타늄 알루미늄 탄질화물(TiAlCN), 티타늄 알루미늄 산탄질화물(TiAlOCN) 등과 같은 금속 합금, 금속 탄화물, 금속 산질화물, 금속 탄질화물, 금속 산탄질화물을 포함할 수 있으며, 제2 게이트 전극(260)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속을 포함할 수 있다.
게이트 스페이서(160)는 제1 게이트 구조물(270)의 상기 제1 방향으로의 양 측벽들을 커버할 수 있으며, 이에 따라 상기 제2 방향으로 연장될 수 있다. 한편, 각 액티브 핀들(105)의 상부 액티브 패턴(105a)의 상기 제2 방향으로의 양 측벽들은 핀 스페이서(170)에 의해 커버될 수 있다. 게이트 스페이서(160) 및 핀 스페이서(170)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 일 실시예에 있어서, 각 게이트 스페이서(160) 및 핀 스페이서(170)는 질화물 및/또는 산화물을 각각 포함하는 복수의 층들이 적층된 구조를 가질 수도 있다.
연마 저지 패턴(295)은 제1 게이트 구조물(270) 및 게이트 스페이서(160) 상에 형성될 수 있으며, 이들의 상면을 커버할 수 있다. 이에 따라, 연마 저지 패턴(295) 역시 상기 제2 방향으로 연장될 수 있다. 예시적인 실시예들에 있어서, 연마 저지 패턴(295)은 동일 평면 상에 형성될 수 있으며, 이에 따라 중앙부와 가장자리 부의 높이는 서로 동일할 수 있다.
연마 저지 패턴(295)은 제1 층간 절연막(200), 캐핑막(300, 도 18 참조), 및 제1 콘택 플러그(335)에 대해 식각 선택비 혹은 연마 선택비를 갖는 물질을 포함할 수 있으며, 이에 따라 연마 공정을 통해 이들을 제거할 때 연마 종료점 역할을 수행할 수 있다.
일 실시예에 있어서, 연마 저지 패턴(295)은 탄소를 포함하는 물질, 예를 들어, 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 비정질 탄소막(Amorphous Carbon Layer: ACL) 등을 포함할 수 있다. 다른 실시예에 있어서, 연마 저지 패턴(295)은 예를 들어, 루테늄(Ru)과 같은 전이금속을 포함할 수 있다. 또 다른 실시예에 있어서, 연마 저지 패턴(295)은 폴리실리콘 혹은 붕질화물(BN)을 포함할 수 있다.
소스/드레인 층(190)은 제1 게이트 구조물들(270) 사이의 액티브 핀(105) 상부에 형성되어 그 상부가 게이트 스페이서(160)의 측벽에 접촉할 수 있다. 예시적인 실시예들에 있어서, 소스/드레인 층(190)은 상기 제2 방향을 따라 절단된 단면이 5각형에 유사한 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 서로 이웃하는 액티브 핀들(105) 사이의 거리가 작은 경우, 각 액티브 핀들(105) 상으로 성장한 각 소스/드레인 층들(190)이 서로 연결되어 병합될 수 있다. 도 1 및 2에는 상기 제2 방향으로 서로 이웃하는 2개의 액티브 핀들(105) 상부로 각각 성장한 2개의 소스/드레인 층들(190)이 서로 병합된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 임의의 복수의 소스/드레인 층들(190)이 서로 병합될 수 있다.
일 실시예에 있어서, 소스/드레인 층(190)은 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 포함할 수 있다. 이때, 소스/드레인 층(190)은 피모스(Positive-channel Metal Oxide Semiconductor: PMOS) 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
다른 실시예에 있어서, 소스/드레인 층(190)은 n형 불순물이 도핑된 단결정 실리콘 탄화물 층 혹은 단결정 실리콘 층을 포함할 수 있다. 이에 따라, 소스/드레인 층(190)은 엔모스(Negative-channel Metal Oxide Semiconductor: NMOS) 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
제1 층간 절연막(200)은 기판(100)의 액티브 핀(105) 및 소자 분리 패턴(120) 상에 형성되어, 제1 게이트 구조물(270)의 양 측벽에 형성된 게이트 스페이서(160)의 측벽, 연마 저지 패턴(295)의 측벽, 및 소스/드레인 층(190)의 상면을 커버할 수 있다. 서로 병합된 소스/드레인 층들(190)과 소자 분리 패턴(120) 사이에는 제1 층간 절연막(200)이 모두 채워지지 않을 수 있으며, 이에 따라 에어 갭(205)이 형성될 수도 있다. 제1 층간 절연막(200)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 콘택 플러그(335)는 상기 제1 방향으로 서로 이격된 제1 게이트 구조물들(270) 사이에서 제1 층간 절연막(200)을 관통하여 소스/드레인 층(190) 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 콘택 플러그(335)는 제1 금속 패턴(330) 및 이의 저면 및 측벽을 커버하는 제1 배리어 패턴(332)을 포함할 수 있다. 이때, 제1 금속 패턴(330)은 예를 들어, 텅스텐, 구리, 알루미늄, 코발트, 몰리브덴 등의 금속을 포함할 수 있으며, 제1 배리어 패턴(332)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있다.
일 실시예에 있어서, 제1 콘택 플러그(335)는 제1 게이트 구조물들(270)의 측벽에 접촉하지 않을 수 있으며, 제1 게이트 구조물들(270)의 측벽과 제1 콘택 플러그(335) 사이에는 제1 층간 절연막(200)이 형성될 수 있다. 다른 실시예에 있어서, 제1 콘택 플러그(335)는 제1 게이트 구조물들(270)의 측벽에 셀프-얼라인(self-aligned)될 수 있으며, 이에 이들에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 콘택 플러그(335)의 상면은 연마 저지 패턴(295)의 상면의 높이와 실질적으로 동일할 수 있다. 이때, 제1 콘택 플러그(335)는 제1 층간 절연막(200)을 관통하므로, 이들 상면은 서로 실질적으로 동일한 높이에 형성될 수 있다.
한편, 제1 콘택 플러그(335)의 저면 및 하부 측벽과 소스/드레인 층(190)의 상면 사이에는 금속 실리사이드 패턴(320)이 더 형성될 수 있다. 금속 실리사이드 패턴(320)은 예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.
식각 저지막(340)은 연마 저지 패턴(295), 제1 층간 절연막(200) 및 제1 콘택 플러그(335) 상에 공통적으로 형성되어, 이들 상면을 커버할 수 있다. 식각 저지막(340)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제3 층간 절연막(350)은 식각 저지막(340) 상에 형성될 수 있다. 제3 층간 절연막(350)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 이보다 낮은 유전율을 갖는 저유전 물질을 포함할 수 있다.
제2 콘택 플러그(365)는 제3 층간 절연막(350) 및 식각 저지막(340)을 관통하여 제1 콘택 플러그(335) 상면에 접촉할 수 있으며, 제3 콘택 플러그(375)는 제3 층간 절연막(350), 식각 저지막(340) 및 연마 저지 패턴(295)을 관통하여 제1 게이트 구조물(270) 상면에 접촉할 수 있다. 이때, 제3 콘택 플러그(375)는 제1 게이트 구조물(270) 중에서 상기 게이트 전극 구조물의 상면에 접촉할 수 있다.
도면 상에서는 2개의 제2 콘택 플러그들(365)이 제1 콘택 플러그(335) 상에서 상기 제2 방향으로 서로 이격되도록 형성되고, 또한 2개의 제3 콘택 플러그들(375)이 제1 게이트 구조물(270) 상에서 상기 제2 방향으로 서로 이격되도록 형성된 것이 도시되어 있으나 이는 예시적인 것이며, 본 발명의 개념은 이에 한정되지 않는다. 즉, 제2 및 제3 콘택 플러그들(365, 375)은 도면에 도시된 것에 한정되지 않고 다양한 레이아웃으로 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 콘택 플러그(365)는 제2 금속 패턴(360) 및 이의 저면 및 측벽을 커버하는 제2 배리어 패턴(362)을 포함할 수 있으며, 제3 콘택 플러그(375)는 제3 금속 패턴(370) 및 이의 저면 및 측벽을 커버하는 제3 배리어 패턴(372)을 포함할 수 있다. 이때, 제2 및 제3 금속 패턴들(360, 370)은 제1 금속 패턴(330)과 실질적으로 동일한 물질을 포함할 수 있으며, 제2 및 제3 배리어 패턴들(362, 372)은 제1 배리어 패턴(332)과 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치의 제1 콘택 플러그(335)는 제1 층간 절연막(200)을 관통할 수 있으며, 그 상면의 높이가 제1 층간 절연막(200)의 상면 및 연마 저지 패턴(295)의 상면의 높이와 실질적으로 동일할 수 있다. 연마 저지 패턴(295)은 제1 게이트 구조물(270) 상면에 얇게 형성되므로, 제1 콘택 플러그(335)의 상면의 높이는 제1 게이트 구조물(270)의 상면의 높이와 큰 차이가 나지 않을 수 있다.
예를 들어, 제1 게이트 구조물(270) 상에 큰 두께를 갖는 캐핑막이 형성되고, 이를 덮는 층간 절연막이 형성되며, 제1 콘택 플러그(335)가 상기 층간 절연막을 관통하도록 형성되어 그 상면의 높이가 상기 층간 절연막의 상면의 높이와 동일한 경우, 제1 콘택 플러그(335)의 상면의 높이는 제1 게이트 구조물(270) 상면의 높이와 큰 차이가 나게 된다. 이때, 제1 콘택 플러그들(335) 및 이들을 둘러싸는 상기 층간 절연막에 의해 발생하는 기생 커패시턴스는 큰 값을 갖게 된다.
하지만 예시적인 실시예들에 있어서, 제1 콘택 플러그들(335)의 상면의 높이는 제1 게이트 구조물(270)의 상면의 높이와 거의 비슷하므로, 제1 콘택 플러그들(335) 및 이들 사이의 제1 층간 절연막(200)에 의한 기생 커패시턴스는 작은 값을 가질 수 있으며, 또한 각 제1 콘택 플러그들(335)은 신호가 이동하는 방향인 상기 제3 방향으로 작은 두께를 가지므로, 낮은 저항값을 가질 수 있다. 이에 따라, 제1 콘택 플러그들(335)을 통한 신호의 RC 지연이 감소될 수 있다.
도 5 내지 도 22는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 5, 9, 12, 15, 19 및 21은 평면도들이고, 도 6-8, 10-11, 13-14, 16-18, 20 및 22는 단면도들이다.
이때, 도 6, 10 및 13은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 7 및 16은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 8, 11, 14, 17, 18, 20 및 22는 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이다.
도 5 내지 도 8을 참조하면, 기판(100) 상부를 부분적으로 식각하여 제1 리세스(110)를 형성하고, 제1 리세스(110)의 하부를 채우는 소자 분리 패턴(120)을 형성한 후, 기판(100) 및 소자 분리 패턴(120) 상에 더미 게이트 구조물을 형성할 수 있다.
기판(100) 상에 제1 리세스(110)가 형성됨에 따라 액티브 패턴(105)이 정의될 수 있다. 이때, 액티브 패턴(105)은 액티브 핀(105)으로 지칭될 수도 있다.
예시적인 실시예들에 있어서, 소자 분리 패턴(120)은 제1 리세스(110)를 충분히 채우는 소자 분리막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 소자 분리막을 평탄화한 후, 제1 리세스(110) 상부가 노출되도록 상기 소자 분리막 상부를 제거함으로써 형성될 수 있다. 액티브 핀(105)은 소자 분리 패턴(120)에 의해 측벽이 둘러싸인 하부 액티브 패턴(105b), 및 소자 분리 패턴(120) 상면으로 돌출된 상부 액티브 패턴(105a)을 포함할 수 있다.
상기 더미 게이트 구조물은 기판(100)의 액티브 핀(105) 및 소자 분리 패턴(120) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막을 패터닝하여 더미 게이트 마스크(150)를 기판(100) 상에 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 형성할 수 있다. 이에 따라, 기판(100) 상에는 순차적으로 적층된 더미 게이트 절연 패턴(130), 더미 게이트 전극(140) 및 더미 게이트 마스크(150)를 포함하는 상기 더미 게이트 구조물이 형성될 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함할 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 더미 게이트 절연막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 더미 게이트 절연막은 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 상기 더미 게이트 절연막은 액티브 핀(105) 상면에만 형성될 수 있다. 한편, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
도 9 내지 도 11을 참조하면, 기판(100)의 액티브 핀(105) 및 소자 분리 패턴(120) 상에 상기 더미 게이트 구조물을 커버하는 스페이서 막을 형성한 후, 이를 이방성 식각함으로써 상기 더미 게이트 구조물의 상기 제1 방향으로의 양 측벽들 상에 각각 게이트 스페이서(160)를 형성할 수 있다. 이때, 상부 액티브 패턴(105a)의 상기 제2 방향으로의 양 측벽들 상에는 각각 핀 스페이서(170)가 형성될 수 있다.
이후, 게이트 스페이서(160)에 인접한 액티브 핀(105)의 상부를 식각하여 제2 리세스(180)를 형성할 수 있다.
도면 상에서는, 액티브 핀(105) 중에서 상부 액티브 패턴(105a)의 일부만이 식각되어 제2 리세스(180)가 형성됨에 따라, 제2 리세스(180)의 저면이 하부 액티브 패턴(105b)의 상면보다 높은 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 제2 리세스(180)는 상부 액티브 패턴(105a)뿐만 아니라 하부 액티브 패턴(105b)의 일부도 함께 식각되어 형성될 수도 있으며, 이에 따라 제2 리세스(180)의 저면의 높이가 제2 리세스(180)가 형성되지 않은 하부 액티브 패턴(105b) 부분의 상면 높이보다 낮을 수도 있다.
한편, 제2 리세스(180)가 형성될 때, 상부 액티브 패턴(105a)의 상기 제2 방향으로의 양 측벽들 상에 각각 형성된 핀 스페이서(170)도 부분적으로 제거되어 일부가 잔류하거나, 혹은 완전히 제거될 수도 있다.
예시적인 실시예들에 있어서, 제2 리세스(180)를 형성하는 식각 공정은 게이트 스페이서(160) 및 핀 스페이서(170)를 형성하는 식각 공정과 인-시튜로 수행될 수 있다.
도 12 내지 도 14를 참조하면, 제2 리세스(180)를 채우는 소스/드레인 층(190)을 형성할 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(190)은 제2 리세스(180)에 의해 노출된 액티브 핀(105)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 게르마늄 소스 가스, 식각 가스 및 캐리어 가스를 공급하여 수행될 수 있으며, 이에 따라 소스/드레인 층(190)으로서 단결정의 실리콘-게르마늄 층이 형성될 수 있다. 또한, 상기 선택적 에피택시얼 성장(SEG) 공정은 p형 불순물 소스 가스를 함께 사용할 수 있으며, 이에 따라 소스/드레인 층(190)으로서 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층이 형성될 수 있다.
이와는 달리. 상기 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 탄소 소스 가스, 식각 가스 및 캐리어 가스를 사용하여 수행될 수 있으며, 이에 따라 소스/드레인 층(190)으로서 단결정 실리콘 탄화물 층이 형성될 수 있다. 또한, 상기 선택적 에피택시얼 성장(SEG) 공정은 n형 불순물 소스 가스를 함께 사용할 수 있으며, 이에 따라 소스/드레인 층(190)으로서 하여 n형 불순물이 도핑된 단결정 실리콘 탄화물 층이 형성될 수 있다. 혹은, 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 식각 가스 및 캐리어 가스를 사용하여 수행될 수도 있으며, 이에 따라 소스/드레인 층(190)으로서 단결정 실리콘 층이 형성될 수 있다. 이때에도 역시, n형 불순물 소스 가스를 함께 사용하여 n형 불순물이 도핑된 단결정 실리콘 층이 형성될 수 있다.
소스/드레인 층(190)은 수직 방향뿐만 아니라 수평 방향으로도 성장하여 제2 리세스(180)를 채울 수 있으며, 상부가 게이트 스페이서(160)의 측벽에 접촉할 수도 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 서로 이웃하는 액티브 핀들(105) 사이의 거리가 작은 경우, 각 액티브 핀들(105) 상으로 성장하는 각 소스/드레인 층들(190)이 서로 연결되어 병합될 수 있다.
이후, 상기 더미 게이트 구조물, 게이트 스페이서(160), 핀 스페이서(170) 및 소스/드레인 층(190)을 덮는 제1 층간 절연막(200)을 액티브 핀(105) 및 소자 분리 패턴(120) 상에 충분한 높이로 형성한 후, 상기 더미 게이트 구조물에 포함된 더미 게이트 전극(140)의 상면이 노출될 때까지 제1 층간 절연막(200)을 평탄화한다. 이때, 더미 게이트 마스크(150)도 함께 제거될 수 있다.
한편, 서로 병합된 소스/드레인 층들(190)과 소자 분리 패턴(120) 사이에는 제1 층간 절연막(200)이 모두 채워지지 않을 수 있으며, 이에 따라 에어 갭(205)이 형성될 수도 있다.
상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
도 15 내지 도 17을 참조하면, 노출된 더미 게이트 전극(140) 및 그 하부의 더미 게이트 절연 패턴(130)을 제거하여, 게이트 스페이서(160)의 내측벽 및 액티브 핀(105)의 상면을 노출시키는 제1 개구를 형성한 후, 상기 제1 개구를 채우는 제1 게이트 구조물(270)을 형성할 수 있다.
구체적으로, 상기 제1 개구에 의해 노출된 액티브 핀(105) 상면에 대한 열산화 공정을 수행하여 인터페이스 패턴(220)을 형성한 후, 인터페이스 패턴(220), 소자 분리 패턴(120), 게이트 스페이서(160) 및 제1 층간 절연막(200) 상에 게이트 절연막, 게이트 배리어 막, 및 제1 게이트 전극막을 순차적으로 형성하고, 상기 제1 개구의 나머지 부분을 충분히 채우는 제2 게이트 전극막을 상기 제1 게이트 전극막 상에 형성한다.
상기 게이트 절연막, 상기 게이트 배리어 막, 및 상기 제1 및 제2 게이트 전극막들은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다.
한편, 인터페이스 패턴(220)은 상기 게이트 절연막과 유사하게, 열산화 공정 대신에 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 인터페이스 패턴(220)은 액티브 핀(105) 상면뿐만 아니라 소자 분리 패턴(120) 상면, 및 게이트 스페이서(160)의 내측벽 상에도 형성될 수 있다.
이후, 제1 층간 절연막(200)의 상면이 노출될 때까지, 상기 제1 및 제2 게이트 전극막들, 상기 게이트 배리어 막, 및 상기 게이트 절연막을 평탄화하여, 인터페이스 패턴(220) 상면, 소자 분리 패턴(120) 상면, 및 게이트 스페이서(160)의 내측벽 상에 순차적으로 적층된 게이트 절연 패턴(230), 게이트 배리어(240), 및 제1 게이트 전극(250)을 형성하고, 제1 게이트 전극(250) 상에 상기 제1 개구의 나머지 부분을 채우는 제2 게이트 전극(260)을 형성할 수 있다.
순차적으로 적층된 인터페이스 패턴(220), 게이트 절연 패턴(230), 게이트 배리어(240), 및 제1 및 제2 게이트 전극들(250, 260)은 제1 게이트 구조물(270)을 형성할 수 있고, 제1 및 제2 게이트 전극들(250, 260)은 게이트 전극 구조물을 형성할 수 있으며, 제1 게이트 구조물(270)과 소스/드레인 층(190)은 함께 트랜지스터를 형성할 수 있다. 경우에 따라서, 상기 게이트 전극 구조물은 제1 게이트 전극(250) 혹은 제2 게이트 전극(260)만으로 형성될 수도 있다. 한편, 상기 트랜지스터는 소스/드레인 층(190)의 도전형에 따라서 피모스(PMOS) 트랜지스터 혹은 엔모스(NMOS) 트랜지스터를 형성할 수 있다.
도 18을 참조하면, 제1 게이트 구조물(270) 및 게이트 스페이서(160)의 상부를 제거하여 제3 리세스(280)를 형성한 후, 제3 리세스(280)의 저면 및 측벽, 및 제1 층간 절연막(200)의 상면에 연마 저지막(290)을 형성하고, 연마 저지막(290) 상에 제3 리세스(280)의 나머지 부분을 채우는 캐핑막(300)을 형성할 수 있다.
캐핑막(300)은 제1 층간 절연막(200) 및 이후 형성되는 제2 층간 절연막(310)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 연마 저지막(290)은 제1 층간 절연막(200), 캐핑막(300), 및 이후 형성되는 제1 콘택 플러그(335, 도 20 참조)에 대해 식각 선택비 혹은 연마 선택비를 갖는 물질을 포함할 수 있다.
이후, 제1 층간 절연막(200)의 상면이 노출될 때까지 캐핑막(300) 및 연마 저지막(290)을 평탄화할 수 있으며, 이에 따라 연마 저지막(290)은 제3 리세스(280)의 저면 및 측벽에 형성될 수 있고, 캐핑막(300)은 연마 저지막(290) 상에 제3 리세스(280)의 나머지 부분을 채우도록 형성될 수 있다. 이하에서는, 제3 리세스(280)의 저면 즉, 제1 게이트 구조물(270) 및 게이트 스페이서(160) 상면에 형성된 연마 저지막(290) 부분은 제1 부분으로, 제3 리세스(280)의 측벽에 형성된 연마 저지막(290) 부분은 제2 부분으로 지칭하기로 한다.
상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
도 19 및 20을 참조하면, 제1 층간 절연막(200), 연마 저지막(290), 및 캐핑막(300) 상에 제2 층간 절연막(310)을 형성한 후, 식각 공정을 통해 제1 및 제2 층간 절연막들(200, 310)을 관통하여 소스/드레인 층(190) 상면을 노출시키는 제2 개구를 형성하고, 이를 채우는 제1 콘택 플러그(335)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 개구 형성을 위한 식각 공정 시, 미스얼라인이 발생하여 상기 제2 개구가 제1 층간 절연막(200)에 인접한 캐핑막(300) 및 연마 저지막(290) 부분을 노출시키더라도, 이들은 제1 및 제2 층간 절연막들(200, 310)에 대해 식각 선택비를 갖는 물질을 포함하므로 용이하게 제거되지 않을 수 있다.
한편, 상기 제2 개구 형성 후 제1 콘택 플러그(335)를 형성하기 이전에, 실리사이드 공정을 통해 상기 제2 개구에 의해 노출된 소스/드레인 층(190) 상면에 금속 실리사이드 패턴(320)을 더 형성할 수도 있다.
제1 콘택 플러그(335)는 상기 제2 방향을 따라 연장되어 서로 병합된 소스/드레인 층(190) 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 콘택 플러그(335)는 상기 제2 개구의 측벽 및 저면에 형성된 제1 배리어 패턴(332) 및 상기 제2 개구의 나머지 부분을 채우는 제1 금속 패턴(330)을 포함하도록 형성될 수 있다.
도 21 및 22를 참조하면, 예시적인 실시예들에 있어서, 연마 저지막(290)의 상기 제1 부분이 노출될 때까지 CMP 공정을 수행하여, 제2 층간 절연막(310), 캐핑막(300), 제1 콘택 플러그(335)의 상부, 및 제1 층간 절연막(200)의 상부를 제거할 수 있으며, 이때 연마 저지막(290)의 상기 제2 부분도 함께 제거될 수 있다.
전술한 바와 같이, 연마 저지막(290)은 제1 및 제2 층간 절연막들(200, 310) 및 제1 콘택 플러그(335)에 대해 연마 선택비를 갖는 물질을 포함하므로, 상기 CMP 공정에서 적어도 연마 저지막(290)의 상기 제1 부분은 제거되지 않고 잔류할 수 있으며, 이하에서는 이를 연마 저지 패턴(295)으로 지칭하기로 한다.
한편 상기 CMP 공정을 통해서, 제1 콘택 플러그(335) 및 제1 층간 절연막(200)의 상면의 높이는 당초 형성될 때에 비해서 매우 낮아질 수 있다.
다시 도 1 내지 도 4를 참조하면, 연마 저지 패턴(295), 제1 콘택 플러그(335) 및 제1 층간 절연막(200) 상에 식각 저지막(340) 및 제3 층간 절연막(350)을 순차적으로 형성하고, 이들을 관통하여 제1 콘택 플러그(335) 상면에 접촉하는 제2 콘택 플러그(365), 및 제3 층간 절연막(350), 식각 저지막(340) 및 연마 저지 패턴(295)을 관통하여 상기 게이트 전극 구조물의 상면에 접촉하는 제3 콘택 플러그(375)를 형성하여, 상기 반도체 장치의 제조를 완성할 수 있다.
전술한 바와 같이, 제1 게이트 구조물(270) 및 게이트 스페이서(160)의 상부를 제거하여 제3 리세스(280)를 형성하고, 제3 리세스(280)의 저면 및 측벽에 연마 저지막(290)을 형성한 후, 제3 리세스(280)를 채우는 캐핑막(300)을 형성할 수 있다. 이후 제2 층간 절연막(310)을 형성하고, 제1 및 제2 층간 절연막들(200, 310)을 관통하여 소스/드레인 층(190)에 접촉하는 제1 콘택 플러그(335)를 형성한 후, CMP 공정을 통해 제3 리세스(280) 저면에 형성된 연마 저지막(290)의 상기 제1 부분이 노출될 때까지 제2 층간 절연막(310), 및 제1 층간 절연막(200)과 제1 콘택 플러그(335)의 상부를 제거할 수 있다.
이에 따라, 제1 콘택 플러그(335)는 캐핑막(300) 및 연마 저지막(290)을 이용한 자기 정렬(self-aligned) 방식으로 형성될 수 있으며, 나아가 상기 CMP 공정을 통해 제1 콘택 플러그(335)의 상부를 제거함으로써 그 상면의 높이가 낮아져, 제1 콘택 플러그(335)를 통해 전기적 신호가 인가될 때 RC 지연 현상이 감소될 수 있다.
도 23은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 이때, 도 23은 도 1의 C-C'선을 따라 절단한 단면도이다.
상기 반도체 장치는 제1 게이트 구조물, 연마 저지 패턴, 및 캐핑막을 제외하면 도 1 내지 도 4를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 23을 참조하면, 제1 게이트 구조물(270)의 상면은 평탄하지 않고 굴곡질 수 있으며, 이에 따라 그 상면에 형성되는 연마 저지 패턴(295)의 제1 부분 역시 동일 평면 상에 형성되지 않고 서로 다른 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(270) 중에서 상기 제1 방향으로의 가운데에 형성된 제2 게이트 전극(260)의 상면은 이보다 상대적으로 상기 제1 방향으로의 가장자리에 형성된 제1 게이트 전극(250), 게이트 배리어(240) 및 게이트 절연 패턴(230)의 각 최상면보다 높을 수 있다. 또한, 제2 게이트 전극(260)의 상면은 제1 게이트 구조물(270)의 측벽에 형성된 게이트 스페이서(160)의 상면보다도 더 높을 수 있다.
이에 따라, 연마 저지 패턴(295)의 상기 제1 부분 역시, 상기 제1 방향으로의 중앙부의 상면이 상기 제1 방향으로의 가장자리 부의 상면보다 높을 수 있다. 나아가, 연마 저지 패턴(295)은 상기 제1 부분에 더하여, 상기 제1 부분의 가장자리 부의 상기 제1 방향의 말단으로부터 상기 제3 방향으로 연장된 제2 부분을 더 포함할 수 있다. 예시적인 실시예들에 있어서, 연마 저지 패턴(295)의 상기 제2 부분의 상면은 상기 제1 부분의 중앙부의 상면과 실질적으로 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 연마 저지 패턴(295)의 상기 제1 부분 상에는 캐핑막(300)이 잔류할 수 있다. 캐핑막(300)은 상면은 연마 저지 패턴(295)의 상기 제1 부분의 중앙부의 상면과 실질적으로 동일한 높이에 형성될 수 있다. 이에 따라, 캐핑막(300)은 연마 저지 패턴(295)의 상기 제1 부분의 가장자리 부 상에 형성될 수 있으며, 연마 저지 패턴(295)의 상기 제2 부분의 측벽에 접촉할 수 있다.
캐핑막(300)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 24 및 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 이때, 도 24 및 25는 도 1의 C-C'선을 따라 절단한 단면도들이다.
상기 반도체 장치의 제조 방법은 도 5 내지 도 22 및 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 24를 참조하면, 도 5 내지 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제3 리세스(280) 내에 연마 저지막(290) 및 캐핑막(300)을 형성할 수 있다.
다만, 제1 게이트 구조물(270) 및 게이트 스페이서(160) 상부를 제거하여 형성되는 제3 리세스(280)는 저면이 평탄하지 않고 굴곡질 수 있다. 예시적인 실시예들에 있어서, 제3 리세스(280)를 형성하기 위한 식각 공정 시, 제1 게이트 구조물(270)에 포함된 제2 게이트 전극(260)이 상대적으로 덜 식각될 수 있으며, 이에 따라 제3 리세스(280)의 저면은 중앙부의 높이가 가장자리부의 높이보다 높을 수 있다.
따라서 제3 리세스(280)의 저면에 형성되는 연마 저지막(290)의 제1 부분은 동일한 높이의 평면 상에 형성되지 않으며, 중앙부의 높이가 가장자리 부의 높이보다 더 높을 수 있다.
도 25를 참조하면, 도 19 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 연마 저지막(290)의 상기 제1 부분의 상면이 노출될 때까지 CMP 공정을 수행하여, 제2 층간 절연막(310), 캐핑막(300), 제1 콘택 플러그(335)의 상부, 및 제1 층간 절연막(200)의 상부를 제거할 수 있다.
다만 전술한 바와 같이, 연마 저지막(290)의 상기 제1 부분이 동일한 높이의 평면 상에 형성되지 않고 그 중앙부의 높이가 상대적으로 더 높으므로, 상기 CMP 공정 시 캐핑막(300)이 모두 제거되지 않고 제3 리세스(280) 내부, 즉 제3 리세스(280)의 가장자리 하부에 일부가 잔류할 수 있다. 또한, 연마 저지막(290)의 상기 제2 부분도 그 상부는 제거되지만 하부는 잔류할 수 있다.
다시 도 23을 참조하면, 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
도 26은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 이때, 도 26은 도 1의 C-C'선을 따라 절단한 단면도이다.
상기 반도체 장치는 게이트 구조물, 연마 저지 패턴 및 캐핑막을 제외하면 도 1 내지 도 4를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 26을 참조하면, 상기 반도체 장치는 제1 및 제2 영역들(I, II)을 포함하는 기판(100) 상에 형성될 수 있다. 이때, 제1 영역(I)은 예를 들어, 상대적으로 고전압이 인가되는 고전압 영역일 수 있고, 제2 영역(II)은 예를 들어, 상대적으로 저전압이 인가되는 저전압 영역일 수 있다.
기판(100)의 제1 영역(I) 상에 형성되는 제1 게이트 구조물(270) 및 연마 저지 패턴(295)은 도 1 내지 도 4에 도시된 것들과 실질적으로 동일할 수 있으며, 이에 따라 이하에서는 기판(100)의 제2 영역(II) 상에 형성되는 제2 게이트 구조물(275) 및 연마 저지 패턴(295)에 대해 주로 설명한다.
예시적인 실시예들에 있어서, 상대적으로 저전압이 인가되는 기판(100)의 제2 영역(II) 상에 형성된 제2 게이트 구조물(275)은 상대적으로 고전압이 인가되는 기판(100)의 제1 영역(I) 상에 형성된 제1 게이트 구조물(270)보다 상기 제1 방향으로의 폭이 더 작을 수 있으며, 이에 따라 제2 게이트 구조물(275)은 게이트 전극 구조물로서 제2 게이트 전극(260)은 포함하지 않고 제1 게이트 전극(250)만을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 구조물(275)의 상면의 높이는 제1 게이트 구조물(270)의 상면의 높이보다 낮을 수 있다. 이에 따라, 제2 게이트 구조물(275)의 측벽에 형성된 게이트 스페이서(160)의 상면의 높이 역시 제1 게이트 구조물(270)의 측벽에 형성된 게이트 스페이서(160)의 상면의 높이보다 낮을 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 구조물(275) 및 그 측벽에 형성된 게이트 스페이서(160) 상에 형성된 연마 저지 패턴(295)은 이들 상면에 형성된 제1 부분뿐만 아니라, 상기 제1 부분의 상기 제1 방향으로의 말단으로부터 상기 제3 방향으로 연장된 제2 부분까지 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 구조물(275) 및 그 측벽에 형성된 게이트 스페이서(160) 상에 형성된 연마 저지 패턴(295)의 상기 제1 부분 상에는 캐핑막(300)이 형성될 수 있으며, 캐핑막(300)은 연마 저지 패턴(295)의 상기 제2 부분의 측벽을 커버할 수 있다. 예시적인 실시예들에 있어서, 캐핑막(300)의 상면은 연마 저지 패턴(295)의 상기 제2 부분의 상면의 높이와 실질적으로 동일할 수 있으며, 또한 제1 게이트 구조물(270) 및 그 측벽에 형성된 게이트 스페이서(160) 상에 형성된 연마 저지 패턴(295)의 상면의 높이와 실질적으로 동일할 수 있다.
도 27 및 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 이때, 도 27 및 28은 도 1의 C-C'선을 따라 절단한 단면도들이다.
상기 반도체 장치의 제조 방법은 도 5 내지 도 22 및 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 27을 참조하면, 도 5 내지 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만 예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 상에 형성되는 제1 게이트 구조물(270)과는 달리 기판(100)의 제2 영역(II) 상에 형성되는 제2 게이트 구조물(275)은 제2 게이트 전극(260)을 포함하지 않을 수 있으며, 이에 따라 제2 게이트 전극 구조물은 제1 게이트 전극(250)만을 포함할 수 있다.
즉, 제2 게이트 구조물(275)은 제1 게이트 구조물(270)보다 상기 제1 방향으로의 폭이 더 작게 형성될 수 있으며, 이에 따라 도 15 내지 도 17을 참조로 설명한 공정을 통해 형성된 제1 개구들 내에 제1 및 제2 게이트 구조물들(270, 275)을 각각 형성할 때, 기판(100)의 제2 영역(II) 상에서는 상기 제1 개구가 제1 게이트 전극(250)만으로 모두 채워져 제2 게이트 전극(260)이 채워질 공간이 남지 않을 수 있다.
이후, 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제1 및 제2 게이트 구조물들(270, 275) 및 게이트 스페이서(160)의 상부를 제거하여 제3 리세스들(280)을 각각 형성할 수 있다. 예시적인 실시예들에 있어서, 상대적으로 큰 폭을 갖는 제1 게이트 구조물(270)이 제거되어 형성되는 제3 리세스(280)에 비해서 상대적으로 작은 폭을 갖는 제2 게이트 구조물(275)이 제거되어 형성되는 제3 리세스(280)가 더 큰 깊이를 가질 수 있다.
이에 따라, 제1 게이트 구조물(270)의 상부를 제거하여 형성된 제3 리세스(280)의 저면에 형성되는 연마 저지막(290)의 제1 부분의 높이는 제2 게이트 구조물(275)의 상부를 제거하여 형성된 제3 리세스(280)의 저면에 형성되는 연마 저지막(290)의 제1 부분의 높이보다 높을 수 있다.
도 28을 참조하면, 도 19 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 연마 저지막(290)의 상기 제1 부분의 상면이 노출될 때까지 CMP 공정을 수행할 수 있다.
다만 전술한 바와 같이, 제1 게이트 구조물(270) 상면에 형성된 연마 저지막(290)의 상기 제1 부분이 제2 게이트 구조물(275) 상면에 형성된 연마 저지막(290)의 상기 제1 부분보다 높으며, 상기 CMP 공정은 제1 게이트 구조물(270) 상면에 형성된 연마 저지막(290)의 상기 제1 부분의 상면이 노출될 때까지 수행될 수 있다. 이에 따라, 제2 게이트 구조물(275) 상면에는 연마 저지막(290)의 상기 제1 부분뿐만 아니라 제2 부분의 하부도 잔류하여 연마 저지 패턴(295)을 형성할 수 있으며, 또한 캐핑막(300) 역시 모두 제거되지 않고 연마 저지 패턴(295) 상에 부분적으로 잔류할 수 있다.
다시 도 26을 참조하면, 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
도 29는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 이때, 도 29는 도 1의 C-C'선을 따라 절단한 단면도이다.
상기 반도체 장치는 게이트 구조물, 연마 저지 패턴 및 캐핑막을 제외하면 도 26을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 29를 참조하면, 기판(100)의 제1 영역(I) 상에 형성되는 제1 게이트 구조물(270) 및 연마 저지 패턴(295)은 도 23을 참조로 설명한 것들과 실질적으로 동일할 수 있다.
즉, 제1 게이트 구조물(270)은 제2 게이트 전극(260)의 상면이 나머지 부분들의 상면 및 게이트 스페이서(160)의 상면보다 높을 수 있으며, 이들 상에 형성되는 연마 저지 패턴(295)은 제1 부분의 경우 중앙부의 상면이 가장자리 부의 상면보다 높을 수 있고, 또한 연마 저지 패턴(295)은 상기 제1 부분의 상기 제1 방향으로의 말단으로부터 상기 제3 방향으로 연장된 제2 부분을 더 포함할 수 있다. 또한, 연마 저지 패턴(295) 상에 형성되어 그 상면이 연마 저지 패턴(295)의 상기 제1 부분의 중앙부 상면 혹은 상기 제2 부분의 상면과 동일한 높이에 형성되는 캐핑막(300)을 더 포함할 수 있다.
하지만, 기판(100)의 제2 영역(II) 상에 형성되는 제2 게이트 구조물(275) 및 연마 저지 패턴(295)은 도 26을 참조로 설명한 것들과 실질적으로 동일할 수 있다.
즉, 제2 게이트 구조물(275)은 제2 게이트 전극(260)을 포함하지 않으므로, 그 상부를 식각하는 식각 공정 시 유사한 정도로 식각될 수 있으며, 이에 따라 제2 게이트 구조물(275)의 상면은 평탄할 수 있다. 따라서 그 상면에 형성되는 연마 저지 패턴(295)의 제1 부분 역시 평탄할 수 있으며, 연마 저지 패턴(295) 상에는 캐핑막(300)이 형성될 수 있다. 이때, 제2 게이트 구조물(275) 상면의 높이가 제1 게이트 구조물(270) 상면의 높이보다 낮으므로, 제2 게이트 구조물(275) 상부에 형성되는 캐핑막(300)의 두께는 제1 게이트 구조물(270) 상부에 형성되는 캐핑막(300)의 두께보다 클 수 있다.
도 30 내지 도 32는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로 도 30은 평면도이고, 도 31은 도 30의 D-D'선을 따라 절단한 단면도이며, 도 32는 도 30의 E-E'선을 따라 절단한 단면도이다. 상기 반도체 장치는 도 1 내지 도 4를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사한 구성 요소들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 30 내지 도 32를 참조하면, 상기 반도체 장치는 기판(400) 상에 형성된 액티브 패턴(405), 반도체 패턴(424), 제1 게이트 구조물(640), 게이트 스페이서(485), 연마 저지 패턴(695), 및 소스/드레인 층(510)을 포함할 수 있다. 나아가, 상기 반도체 장치는 식각 저지막(740), 제1 및 제3 층간 절연막들(530, 750), 제1 내지 제3 콘택 플러그들(735, 765, 775), 및 금속 실리사이드 패턴(720)을 더 포함할 수 있다.
액티브 패턴(405)은 기판(400) 상에서 상기 제3 방향으로 돌출될 수 있으며, 상기 제1 방향으로 연장될 수 있다. 도면 상에서는 2개의 액티브 패턴들(405)만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 기판(400) 상에 3개 이상의 복수의 액티브 패턴들(405)이 상기 제2 방향을 따라 서로 이격되도록 형성될 수도 있다. 액티브 패턴(405)은 기판(400) 상부를 부분적으로 제거하여 형성되는 것으로서, 기판(400)과 일체적으로 형성되어 이와 실질적으로 동일한 물질을 포함할 수 있다. 액티브 패턴(405)의 상기 제2 방향으로의 측벽은 소자 분리 패턴(430)에 의해 커버될 수 있다.
반도체 패턴(424)은 액티브 패턴(405)의 상면으로부터 상기 제3 방향을 따라 서로 이격되도록 복수의 층들에 형성될 수 있으며, 각각이 상기 제1 방향으로 연장될 수 있다. 도면 상에서는 반도체 패턴들(424)이 3개의 층들에 각각 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 또한, 도면 상에서는 상기 제1 방향으로 연장되는 액티브 패턴(405) 상의 각 층들에 상기 제1 방향으로 서로 이격된 2개의 반도체 패턴들(424)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격된 3개 이상의 반도체 패턴들(424)이 형성될 수도 있다.
예시적인 실시예들에 있어서, 반도체 패턴(424)은 실리콘, 게르마늄 등의 반도체 물질을 포함하는 나노 시트(nano-sheet)이거나 혹은 나노 와이어(nano-wire)일 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴(424)은 이를 포함하는 트랜지스터의 채널 역할을 수행할 수 있으며, 이에 따라 채널로 지칭될 수도 있다.
제1 게이트 구조물(640)은 기판(400) 상에 형성되어 상기 제2 방향으로 연장될 수 있으며, 각 반도체 패턴들(424)의 상기 제1 방향으로의 중앙부를 둘러쌀 수 있다. 이에 따라, 제1 게이트 구조물(640)은 각 반도체 패턴들(424)의 상기 중앙부의 상하면 및 상기 제2 방향으로의 양 측벽들을 커버할 수 있다. 도면 상에서는 제1 게이트 구조물(640)이 상기 제2 방향을 따라 배치된 2개의 액티브 패턴들(405) 상에 각각 형성된 반도체 패턴들(424)만을 커버하는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 제1 게이트 구조물(640)은 소자 분리 패턴(430)이 형성된 기판(400) 상에 상기 제2 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 형성된 3개 이상의 액티브 패턴들(405) 상에 각각 형성된 반도체 패턴들(424)을 커버할 수도 있다.
또한, 도면 상에서는 기판(400) 상에 상기 제1 방향을 따라 2개의 제1 게이트 구조물들(640)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격된 3개 이상의 제1 게이트 구조물들(640)이 형성될 수도 있다.
제1 게이트 구조물(640)은 각 반도체 패턴들(424)의 표면, 액티브 패턴(405)의 상면, 및 소스/드레인 층(510)의 측벽으로부터 순차적으로 적층된 인터페이스 패턴(590), 게이트 절연 패턴(600), 게이트 배리어(610), 제1 게이트 전극(620) 및 제2 게이트 전극(630)을 포함할 수 있다.
인터페이스 패턴(590)은 각 반도체 패턴들(424)의 표면, 액티브 패턴(405)의 상면, 및 소스/드레인 층(510)의 측벽에 형성될 수 있고, 게이트 절연 패턴(600)은 인터페이스 패턴(590)의 표면 및 게이트 스페이서(485)의 내측벽 상에 형성될 수 있으며, 게이트 배리어(610) 및 제1 게이트 전극(620)은 게이트 절연 패턴(600) 상에 순차적으로 적층될 수 있고, 제2 게이트 전극(630)은 상기 제3 방향으로 서로 이격된 반도체 패턴들(424) 사이의 공간, 최하층 반도체 패턴(424)과 액티브 패턴(405) 사이의 공간, 및 최상층 반도체 패턴(424) 상부에서 게이트 스페이서(485)의 내부로 정의되는 공간을 채울 수 있다.
게이트 스페이서(485)는 최상층 반도체 패턴(424) 상에 형성된 제1 게이트 구조물(640) 상부의 상기 제1 방향으로의 각 양 측벽을 커버할 수 있으며, 이에 따라 상기 제2 방향으로 연장될 수 있다.
연마 저지 패턴(695)은 제1 게이트 구조물(640) 및 게이트 스페이서(485) 상에 형성될 수 있으며, 이들의 상면을 커버할 수 있다. 이에 따라, 연마 저지 패턴(695) 역시 상기 제2 방향으로 연장될 수 있다. 예시적인 실시예들에 있어서, 연마 저지 패턴(695)은 동일 평면 상에 형성될 수 있으며, 이에 따라 중앙부와 가장자리 부의 높이는 서로 동일할 수 있다.
연마 저지 패턴(695)은 제1 층간 절연막(530), 캐핑막(700, 도 44 참조), 및 제1 콘택 플러그(735)에 대해 식각 선택비 혹은 연마 선택비를 갖는 물질을 포함할 수 있으며, 이에 따라 연마 공정을 통해 이들을 제거할 때 연마 종료점 역할을 수행할 수 있다.
소스/드레인 층(510)은 기판(400)의 액티브 패턴(405) 상에서 제1 게이트 구조물들(640) 사이에 형성될 수 있으며, 복수의 층들에 형성된 반도체 패턴들(424)의 상기 제1 방향으로의 각 양 측벽들에 공통적으로 접촉하여 이들에 연결될 수 있다. 또한, 소스/드레인 층(510)의 상부는 게이트 스페이서(485)의 외측벽에 접촉할 수 있다.
일 실시예에 있어서, 소스/드레인 층(510)은 p형 불순물을 포함하는 단결정 실리콘-게르마늄을 포함할 수 있으며, 이에 따라 제1 게이트 구조물(640), 소스/드레인 층(510), 및 채널 역할을 수행하는 각 반도체 패턴들(424)은 함께 피모스 트랜지스터를 형성할 수 있다. 이때, 복수의 반도체 패턴들(424)이 상기 제3 방향을 따라 복수 개로 형성되므로, 상기 반도체 장치는 엠비씨펫(MBCFET)일 수 있다.
다른 실시예에 있어서, 소스/드레인 층(510)은 n형 불순물을 포함하는 단결정 실리콘 혹은 단결정 실리콘 탄화물을 포함할 수 있으며, 이에 따라 제1 게이트 구조물(640), 소스/드레인 층(510), 및 채널 역할을 수행하는 각 반도체 패턴들(424)은 함께 엔모스 트랜지스터를 형성할 수 있다. 이때, 복수의 반도체 패턴들(424)이 상기 제3 방향을 따라 복수 개로 형성되므로, 상기 반도체 장치는 엠비씨펫(MBCFET)일 수 있다.
제1 층간 절연막(530)은 기판(400)의 액티브 패턴(405) 및 소자 분리 패턴(430) 상에 형성되어, 제1 게이트 구조물(640)의 양 측벽에 형성된 게이트 스페이서(485)의 측벽, 연마 저지 패턴(695)의 측벽, 및 소스/드레인 층(510)의 상면을 커버할 수 있다.
제1 콘택 플러그(735)는 상기 제1 방향으로 서로 이격된 제1 게이트 구조물들(640) 사이에서 제1 층간 절연막(530)을 관통하여 소스/드레인 층(510) 상면에 접촉할 수 있다. 일 실시예에 있어서, 제1 콘택 플러그(735)는 제1 게이트 구조물들(640)의 측벽에 접촉하지 않을 수 있으며, 제1 게이트 구조물들(640)의 측벽과 제1 콘택 플러그(735) 사이에는 제1 층간 절연막(530)이 형성될 수 있다. 다른 실시예에 있어서, 제1 콘택 플러그(735)는 제1 게이트 구조물들(640)의 측벽에 셀프-얼라인(self-aligned)될 수 있으며, 이에 이들에 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 콘택 플러그(735)의 상면은 제1 층간 절연막(530)의 상면의 높이 및 연마 저지 패턴(695)의 상면의 높이와 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 제1 콘택 플러그(735)는 제1 금속 패턴(730) 및 이의 저면 및 측벽을 커버하는 제1 배리어 패턴(732)을 포함할 수 있다.
한편, 제1 콘택 플러그(735)의 저면 및 하부 측벽과 소스/드레인 층(510)의 상면 사이에는 금속 실리사이드 패턴(720)이 더 형성될 수 있다.
식각 저지막(740)은 연마 저지 패턴(695), 제1 층간 절연막(530) 및 제1 콘택 플러그(735) 상에 공통적으로 형성되어, 이들 상면을 커버할 수 있다. 제3 층간 절연막(750)은 식각 저지막(740) 상에 형성될 수 있다.
제2 콘택 플러그(765)는 제3 층간 절연막(750) 및 식각 저지막(740)을 관통하여 제1 콘택 플러그(735) 상면에 접촉할 수 있으며, 제3 콘택 플러그(775)는 제3 층간 절연막(750), 식각 저지막(740) 및 연마 저지 패턴(695)을 관통하여 제1 게이트 구조물(640) 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제2 콘택 플러그(765)는 제2 금속 패턴(760) 및 이의 저면 및 측벽을 커버하는 제2 배리어 패턴(762)을 포함할 수 있으며, 제3 콘택 플러그(775)는 제3 금속 패턴(770) 및 이의 저면 및 측벽을 커버하는 제3 배리어 패턴(772)을 포함할 수 있다.
제2 및 제3 콘택 플러그들(765, 775)은 도면에 도시된 레이아웃에 한정되지 않으며, 다양한 레이아웃으로 형성될 수 있다.
도 1 내지 도 4를 참조로 설명한 바와 같이, 상기 반도체 장치의 제1 콘택 플러그(735)의 상면의 높이는 제1 게이트 구조물(640)의 상면의 높이와 큰 차이가 나지 않을 수 있다. 이에 따라, 제1 콘택 플러그들(735) 및 이들 사이의 제1 층간 절연막(530)에 의한 기생 커패시턴스는 작은 값을 가질 수 있으며, 제1 콘택 플러그들(735)을 통한 신호의 RC 지연이 감소될 수 있다. 또한, 각 제1 콘택 플러그들(735)은 신호가 이동하는 방향인 상기 제3 방향으로 작은 두께를 가지므로, 낮은 저항값을 가질 수 있다.
도 33 내지 도 46은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 33, 35, 38 및 42는 평면도들이고, 도 34, 36-37, 39-41 및 43-46는 단면도들이다.
이때, 도 34 및 36은 대응하는 각 평면도들의 D-D'선을 따라 절단한 단면도들이고, 도 37, 39-41, 및 43-46은 대응하는 각 평면도들의 E-E'선을 따라 절단한 단면도들이다.
상기 반도체 장치의 제조 방법은 도 5 내지 도 22 및 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함함으로, 이들에 대한 중복적인 설명은 생략한다.
도 33 및 34를 참조하면, 기판(400) 상에 희생막 및 반도체 막을 교대로 반복적으로 적층하고, 최상층에 형성된 상기 반도체 막 상에 상기 제1 방향으로 연장되는 식각 마스크를 형성한 후, 이를 사용하여 상기 반도체 막들, 상기 희생막들, 및 기판(400) 상부를 식각할 수 있다.
이에 따라, 기판(400) 상에 상기 제1 방향으로 연장되는 액티브 패턴(405)이 형성될 수 있으며, 액티브 패턴(405) 상에 교대로 반복적으로 적층된 희생 라인들(412) 및 반도체 라인들(422)을 포함하는 핀 구조물이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 핀 구조물은 기판(400) 상에서 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
도면 상에서는 기판(400) 상에 각각 3개의 층들에 희생 라인들(412) 및 반도체 라인들(422)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 희생 라인들(412)은 기판(400) 및 반도체 라인들(422)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘-게르마늄을 포함할 수 있다.
이후, 기판(400) 상에 액티브 패턴(405)의 측벽을 커버하는 소자 분리 패턴(430)을 형성할 수 있다.
도 35 내지 도 37을 참조하면, 기판(400) 상에 상기 핀 구조물 및 소자 분리 패턴(430)을 부분적으로 커버하는 더미 게이트 구조물(475)을 형성할 수 있다.
구체적으로, 상기 핀 구조물 및 소자 분리 패턴(430)이 형성된 기판(400) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막 상에 상기 제2 방향으로 연장되는 식각 마스크를 형성한 후, 이를 사용하여 상기 더미 게이트 마스크 막을 식각함으로써, 기판(400) 상에 더미 게이트 마스크(465)를 형성할 수 있다.
이후, 더미 게이트 마스크(465)를 식각 마스크로 사용하여 하부의 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 식각함으로써, 기판(400) 상에 더미 게이트 전극(455) 및 더미 게이트 절연 패턴(445)을 각각 형성할 수 있다.
액티브 패턴(405) 및 이에 인접하는 소자 분리 패턴(430)의 일부 상에 순차적으로 적층된 더미 게이트 절연 패턴(445), 더미 게이트 전극(455), 및 더미 게이트 마스크(465)는 더미 게이트 구조물(475)을 형성할 수 있다. 예시적인 실시예들에 있어서, 더미 게이트 구조물(475)은 상기 핀 구조물 및 소자 분리 패턴(430) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 핀 구조물의 상면 및 상기 제2 방향으로의 양 측벽들을 커버할 수 있다.
도 38 및 39를 참조하면, 더미 게이트 구조물(475)의 측벽 상에 게이트 스페이서(485)를 형성할 수 있다.
구체적으로, 상기 핀 구조물, 소자 분리 패턴(430), 및 더미 게이트 구조물(475)이 형성된 기판(400) 상에 스페이서 막을 형성한 후 이를 이방성 식각함으로써, 더미 게이트 구조물(475)의 상기 제1 방향으로의 각 양 측벽들을 커버하는 게이트 스페이서(485)를 형성할 수 있다.
이후, 더미 게이트 구조물(475) 및 게이트 스페이서(485)를 식각 마스크로 사용하여 노출된 상기 핀 구조물 및 그 하부의 액티브 패턴(405) 상부를 식각함으로써 제3 개구(490)를 형성할 수 있다.
이에 따라, 더미 게이트 구조물(475) 및 게이트 스페이서(485) 하부에 형성된 희생 라인들(412) 및 반도체 라인들(422)은 각각 희생 패턴들(414) 및 반도체 패턴들(424)로 변환될 수 있으며, 상기 제1 방향으로 연장되는 상기 핀 구조물은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 분리될 수 있다.
이하에서는 설명의 편의 상, 더미 게이트 구조물(475), 이의 각 양 측벽들에 형성된 게이트 스페이서(485), 및 그 하부의 상기 핀 구조물을 제1 구조물로 지칭하기로 한다. 예시적인 실시예들에 있어서, 상기 제1 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
일 실시예에 있어서, 상기 식각 공정을 통해 형성되는 제3 개구(490)는 가능한 한 큰 부피를 갖도록 형성될 수 있다. 이에 따라, 제3 개구(490)의 측벽은 전체적으로 볼록한 곡선 형상을 가질 수 있다. 이때, 반도체 패턴들(424)은 상기 제1 방향으로의 측벽이 기판(400)의 상면에 수직하지 않고 그 기울기가 변동할 수 있으며, 이들의 상기 제1 방향으로의 길이가 상기 제3 방향을 따라 일정하지 않을 수 있다.
다른 실시예에 있어서, 제3 개구(490)의 측벽은 상기 제3 방향으로 연장되는 직선 형상을 가질 수 있다. 이에 따라, 반도체 패턴들(424)의 상기 제1 방향으로의 측벽은 기판(400)의 상면에 수직한 기울기를 가질 수 있으며, 이들의 상기 제1 방향으로의 길이는 상기 제3 방향을 따라 일정할 수 있다.
한편 도시하지는 않았으나, 제3 개구(490)에 인접한 각 희생 패턴들(414) 부분을 제거하여 갭을 형성하고 이를 채우는 내부 스페이서(도시되지 않음)를 형성할 수도 있다.
도 40을 참조하면, 제3 개구(490)에 의해 노출된 반도체 패턴들(424) 및 희생 패턴들(414)의 측벽 및 액티브 패턴(405)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 제3 개구(490)의 내벽 상에 소스/드레인 층(510)을 형성할 수 있다.
일 실시예에 있어서, 상기 SEG 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스, 및 디보란(B2H6) 가스와 같은 p형 불순물 소스 가스를 함께 사용하여 수행될 수 있으며, 이에 따라 소스/드레인 층(510)으로서 p형 불순물이 도핑된 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 일 실시예에 있어서, 소스/드레인 층(510)의 상부는 게이트 스페이서(485)의 외측벽에 접촉할 수 있다.
다른 실시예에 있어서, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스, 및 예를 들어 PH3, POCl3, P2O5 등과 같은 n형 불순물 소스 가스를 함께 사용하여 수행될 수 있으며, 이에 따라 소스/드레인 층(510)으로서 n형 불순물이 도핑된 단결정 실리콘 층이 형성될 수 있다.
도 41을 참조하면, 상기 제1 구조물 및 소스/드레인 층(510)을 덮는 제1 층간 절연막(530)을 기판(400) 상에 형성한 후, 상기 제1 구조물에 포함된 더미 게이트 전극(455)의 상면이 노출될 때까지 제1 층간 절연막(530)을 평탄화할 수 있다. 이때, 더미 게이트 마스크(465)도 함께 제거될 수 있으며, 게이트 스페이서(485)의 상부도 부분적으로 제거될 수 있다.
이후, 노출된 더미 게이트 전극(455), 그 하부의 더미 게이트 절연 패턴(445), 및 희생 패턴들(414)을 예를 들어, 습식 식각 공정 및/또는 건식 식각 공정을 통해 제거하여, 게이트 스페이서(485)의 내측벽 및 최상층 반도체 패턴(424)의 상면을 노출시키는 제4 개구(540)를 형성하고, 소스/드레인 층(510)의 일부 측벽, 반도체 패턴들(424)의 표면 및 액티브 패턴(405)의 상면을 노출시키는 제5 개구(550)를 형성할 수 있다.
도 42 및 43을 참조하면, 제4 및 제5 개구들(540, 550)을 채우는 제1 게이트 구조물(640)을 기판(400) 상에 형성할 수 있다.
구체적으로, 제4 및 제5 개구들(540, 550)에 의해 노출된 액티브 패턴(405) 상면, 반도체 패턴들(424)의 표면 및 소스/드레인 층(510)의 측벽에 대한 열산화 공정을 수행하여 인터페이스 패턴(590)을 형성한 후, 인터페이스 패턴(590)의 표면, 게이트 스페이서(485)의 내측벽 및 상면, 및 제1 층간 절연막(530) 상면에 게이트 절연막, 게이트 배리어 막, 및 제1 게이트 전극막을 컨포멀하게 형성하고, 제4 및 제5 개구들(540, 550)의 나머지 부분을 충분히 채우는 제2 게이트 전극막을 형성한다.
상기 게이트 절연막, 상기 게이트 배리어 막, 및 상기 제1 및 제2 게이트 전극막들은 CVD 공정, ALD 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 한편, 인터페이스 패턴(590) 역시 열산화 공정 대신에 CVD 공정, ALD 공정 등을 통해 형성될 수도 있으며, 이 경우 인터페이스 패턴(590)은 게이트 스페이서(485) 내측벽 및 상면, 및 제1 층간 절연막(530) 상면에도 형성될 수 있다.
이후, 제1 층간 절연막(530)의 상면이 노출될 때까지, 상기 제1 및 제2 게이트 전극막들, 상기 게이트 배리어 막, 및 상기 게이트 절연막을 평탄화하여, 각각 제1 및 제2 게이트 전극들(620, 630), 게이트 배리어(610), 및 게이트 절연 패턴(600)을 형성할 수 있다. 인터페이스 패턴(590), 게이트 절연 패턴(600), 게이트 배리어(610), 및 제1 및 제2 게이트 전극들(620, 630)은 제1 게이트 구조물(640)을 형성할 수 있으며, 제1 및 제2 게이트 전극들(620, 630)은 게이트 전극 구조물을 형성할 수 있다.
도 44를 참조하면, 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제1 게이트 구조물(640) 및 게이트 스페이서(485)의 상부에 제4 리세스를 형성하고, 상기 제4 리세스의 저면 및 측벽에 연마 저지막(690)을 형성한 후, 상기 제4 리세스를 채우는 캐핑막(700)을 형성할 수 있다.
도 45를 참조하면, 도 19 및 20을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제1 층간 절연막(530), 연마 저지막(690), 및 캐핑막(700) 상에 제2 층간 절연막(710)을 형성한 후, 식각 공정을 통해 제1 및 제2 층간 절연막들(530, 710)을 관통하여 소스/드레인 층(510) 상면에 접촉하는 제1 콘택 플러그(735)를 형성할 수 있다.
한편 제1 콘택 플러그(735)를 형성하기 이전에, 실리사이드 공정을 통해서 소스/드레인 층(510) 상면에 금속 실리사이드 패턴(720)을 더 형성할 수도 있다.
도 46을 참조하면, 도 21 및 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 연마 저지막(690)의 제1 부분의 상면이 노출될 때까지 CMP 공정을 수행하여, 제2 층간 절연막(710), 캐핑막(700), 제1 콘택 플러그(735)의 상부, 및 제1 층간 절연막(530)의 상부를 제거할 수 있으며, 이때 잔류하는 연마 저지막(690)의 상기 제1 부분은 연마 저지 패턴(695)을 형성할 수 있다.
다시 도 30 내지 도 32를 참조하면, 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 연마 저지 패턴(695), 제1 콘택 플러그(735) 및 제1 층간 절연막(530) 상에 식각 저지막(740) 및 제3 층간 절연막(750)을 순차적으로 형성하고, 이들을 관통하여 제1 콘택 플러그(735) 상면에 접촉하는 제2 콘택 플러그(765), 및 제3 층간 절연막(750), 식각 저지막(740) 및 연마 저지 패턴(695)을 관통하여 상기 게이트 전극 구조물의 상면에 접촉하는 제3 콘택 플러그(775)를 형성함으로써, 상기 반도체 장치를 완성할 수 있다.
도 47은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 이때, 도 47은 도 30의 E-E'선을 따라 절단한 단면도이다.
도 47을 참조하면, 상기 반도체 장치는 도 23을 참조로 설명한 반도체 장치에 포함된 제1 게이트 구조물(270), 연마 저지 패턴(295) 및 캐핑막(300)과 유사한 제1 게이트 구조물(640), 연마 저지 패턴(695) 및 캐핑막(700)을 포함할 수 있다.
즉, 제1 게이트 구조물(640) 중에서 제2 게이트 전극(630)의 상면이 나머지 부분들의 상면 및 게이트 스페이서(485)의 상면보다 높을 수 있으며, 이들 상에 형성되는 연마 저지 패턴(695)은 제1 부분, 및 상기 제1 부분의 상기 제1 방향으로의 말단으로부터 상기 제3 방향으로 연장된 제2 부분을 포함할 수 있다. 이때, 연마 저지 패턴(695)의 상기 제1 부분의 중앙부 상면은 가장자리 부 상면보다 높을 수 있으며, 상기 제2 부분의 상면은 상기 제1 부분의 중앙부 상면과 실질적으로 동일한 높이에 형성될 수 있다.
한편, 캐핑막(300)은 연마 저지 패턴(695) 상에 형성되어, 그 상면이 연마 저지 패턴(695)의 상기 제1 부분의 중앙부 상면 혹은 연마 저지 패턴(695)의 상기 제2 부분의 상면과 실질적으로 동일한 높이에 형성될 수 있다.
한편 도시하지는 않았으나, 도 26 혹은 도 29를 참조로 설명한 반도체 장치에서와 같이, 도 30 내지 32를 참조로 설명한 반도체 장치 역시 기판(400)의 제1 및 제2 영역들 상에 각각 제1 게이트 구조물(640) 및 제2 게이트 구조물(도시되지 않음)이 형성될 수 있으며, 이들 상에는 연마 저지 패턴(695) 및 캐핑막(700)이 형성될 수 있다.
도 48은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 이때, 도 48은 도 30의 E-E'선을 따라 절단한 단면도이다.
도 48을 참조하면, 상기 반도체 장치는 소스/드레인 층(510)과 제1 게이트 구조물(640) 사이에 형성된 내부 스페이서(800)를 더 포함할 수 있다.
내부 스페이서(800)는 상기 제3 방향으로 서로 이격된 반도체 패턴들(424) 사이, 및 액티브 패턴(405)과 최하층 반도체 패턴(424) 사이에 형성되어, 게이트 구조물(640)의 하부 측벽에 접촉할 수 있으며, 이에 따라 게이트 구조물(640)은 소스/드레인 층(510)과 직접 접촉하지 않을 수 있다.
내부 스페이서(800)는 다양한 형상으로 형성될 수 있으며, 예를 들어 상기 제1 방향으로의 단면이 말발굽 형상을 가질 수 있다. 내부 스페이서(800)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
전술한 반도체 장치는 콘택 플러그를 포함하는 다양한 메모리 장치 및 시스템에 사용될 수 있다. 예를 들어, 상기 반도체 장치는 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자에 포함되는 콘택 플러그에 적용될 수 있다. 혹은 상기 반도체 장치는 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 메모리 주변회로 영역 혹은 셀 영역에 사용되는 콘택 플러그에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 400: 기판 105, 405: 액티브 패턴
105a, 105b: 상부, 하부 액티브 패턴
110, 180, 280: 제1 내지 제3 리세스 120, 430: 소자 분리 패턴
130, 445: 더미 게이트 절연 패턴 140, 445: 더미 게이트 전극
150, 465: 더미 게이트 마스크 160, 485: 게이트 스페이서
170: 핀 스페이서 190, 510: 소스/드레인 층
200, 530: 제1 층간 절연막 205: 에어 갭
220, 590: 인터페이스 패턴 230, 600: 게이트 절연 패턴
240, 610: 게이트 배리어 250, 620: 제1 게이트 전극
260, 630: 제2 게이트 전극 270, 640: 제1 게이트 구조물
275: 제2 게이트 구조물 290, 690: 연마 저지막
295, 695: 연마 저지 패턴 300, 700: 캐핑막
310, 710: 제2 층간 절연막 320, 720: 금속 실리사이드 패턴
330, 730: 제1 금속 패턴 332, 732: 제1 배리어 패턴
335, 735: 제1 콘택 플러그 340, 740: 식각 저지막
350, 750: 제3 층간 절연막 360, 760: 제2 금속 패턴
362, 762: 제2 배리어 패턴 365, 765: 제2 콘택 플러그
370, 770: 제3 금속 패턴 372, 772: 제3 배리어 패턴
375, 775: 제3 콘택 플러그
490, 540, 550: 제3 내지 제5 개구

Claims (10)

  1. 기판 상에 형성된 게이트 구조물;
    상기 게이트 구조물의 측벽에 형성된 게이트 스페이서; 및
    상기 게이트 구조물 및 상기 게이트 스페이서 상에 형성되며,
    상기 게이트 구조물의 상면 및 상기 게이트 스페이서의 상면을 커버하는 제1 부분; 및
    상기 제1 부분으로부터 상기 기판 상면에 수직한 수직 방향으로 연장된 제2 부분을 포함하고,
    상기 제1 부분의 중앙부의 상면은 상기 제1 부분의 가장자리 부의 상면보다 높고, 상기 제2 부분의 상면과 동일한 높이에 형성된 연마 저지 패턴을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 연마 저지 패턴 상에 형성된 캐핑막을 더 포함하며,
    상기 캐핑막의 상면은 상기 연마 저지 패턴의 상기 제1 부분의 중앙부 상면 혹은 상기 연마 저지 패턴의 상기 제2 부분의 상면과 동일한 높이에 형성된 반도체 장치.
  3. 제 2 항에 있어서, 상기 기판은 제1 영역 및 제2 영역을 포함하고, 상기 게이트 구조물은 상기 기판의 제1 영역 상에 형성되는 제1 게이트 구조물이며, 상기 게이트 스페이서, 상기 연마 저지 패턴, 및 상기 캐핑막은 각각 제1 게이트 스페이서, 제1 연마 저지 패턴, 및 제1 캐핑막이고,
    상기 기판의 제2 영역 상에 형성된 제2 게이트 구조물;
    상기 제2 게이트 구조물의 측벽에 형성된 제2 게이트 스페이서;
    상기 제2 게이트 구조물 및 상기 제2 게이트 스페이서 상에 형성된 제2 연마 저지 패턴; 및
    상기 제2 연마 저지 패턴 상에 형성된 제2 캐핑막을 더 포함하며,
    상기 제2 연마 저지 패턴은
    상기 제2 게이트 구조물의 상면 및 상기 제2 게이트 스페이서의 상면을 커버하면서 동일 평면 상에 형성된 제1 부분; 및
    상기 제1 부분으로부터 상기 수직 방향으로 연장된 제2 부분을 포함하고,
    상기 제2 캐핑막의 상면은 상기 연마 저지 패턴의 상기 제2 부분의 상면과 동일한 높이에 형성된 반도체 장치.
  4. 제 1 항에 있어서, 상기 연마 저지 패턴의 상기 제1 부분의 중앙부에 접촉하는 상기 게이트 구조물의 중앙부 상면은 상기 게이트 구조물의 가장자리 부 상면보다 높은 반도체 장치.
  5. 제 4 항에 있어서, 상기 게이트 구조물은
    제2 게이트 전극;
    상기 제2 게이트 전극의 측벽 및 저면을 커버하는 제1 게이트 전극;
    상기 제1 게이트 전극의 측벽 및 저면을 커버하는 게이트 배리어; 및
    상기 게이트 배리어의 측벽 및 저면을 커버하는 게이트 절연 패턴을 포함하며,
    상기 제2 게이트 전극의 상면은 상기 제1 게이트 전극, 상기 게이트 배리어, 및 상기 게이트 절연 패턴의 각 최상면보다 높은 반도체 장치.
  6. 제 1 항에 있어서, 상기 연마 저지 패턴은 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 혹은 비정질 탄소막(ACL)을 포함하는 반도체 장치.
  7. 제 1 항에 있어서, 상기 연마 저지 패턴은 폴리실리콘 혹은 붕질화물(BN)을 포함하는 반도체 장치.
  8. 기판의 상면에 수직한 수직 방향을 따라 서로 이격되며, 각각이 상기 기판 상면에 평행한 제1 방향으로 연장된 채널들;
    상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 상기 기판 상에 연장되어, 상기 채널들의 상하면 및 상기 제2 방향으로의 양 측벽들을 커버하는 게이트 구조물;
    상기 게이트 구조물의 상부 측벽에 형성된 게이트 스페이서;
    상기 게이트 구조물 및 상기 게이트 스페이서 상에 형성된 연마 저지 패턴;
    상기 게이트 구조물에 인접한 상기 기판 상에 형성되어, 상기 채널들의 상기 제1 방향으로의 각 양 측벽들과 연결된 소스/드레인 층;
    상기 소스/드레인 층 상에 형성되어 상기 게이트 스페이서의 측벽 및 상기 연마 저지 패턴의 측벽을 커버하는 제1 층간 절연막; 및
    상기 제1 층간 절연막을 관통하여 상기 소스/드레인 층 상면에 접촉하며, 상면의 높이가 상기 연마 저지 패턴의 상면의 높이와 동일한 제1 콘택 플러그를 포함하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 연마 저지 패턴은
    상기 게이트 구조물의 상면 및 상기 게이트 스페이서의 상면을 커버하는 제1 부분; 및
    상기 제1 부분으로부터 상기 수직 방향으로 연장된 제2 부분을 포함하고,
    상기 제1 부분의 중앙부의 상면은 상기 제1 부분의 가장자리 부의 상면보다 높고, 상기 제2 부분의 상면과 동일한 높이에 형성된 반도체 장치.
  10. 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에 형성된 제1 게이트 구조물;
    상기 제1 게이트 구조물의 측벽에 형성된 제1 게이트 스페이서;
    상기 제1 게이트 구조물 및 상기 제1 게이트 스페이서 상에 형성된 제1 연마 저지 패턴;
    상기 제1 게이트 구조물에 인접한 상기 기판의 제1 영역 상에 형성된 제1 소스/드레인 층;
    상기 기판의 제2 영역 상에 형성된 제2 게이트 구조물;
    상기 제2 게이트 구조물의 측벽에 형성된 제2 게이트 스페이서;
    상기 제2 게이트 구조물 및 상기 제2 게이트 스페이서 상에 형성된 제2 연마 저지 패턴;
    상기 제2 연마 저지 패턴 상에 형성된 캐핑막;
    상기 제2 게이트 구조물에 인접한 상기 기판의 제2 영역 상에 형성된 제2 소스/드레인 층;
    상기 제1 및 제2 소스/드레인 층들 상에 형성되어 상기 제1 및 제2 게이트 스페이서들의 측벽, 및 상기 제1 및 제2 연마 저지 패턴들의 측벽을 커버하는 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하여 상기 제1 소스/드레인 층 상면에 접촉하는 제1 콘택 플러그;
    상기 제1 층간 절연막을 관통하여 상기 제2 소스/드레인 층 상면에 접촉하는 제2 콘택 플러그; 및
    상기 제1 및 제2 연마 저지 패턴들, 상기 캐핑막, 상기 제1 층간 절연막, 및 상기 제1 및 제2 콘택 플러그들 상에 형성된 식각 저지막을 포함하며,
    상기 제1 연마 저지 패턴의 상면은 상기 제2 연마 저지 패턴의 최상면 및 상기 캐핑막의 상면과 동일한 높이에 형성되는 반도체 장치.

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11563109B2 (en) * 2021-02-19 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same
US11626495B2 (en) * 2021-02-26 2023-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Protective liner for source/drain contact to prevent electrical bridging while minimizing resistance
US20220310814A1 (en) * 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive Capping For Work Function Layer and Method Forming Same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303447B1 (en) 2000-02-11 2001-10-16 Chartered Semiconductor Manufacturing Ltd. Method for forming an extended metal gate using a damascene process
US6376351B1 (en) 2001-06-28 2002-04-23 Taiwan Semiconductor Manufacturing Company High Fmax RF MOSFET with embedded stack gate
US6734096B2 (en) * 2002-01-17 2004-05-11 International Business Machines Corporation Fine-pitch device lithography using a sacrificial hardmask
US7056804B1 (en) * 2004-03-01 2006-06-06 Advanced Micro Devices, Inc. Shallow trench isolation polish stop layer for reduced topography
KR20070097806A (ko) 2006-03-29 2007-10-05 주식회사 하이닉스반도체 반도체 소자의 제조방법
US8551874B2 (en) 2010-05-08 2013-10-08 International Business Machines Corporation MOSFET gate and source/drain contact metallization
US9029214B2 (en) * 2013-01-14 2015-05-12 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits with improved silicide contacts
US9209272B2 (en) 2013-09-11 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Oxidation and etching post metal gate CMP
KR101751695B1 (ko) 2015-04-10 2017-07-03 주식회사 케이씨텍 연마용 슬러리 조성물
US9653356B2 (en) 2015-08-10 2017-05-16 Globalfoundries Inc. Methods of forming self-aligned device level contact structures
US10002932B2 (en) * 2016-11-07 2018-06-19 Globalfoundries Inc. Self-aligned contact protection using reinforced gate cap and spacer portions
US10381480B2 (en) 2017-09-27 2019-08-13 International Business Machines Corporation Reliable gate contacts over active areas
KR102210251B1 (ko) 2017-11-10 2021-02-01 삼성에스디아이 주식회사 유기막 ｃｍｐ 슬러리 조성물 및 이를 이용한 연마 방법
US10559470B2 (en) 2018-01-22 2020-02-11 Globalfoundries Inc. Capping structure

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