KR20240073394A - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 기판 상에 형성되어 상기 기판의 상부로 돌출된 액티브 핀; 상기 액티브 핀 상에 형성된 게이트 구조물; 상기 게이트 구조물의 일 측에 형성된 상기 액티브 핀 상에 형성된 소스/드레인 층; 상기 소스/드레인 층 상에 형성된 오믹 콘택 패턴; 및 상기 오믹 콘택 패턴의 상면에 접촉하며, 금속을 포함하는 도전 구조물 및 상기 도전 구조물의 하면 및 측벽을 커버하고, 10 이하의 두께를 갖는 배리어 패턴을 포함하는 콘택 플러그 구조물을 구비하며, 상기 도전 구조물에 포함된 상기 금속의 결정립의 최대 지름이 8nm 내지 15nm일 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 콘택 플러그를 갖는 반도체 장치에 관한 것이다.
반도체 장치에서, 소스/드레인 층과 이들에 전기적 신호를 인가하는 상부 배선들을 연결하는 콘택 플러그가 형성될 수 있다. 상기 콘택 플러그의 종횡비가 커지고 그 직경이 작아짐에 따라, 상기 콘택 플러그가 작은 저항을 가지도록 구현할 필요성이 높아지고 있다.
본 발명의 과제는 개선된 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성되어 상기 기판의 상부로 돌출된 액티브 핀; 상기 액티브 핀 상에 형성된 게이트 구조물; 상기 게이트 구조물의 일 측에 형성된 상기 액티브 핀 상에 형성된 소스/드레인 층; 상기 소스/드레인 층 상에 형성된 오믹 콘택 패턴; 및 상기 오믹 콘택 패턴의 상면에 접촉하며, 금속을 포함하는 도전 구조물 및 상기 도전 구조물의 하면 및 측벽을 커버하고, 10 이하의 두께를 갖는 배리어 패턴을 포함하는 콘택 플러그 구조물을 구비하며, 상기 도전 구조물에 포함된 상기 금속의 결정립의 최대 지름이 8nm 내지 15nm일 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성되어 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 복수의 채널들; 상기 기판 상에 형성되어 상기 각 채널들의 일부의 상하면 및 측벽을 둘러싸는 게이트 구조물; 상기 게이트 구조물의 각 양 측들의 상기 기판 부분 상에 형성된 소스/드레인 층; 상기 소스/드레인 층 상에 형성되며, 도전 구조물 및 상기 도전 구조물의 하면 및 측벽을 커버하며, 10 이하의 두께를 갖는 배리어 패턴을 포함하는 콘택 플러그 구조물을 구비하며, 상기 도전 구조물은 제2 도전 패턴 및 상기 제2 도전 패턴의 하면 및 측벽을 커버하는 제1 도전 패턴을 포함하며, 상기 각 제1 및 제2 도전 패턴들은 금속을 포함하되, 붕소 혹은 실리콘을 포함하지 않을 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성되어 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 복수의 채널들; 상기 기판 상에 형성되어 상기 각 채널들의 일부의 상하면 및 측벽을 둘러싸는 게이트 구조물; 상기 게이트 구조물의 각 양 측들의 상기 기판 부분 상에 형성된 소스/드레인 층; 상기 소스/드레인 층 상에 형성된 오믹 콘택 패턴; 및 상기 오믹 콘택 패턴의 상면에 접촉하며, 금속을 포함하는 도전 구조물 및 상기 도전 구조물의 하면 및 측벽을 커버하고, 10 이하의 두께를 갖는 배리어 패턴을 포함하는 제1 콘택 플러그 구조물을 구비하며, 상기 도전 구조물에 포함된 상기 금속의 결정립의 최대 지름이 8nm 내지 15nm인 반도체 장치.
예시적인 실시예들에 따른 반도체 장치에서, 제1 및 제2 도전 패턴들을 포함하는 도전 구조물은 붕소(B) 혹은 실리콘(Si)과 같은 불순물을 포함하지 않을 수 있으므로, 이에 따라 낮은 저항과 같은 개선된 전기적 특성을 가질 수 있다.
또한, 상기 도전 구조물에 포함된 금속의 결정립(grain)은 그 크기가 작게 형성되므로, 화학적 기계적 연마(CMP) 공정 혹은 식각(etching) 공정 시, 상기 제1 및 제2 도전패턴들의 상면들은 기판의 상면으로부터 동일한 높이에서 평평하게 형성될 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 4는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 5 내지 도 20은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 21 내지 도 24는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 25 내지 도 36은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 37 및 도 38은 예시적인 실시예들에 따른 반도체 장치들을 설명하기 위한 단면도들로서 도 23에 대응하는 도면들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. 이하 발명의 상세한 설명에서는(청구항은 제외), 기판의 상면에 평행한 수평 방향들 중에서 서로 교차하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하고, 상기 기판 상면에 수직한 수직 방향을 제3 방향(D3)으로 정의한다. 예시적인 실시예들에 있어서, 제1 및 제2 방향들(D1, D2)은 서로 직교할 수 있다.
[실시예]
도 1 내지 도 4는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로 도 1은 평면도이고, 도 2 내지 도 4는 단면도들이다. 이때, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이고, 도 3은 도 1의 B-B'선을 따라 절단한 단면도이며, 도 4는 도 1의 C-C'선을 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 제1 게이트 구조물(250), 제1 소스/드레인 층(190) 및 제1 콘택 플러그 구조물(270)을 포함할 수 있다.
또한, 상기 반도체 장치는, 제1 액티브 패턴(105), 제1 게이트 스페이서(160), 핀 스페이서(170), 제1 오믹 콘택 패턴(262), 제1 내지 제3 층간 절연막들(200, 255, 280), 제2 콘택 플러그(290) 및 제1 비아(295)를 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
제1 액티브 패턴(105)은 기판(100)의 상부로 돌출된 핀(fin) 형상을 가질 수 있으며, 이에 따라 제1 액티브 핀으로 지칭될 수도 있다. 제1 액티브 패턴(105)의 하부 측벽은 제1 소자 분리 패턴(110)에 의해 커버될 수 있다. 기판(100)은 상부에 제1 소자 분리 패턴(110)이 형성된 필드 영역, 및 상부에 제1 액티브 패턴(105)이 형성된 액티브 영역을 포함할 수 있다.
제1 액티브 패턴(105)은 측벽이 제1 소자 분리 패턴(110)에 의해 커버된 제1 하부 액티브 패턴(105a), 및 측벽이 제1 소자 분리 패턴(110)에 의해 커버되지 않는 제1 상부 액티브 패턴(105b)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 액티브 패턴(105)은 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제1 액티브 패턴(105)은 기판(100)과 실질적으로 동일한 물질을 포함할 수 있으며, 제1 소자 분리 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(250)은 기판(100) 상에 형성된 제1 액티브 패턴(105) 및 제1 소자 분리 패턴(110) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(250)은 제1 액티브 패턴(105) 및 제1 소자 분리 패턴(110) 상에 순차적으로 적층된 제1 게이트 절연 패턴(220), 제1 게이트 전극(230) 및 제1 캐핑 패턴(240)을 포함할 수 있다. 이때, 제1 게이트 절연 패턴(220)은 제1 게이트 전극(230)의 측벽 및 저면을 커버할 수 있고, 제1 캐핑 패턴(240)은 제1 게이트 전극(230) 및 제1 게이트 절연 패턴(220)의 상면에 접촉할 수 있다.
일 실시예에 있어서, 제1 게이트 구조물(250)은 제1 액티브 패턴(105) 및/또는 제1 소자 분리 패턴(110)과 제1 게이트 절연 패턴(220) 사이에 형성되며, 예를 들어, 실리콘 산화물을 포함하는 제1 인터페이스 패턴을 더 포함할 수 있다.
제1 게이트 절연 패턴(220)은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있다.
제1 게이트 전극(230)은 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 금속 질화물, 예를 들어, 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 산질화물(TiAlON), 티타늄 알루미늄 탄질화물(TiAlCN), 티타늄 알루미늄 산탄질화물(TiAlOCN) 등과 같은 금속 합금, 금속 탄화물, 금속 산질화물, 금속 탄질화물 혹은 금속 산탄질화물, 또는 예를 들어 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속을 포함할 수 있다. 제1 캐핑 패턴(240)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
제1 게이트 구조물(250)의 제1 방향(D1)으로의 각 양 측벽들에는 제1 게이트 스페이서(160)가 형성될 수 있으며, 이에 따라 제1 게이트 절연 패턴(220)의 외측벽 및 제1 캐핑 패턴(240)의 측벽은 제1 게이트 스페이서(160)의 내측벽에 접촉할 수 있다.
한편, 제1 액티브 패턴(105)의 제2 방향(D2)으로의 각 양 측벽들에는 핀 스페이서(170)가 형성될 수 있다.
제1 게이트 스페이서(160) 및 핀 스페이서(170)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 실리콘 산탄질화물(SiOCN) 등과 같은 절연성 질화물을 포함할 수 있다.
제1 소스/드레인 층(190)은 제1 방향(D1)으로의 제1 게이트 구조물(250)의 각 양 측들에 형성된 제1 액티브 패턴(105) 상에 형성될 수 있으며, 제1 게이트 구조물(250)의 측벽에 형성된 제1 게이트 스페이서(160)의 하부 측벽에 접촉할 수도 있다.
제1 소스/드레인 층(190)은 제2 방향(D2)을 따라 절단된 단면이 오각형 혹은 마름모에 유사한 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 제2 방향(D2)으로 서로 이웃하는 제1 액티브 패턴들(105) 사이의 이격 거리가 작은 경우, 제1 액티브 패턴들(105)의 상면들에 각각 형성된 제1 소스/드레인 층들(190)은 서로 부분적으로 병합될 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 층(190)은 p형 불순물이 도핑된 단결정 실리콘-게르마늄을 포함할 수 있으며, 이에 따라 피모스 트랜지스터의 소스/드레인 영역의 기능을 수행할 수 있다. 다른 실시예에 있어서, 제1 소스/드레인 층(190)은 n형 불순물이 도핑된 단결정 실리콘 탄화물 혹은 n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있으며, 이에 따라 엔모스 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
제1 소스/드레인 층(190)은 제1 층간 절연막(200)의 의해 커버될 수 있다. 제2 층간 절연막(255)은 제1 층간 절연막(200), 제1 캐핑 패턴(240) 및 제1 게이트 스페이서(160) 상에 형성될 수 있다. 제3 층간 절연막(280)은 제2 층간 절연막(200) 및 제1 콘택 플러그 구조물(270) 상에 형성될 수 있다.
각 제1 내지 제3 층간 절연막들(200, 255, 280)은 예를 들어, 실리콘 산탄화물(SiOC), 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 등과 같은 절연 물질을 포함할 수 있다.
제1 콘택 플러그 구조물(270)은 제1 및 제2 층간 절연막들(200, 255)을 관통할 수 있으며, 제1 소스/드레인 층(190) 상에 형성된 제1 오믹 콘택 패턴(262)의 상면에 접촉할 수 있다. 이때, 제1 콘택 플러그 구조물(270)은 제1 소스/드레인 층(190)의 상부를 부분적으로 관통할 수도 있으며, 이에 따라 제1 콘택 플러그 구조물(270)의 최하면은 제1 소스/드레인 층(190)의 최상면보다 낮을 수 있다.
제1 콘택 플러그 구조물(270)은 제3 방향(D3)으로 순차적으로 적층된 제1 배리어 패턴(264) 및 제1 도전 구조물(269)을 포함할 수 있으며, 제1 도전 구조물(269)은 제3 방향(D3)으로 순차적으로 적층된 제1 및 제2 도전 패턴들(266, 268)을 포함할 수 있다.
제2 도전 패턴(268)은 제3 방향(D3)으로 연장되는 필라(pillar) 형상을 가질 수 있으며, 제1 도전 패턴(266)은 제2 도전 패턴(268)의 측벽 및 저면을 커버할 수 있다.
각 제1 및 제2 도전 패턴들(266, 268)은 예를 들어, 텅스텐, 몰리브덴, 코발트 등과 같은 금속을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 도전 패턴(266)은 예를 들어, 붕소(B) 혹은 실리콘(Si)과 같은 불순물을 포함하지 않고, 순수한 금속만을 포함할 수 있다.
한편, 일 실시예에 있어서, 제2 도전 패턴(268) 역시 제1 도전 패턴(266)과 유사하게, 예를 들어, 붕소(B) 혹은 실리콘(Si)과 같은 불순물을 포함하지 않고, 순수한 금속만을 포함할 수 있다. 이와는 달리, 제2 도전 패턴(268)은 제1 도전 패턴(266)과는 달리, 금속과 함께 예를 들어, 붕소(B) 혹은 실리콘(Si)과 같은 불순물을 포함할 수도 있다.
예시적인 실시예들에 있어서, 제1 및 제2 도전 패턴들(266, 268)은 서로 동일한 금속을 포함할 수 있으며, 이에 따라 이들은 일체적으로 형성될 수 있다. 다만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 제1 및 제2 도전 패턴들(266, 268)은 서로 다른 금속을 포함할 수도 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 도전 패턴들(266, 268)에 포함된 금속은 예를 들어, 최대 지름이 8nm 내지 15nm인 작은 결정립을 가질 수 있다. 이에 따라 예시적인 실시예들에 있어서, 제1 도전 구조물(269)의 제1 방향(D1)으로의 단면적 약 435.2nm2 당 상기 금속은 대략 25개 이상 100개 이하의 결정립들(grains)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 도전 패턴들(266, 268)을 포함하는 제1 도전 구조물(269)의 상면은 기판(100)의 상면으로부터 동일한 높이에서 평평할 수 있다.
제1 배리어 패턴(264)은 제1 도전 구조물(269)의 저면 및 측벽을 커버할 수 있다. 제1 배리어 패턴(264)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 배리어 패턴(264)은 대략 10 이하의 얇은 두께를 가질 수 있다.
제1 오믹 콘택 패턴(262)은 제1 소스/드레인 층(190)과 제1 콘택 플러그 구조물(270) 사이에 형성되어, 이들의 상면 및 하면에 각각 접촉할 수 있다. 제1 오믹 콘택 패턴(262)은 예를 들어, 코발트, 티타늄, 니켈 등과 같은 금속의 실리사이드를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 오믹 콘택 패턴(262)의 두께는 일정할 수 있다.
제2 콘택 플러그(290)는 제1 캐핑 패턴(240), 및 제2 및 제3 층간 절연막들(255, 280)을 관통하여 제1 게이트 전극(230)의 상면에 접촉할 수 있으며, 제1 비아(295)는 제3 층간 절연막(280)을 관통하여 제1 콘택 플러그 구조물(270)의 상면에 접촉할 수 있다.
각 제2 콘택 플러그(290) 및 제1 캐핑 패턴(240)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등과 같은 도전 물질을 포함할 수 있다. 일 실시예에 있어서, 각 제2 콘택 플러그(290) 및 제1 캐핑 패턴(240)은 제1 콘택 플러그 구조물(270)과 동일한 구조, 즉 금속 질화물을 포함하는 배리어 패턴, 및 금속을 포함하는 제1 및 제2 도전 패턴들을 구비할 수 있다.
도시하지는 않았으나, 제2 콘택 플러그(290) 및 제1 비아(295)의 상부에는 이들에 각각 접촉하며 전기적 신호를 인가하는 비아들 및 배선들이 다양한 레이아웃으로 형성될 수 있다.
상기 반도체 장치는 채널 역할을 수행하는 제1 액티브 핀(105) 상에 형성된 제1 게이트 구조물(250) 및 제1 게이트 구조물(250)에 인접한 제1 액티브 핀(105) 부분들 상에 각각 형성된 제1 소스/드레인 층들(190)을 포함할 수 있다. 이에 따라, 상기 반도체 장치는 핀펫(finFET)을 포함할 수 있다.
상기 반도체 장치에서, 제1 콘택 플러그 구조물(270)은 제1 및 제2 도전 패턴들(266, 268)을 포함하는 제1 도전 구조물(269), 및 이의 저면 및 측벽을 커버하는 제1 배리어 패턴(264)을 포함할 수 있다.
후술하는 바와 같이, 제1 배리어 패턴(264) 상에 형성되는 제1 도전 패턴(266)이 반응성이 높은 물질을 소스 가스로 사용하는 CVD 공정 대신에 PVD 공정을 통해 형성되므로, 제1 도전 패턴(266)을 커버하는 제1 배리어 패턴(264)은 10 이하의 얇은 두께를 가질 수 있다.
금속 질화물을 포함하는 제1 배리어 패턴(264)은 금속을 포함하는 제1 도전 구조물(269)에 비해 상대적으로 높은 저항을 가질 수 있지만, 제1 배리어 패턴(264)이 얇은 두께를 가짐에 따라 제1 배리어 패턴(264)이 제1 콘택 플러그 구조물(270) 내에서 차지하는 부피가 감소되므로, 제1 콘택 플러그 구조물(270)의 전체 저항이 감소될 수 있다.
또한 후술하는 바와 같이, 제1 도전 패턴(266)을 형성하는 CVD 공정은 예를 들어, B2H6 혹은 SiH4를 사용하는 대신에 예를 들어, H2를 사용하므로, 예를 들어, 붕소(B) 혹은 실리콘(Si)과 같은 불순물을 포함하지 않을 수 있다. 이에 따라, 제1 도전 패턴(266)은 순수한 금속만을 포함하므로 낮은 저항을 가질 수 있다. 한편 전술한 바와 같이, 제2 도전 패턴(268)이 제1 도전 패턴(266)과 같이 불순물을 포함하지 않는 경우에는 역시 낮은 저항을 가질 수 있다. 따라서 제1 및 제2 도전 패턴들(266, 268)을 포함하는 제1 콘택 플러그 구조물(270)의 전체 저항이 추가적으로 감소될 수 있다.
한편, 제1 콘택 플러그 구조물(270)이 제1 배리어 패턴(264)을 포함하지 않은 경우에는, 제1 및 제2 도전 패턴들(266, 268)을 포함하는 제1 도전 구조물(269)에 포함된 금속이 큰 결정립(grain)을 갖도록 형성될 수 있으며, 제1 도전 구조물(269) 내에 포함되는 금속은 작은 개수의 결정립(예를 들어, 5개 미만)만을 포함할 수 있다. 이에 따라 후술하는 바와 같이, 제1 및 제2 도전막들(265, 267, 도 19 및 20 참조)을 평탄화하여 각각 제1 및 제2 도전 패턴들(266, 268)을 형성하는 공정 시, 이들 사이의 제거 속도(removal rate) 차이로 인해서, 제1 및 제2 도전 패턴들(266, 268)의 상면들이 평평하지 않게 형성될 수 있다.
하지만 예시적인 실시예들에 있어서, 제1 콘택 플러그 구조물(270)은 제1 배리어 패턴(264)을 포함하므로, 제1 배리어 패턴(264)의 영향으로 제1 및 제2 도전 패턴들(266, 268)을 포함하는 제1 도전 구조물(269)에 포함된 금속이 작은 결정립을 가짐에 따라서 제1 도전 구조물(269) 내에는 많은 개수의 금속 결정립들이 형성될 수 있다. 이에 따라, 제1 및 제2 도전 패턴들(266, 268)의 상면들은 기판(100) 상면으로부터 동일한 높이에서 평평하게 형성될 수 있다.
도 5 내지 도 20은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 5, 8, 12 및 15는 평면도들이고, 도 6-7, 9-11, 13-14 및 16-20은 단면도들이다.
이때, 도 6 및 13은 대응하는 평면도들의 A-A'선을 따라 각각 절단한 단면도들이고, 도 7, 9, 11, 14 및 16-20은 대응하는 평면도들의 B-B'선을 따라 각각 절단한 단면도들이며, 도 10은 대응하는 평면도의 C-C'선을 따라 절단한 단면도이다.
도 5 내지 도 7을 참조하면, 기판(100)의 상부를 부분적으로 식각하여 제1 트렌치를 형성함으로써 기판(100) 상에 제1 액티브 패턴(105)을 정의한 후, 상기 제1 트렌치의 하부를 채우는 제1 소자 분리 패턴(110)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 소자 분리 패턴(110)은 상기 제1 트렌치를 채우는 제1 소자 분리막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 제1 소자 분리막을 평탄화한 후, 상기 제1 트렌치의 상부가 노출되도록 상기 제1 소자 분리막의 상부를 제거함으로써 형성될 수 있다.
상기 평탄화 공정은 예를 들어 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 액티브 패턴(105)은 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 제1 액티브 패턴(105) 및 제1 소자 분리 패턴(110) 상에 제1 더미 게이트 구조물(150)을 형성할 수 있다. 이때, 각 제1 더미 게이트 구조물들(150)은 제3 방향(D3)을 따라 순차적으로 적층된 제1 더미 게이트 절연 패턴(120), 제1 더미 게이트 전극(130) 및 제1 더미 게이트 마스크(140)를 포함할 수 있다.
제1 더미 게이트 절연 패턴(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 더미 게이트 전극(130)은 예를 들어, 폴리실리콘을 포함할 수 있으며, 제1 더미 게이트 마스크(140)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 더미 게이트 구조물(150)은 제2 방향(D2)으로 연장될 수 있다. 또한, 제1 더미 게이트 구조물(150)은 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 8 내지 도 10을 참조하면, 제1 더미 게이트 구조물(150)의 제1 방향(D1)으로의 각 양 측벽들에 제1 게이트 스페이서(160)를 형성할 수 있으며, 이때 제1 액티브 패턴(105)의 제2 방향(D2)으로의 각 양 측벽들에는 핀 스페이서(170)가 형성될 수 있다.
제1 게이트 스페이서(160) 및 핀 스페이서(170)는 제1 액티브 패턴(105), 제1 소자 분리 패턴(110) 및 제1 더미 게이트 구조물(150) 상에 제1 스페이서 막을 형성하고, 이를 이방성 식각함으로써 형성할 수 있다.
이후, 제1 더미 게이트 구조물(150) 및 제1 게이트 스페이서(160)를 식각 마스크로 사용하여 이들에 의해 커버되지 않은 제1 액티브 패턴(105)의 상부를 식각함으로써, 제1 리세스를 형성할 수 있다.
도면 상에서는 상기 제1 리세스가 제1 상부 액티브 패턴(105b)만을 부분적으로 제거하여 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 상기 제1 리세스는 제1 상부 액티브 패턴(105b)과 함께 제1 하부 액티브 패턴(105a)도 부분적으로 제거하여 형성될 수도 있다.
한편, 상기 제1 리세스를 형성하는 식각 공정은 상기 제1 스페이서 막에 대한 이방성 식각 공정과 인-시튜(in-situ)로 수행될 수도 있다.
이후, 제1 리세스에 의해 노출된 제1 액티브 패턴(105)의 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써, 제1 액티브 패턴(105) 상에 제1 소스/드레인 층(190)을 형성할 수 있다.
상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스, 사수소화 게르마늄(GeH4) 가스 등을 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다.
또는, 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 다이실란(Si2H6) 가스 및 SiH3CH3 가스 등을 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, n형 불순물이 도핑된 단결정 실리콘 탄화물 층을 형성할 수 있다. 이와는 달리, 상기 선택적 에피택시얼 성장(SEG) 공정은 상기 n형 불순물 소스 가스와 함께, 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스만을 사용하여 n형 불순물이 도핑된 단결정 실리콘 층을 형성할 수도 있다.
제1 소스/드레인 층(190)은 상기 제1 리세스를 채우도록 형성될 수 있으며, 제1 게이트 스페이서(160)의 하부 측벽과 부분적으로 접촉할 수도 있다. 이때, 제1 소스/드레인 층(190)은 수직 방향뿐만 아니라 수평 방향으로도 성장할 수 있으며, 제2 방향(D2)을 따라 절단된 단면이 오각형 혹은 마름모에 유사한 형상을 가질 수 있다. 한편, 제2 방향(D2)으로 서로 이웃하는 제1 액티브 패턴(105)의 이격 거리가 작은 경우, 기판(100)의 상에 형성된 제1 액티브 패턴(105)의 상면들로부터 각각 성장한 제1 소스/드레인 층들(190)은 서로 부분적으로 병합될 수 있다.
도 11을 참조하면, 제1 더미 게이트 구조물(150), 제1 게이트 스페이서(160), 핀 스페이서(170), 제1 소스/드레인 층(190) 및 제1 소자 분리 패턴(110) 상에 제1 더미 게이트 구조물(150)의 상면보다 높은 상면을 갖는 제1 층간 절연막(200)을 형성할 수 있다.
이후, 제1 더미 게이트 구조물(150)에 포함된 제1 더미 게이트 전극(130)의 상면이 노출될 때까지 평탄화 공정을 수행하여 제1 층간 절연막(200)의 상부, 및 각 제1 더미 게이트 구조물(150)에 포함된 제1 더미 게이트 마스크(140)를 제거할 수 있으며, 이때 제1 게이트 스페이서(160)의 상부도 함께 제거될 수 있다.
이후, 상기 노출된 제1 더미 게이트 전극(130) 및 제1 더미 게이트 절연 패턴(120)을 제거하여, 제1 액티브 패턴(105)의 상면 및 제1 소자 분리 패턴(110)의 상면을 노출시키는 제1 개구(210)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 더미 게이트 전극(130) 및 제1 더미 게이트 절연 패턴(120)은 건식 식각 공정 및 습식 식각 공정을 순차적으로 수행함으로써 제거될 수 있다. 이때, 상기 습식 식각 공정은 예를 들어, 불산을 식각액으로 사용하여 수행될 수 있다.
도 12 내지 도 14를 참조하면, 제1 개구(210)의 저면 및 측벽, 및 제1 층간 절연막(200)의 상면에 제1 게이트 절연막을 형성하고, 상기 제1 게이트 절연막 상에 제1 개구(210)의 나머지 부분들을 채우는 제1 게이트 전극막을 형성한 후, 제1 층간 절연막(200)의 상면이 노출될 때까지 상기 제1 게이트 전극막 및 상기 제1 게이트 절연막을 평탄화할 수 있다.
이에 따라, 제1 개구(210) 내에는 제1 게이트 전극(230) 및 이의 저면 및 측벽을 커버하는 제1 게이트 절연 패턴(220)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극막은 순차적으로 적층된 배리어 막 및 게이트 도전막을 포함할 수 있으며, 이 경우 각 제1 게이트 전극(230)은 순차적으로 적층된 배리어 패턴 및 도전 패턴을 포함할 수 있다.
이후, 제1 게이트 전극(230) 및 제1 게이트 절연 패턴(220)의 상부들을 제거하여 제2 리세스를 형성하고, 상기 제2 리세스를 채우는 제1 캐핑 패턴(240)을 형성할 수 있다.
이에 따라, 제1 개구(210) 내에는 제1 액티브 패턴(105) 및 제1 소자 분리 패턴(110)의 상면 및 제1 게이트 스페이서(160)의 하부 내측벽에 형성된 제1 게이트 절연 패턴(220), 제1 게이트 절연 패턴(220) 상에 형성되어 제1 개구(210)의 하부를 채우는 제1 게이트 전극(230) 및 제1 게이트 절연 패턴(220) 및 제1 게이트 전극(230) 상에 형성되어 제1 개구(210)의 상부를 채우며 제1 게이트 스페이서(160)의 상부 내측벽에 접촉하는 제1 캐핑 패턴(240)을 포함하는 제1 게이트 구조물(250)이 형성될 수 있다.
도 15 및 16을 참조하면, 제1 캐핑 패턴(240), 제1 게이트 스페이서(160) 및 제1 층간 절연막(200) 상에 제2 층간 절연막(255)을 형성한 후, 식각 공정을 수행하여 제1 및 제2 층간 절연막들(200, 255)들을 부분적으로 제거함으로써 제1 소스/드레인 층(190)의 상면을 노출시키는 제2 개구(260)를 형성할 수 있다. 다만, 제2 개구(260)는 제1 소스/드레인 층(190)의 상부도 부분적으로 관통할 수 있다.
도 17을 참조하면, 제2 개구(260)에 의해 노출된 제1 소스/드레인 층(190)의 상면에 제1 오믹 콘택 패턴(262)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 오믹 콘택 패턴(262)은 실리사이데이션 공정을 수행하여 형성될 수 있다. 즉, 제2 개구(260)에 의해 노출된 제1 소스/드레인 층(190)의 상면, 제2 개구(260)의 측벽 및 제2 층간 절연막(255)의 상면에 예를 들어, CVD 공정을 수행하여 제1 금속막을 형성한 후 이에 대해 열처리 공정을 수행할 수 있으며, 이에 따라 제1 소스/드레인 층(190)에 포함된 실리콘 및 상기 제1 금속막에 포함된 금속이 서로 반응하여 금속 실리사이드를 포함하는 제1 오믹 콘택 패턴(262)이 형성될 수 있다.
일 실시예에 있어서, 제1 오믹 콘택 패턴(262)의 두께는 일정하게 형성될 수 있다.
이후, 제1 오믹 콘택 패턴(262), 제2 개구(260)의 측벽 및 제2 층간 절연막(255)의 상면에 예를 들어, CVD 공정을 수행하여 제1 배리어 막(263)을 형성할 수 있다. 제1 배리어 막(263)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 배리어 막(263)은 10 이하의 얇은 두께를 갖도록 형성할 수 있다.
도 18을 참조하면, 제1 배리어 막(263) 상에 제1 도전막(265)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 도전막(265)은 PVD 공정을 수행하여 형성될 수 있으며, 예를 들어, 텅스텐, 몰리브덴, 코발트 등과 같은 금속을 포함하도록 형성될 수 있다.
일 실시예에 있어서, 제1 도전막(265)은 텅스텐을 포함하도록 형성될 수 있으며, 이 경우 제1 도전막(265)은 예를 들어, WF6 혹은 WCl6와 같은 소스 가스 및 예를 들어, B2H6 혹은 SiH4와 같은 환원 가스를 사용하는 CVD 공정을 통해 형성되지 않고 상기 PVD 공정을 통해 형성되므로, 예를 들어, 붕소(B) 혹은 실리콘(Si)과 같은 불순물을 포함하지 않을 수 있다. 이에 따라, 제1 도전 패턴(266)은 순수한 금속만을 포함하므로 작은 저항을 가질 수 있다.
제1 도전막(265)은 제1 배리어 막(263)의 상면 접촉하도록 형성되므로, 이에 포함된 물질, 예를 들어, 티타늄 질화물(TiN)의 영향을 받아, 작은 결정립을 갖는 금속을 포함하도록 형성될 수 있다.
한편, 후술하는 바와 같이 제2 도전막(267, 도 19 참조)은 예를 들어, WF6 혹은 WCl6를 소스 가스로 사용하는 CVD 공정을 수행하여 형성되므로, 반응성이 큰 WF6 혹은 WCl6가 주변의 물질(예를 들어, 실리콘)과 반응하는 것을 방지하기 위하여, 제1 도전막(265)은 충분한 두께를 갖도록 형성될 수 있다.
도 19를 참조하면, 제1 도전막(265) 상에 제2 개구(260)를 채우는 제2 도전막(267)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(267)은 CVD 공정을 수행하여 형성될 수 있으며, 예를 들어, 텅스텐, 몰리브덴, 코발트 등과 같은 금속을 포함하도록 형성될 수 있다.
일 실시예에 있어서, 제2 도전막(267)은 텅스텐을 포함하도록 형성될 수 있으며, 이 경우 제2 도전막(267)은 예를 들어, WF6 혹은 WCl6와 같은 소스 가스 및 예를 들어, 수소(H2)와 같은 환원 가스를 사용하는 CVD 공정을 수행하여 형성할 수 있다. 이에 따라, 제2 도전 패턴(268) 역시 예를 들어, 붕소(B) 혹은 실리콘(Si)과 같은 불순물을 포함하지 않고 예를 들어, 텅스텐과 같은 순수한 금속만을 포함하도록 형성되어, 작은 저항을 가질 수 있다.
다른 실시예에 있어서, 제2 도전막(267)은 예를 들어, WF6 혹은 WCl6와 같은 소스 가스 및 예를 들어, B2H6 혹은 SiH4와 같은 환원 가스를 사용하는 CVD 공정을 수행하여 형성할 수도 있다. 이 경우, 제2 도전 패턴(268)은 제1 도전 패턴(266)과는 달리, 금속과 함께 예를 들어, 붕소(B) 혹은 실리콘(Si)과 같은 불순물을 포함할 수도 있다.
상기 CVD 공정은 제1 도전막(265)을 시드로 사용하여 수행될 수 있으며, 이에 따라 제2 도전막(267)은 제1 도전막(265)와 동일한 결정성을 갖도록 성장할 수 있다. 일 실시예에 있어서, 제1 및 제2 도전막들(265, 267)은 서로 동일한 금속, 예를 들어 텅스텐을 포함하도록 형성될 수 있으며, 이에 따라 이들은 서로 병합될 수 있다.
전술한 바와 같이, 제1 도전막(265)이 제1 배리어 막(263)의 영향으로 작은 결정립을 갖는 금속을 포함하므로, 이와 동일한 결정성을 갖도록 형성되는 제2 도전막(267)도 작은 결정립을 갖는 금속을 포함할 수 있다. 이에 따라, 예시적인 실시예들에 있어서, 각 제1 및 제2 도전막들(265, 267)은 예를 들어, 최대 지름이 8nm 내지 15nm인 작은 결정립을 갖는 금속을 포함하도록 형성될 수 있다.
도 20을 참조하면, 제1 배리어 막(263), 및 제1 및 제2 도전막들(265, 267)에 대해 평탄화 공정을 수행하여, 제2 개구(260) 내에 각각 제1 배리어 패턴(264), 및 제1 및 제2 도전 패턴들(266, 268)을 형성할 수 있으며, 이들은 함께 제1 콘택 플러그 구조물(270)을 형성할 수 있다. 이때, 제1 및 제2 도전 패턴들(266, 268)은 함께 제1 도전 구조물(269)을 형성할 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다. 상기 평탄화 공정 시, 제1 및 제2 도전막들(265, 267)에 포함된 금속의 결정립의 크기가 작으므로, 제1 및 2 도전막들(265, 267) 사이의 제거 속도 차이가 작을 수 있으며, 이에 따라 제1 및 제2 도전 패턴들(266, 268)을 포함하는 제1 도전 구조물(269)의 상면은 기판(100)의 상면으로부터 동일한 높이에서 평평하게 형성될 수 있다.
일 실시예에 있어서, 제1 도전 구조물(269)의 제1 방향(D1)으로의 단면적 약 435.2nm2 당 금속 결정립은 대략 25개 이상 100개 이하의 개수를 가질 수 있다.
다시 도 1 내지 도 4를 참조하면, 제2 층간 절연막(255) 및 제1 콘택 플러그 구조물(270) 상에 제3 층간 절연막(280)을 형성한 후, 식각 공정을 수행하여 제2 및 제3 층간 절연막들(255, 280) 및 제1 캐핑 패턴(240)을 부분적으로 제거함으로써 제1 게이트 전극(230)의 상면을 노출시키는 제3 개구를 형성할 수 있고, 제3 층간 절연막들(280)을 부분적으로 제거함으로써 제1 콘택 플러그 구조물(270)의 상면을 노출시키는 제4 개구를 형성할 수 있다. 이후, 상기 제3 및 제4 개구들을 각각 채우는 제2 콘택 플러그(290) 및 제1 비아(295)를 형성할 수 있다.
전술한 바와 같이, 제2 개구(260)의 저면 및 측벽 상에 제1 배리어 막(263)을 얇게 형성하고, PVD 공정을 수행하여 제1 배리어 막(263) 상에 제1 도전막(265)을 형성한 후, 제1 도전막(265)을 시드로 사용하는 CVD 공정을 수행하여 제2 개구(260)의 나머지 부분을 채우는 제2 도전막(267)을 형성하고, 제2 층간 절연막(255)의 상면이 노출될 때까지 제1 배리어 막(263), 및 제1 및 제2 도전막들(265, 267)에 대한 평탄화 공정을 수행함으로써, 제1 배리어 패턴(264), 및 제1 및 제2 도전 패턴들(266, 268)을 포함하는 제1 콘택 플러그 구조물(270)을 형성할 수 있다.
제1 도전막(265)은 예를 들어, WF6 혹은 WCl6를 소스 가스로 사용하는 CVD 공정 대신에 PVD 공정을 수행하여 형성되므로, 반응성이 큰 WF6 혹은 WCl6가 주변의 물질과 반응하는 것을 방지하기 위해서 제1 배리어 막(263)이 두껍게 형성될 필요가 없다.
또한, 제1 도전막(265)은 예를 들어, 붕소(B) 혹은 실리콘(Si)을 포함하는 환원 가스를 사용하는 CVD 공정 대신에, 순수한 금속을 포함하도록 PVD 공정을 통해 형성되므로, 상대적으로 높은 저항을 갖는 불순물을 포함하지 않아 낮은 저항을 가질 수 있다.
나아가, 제2 도전막(267)이 붕소(B) 혹은 실리콘(Si)을 포함하는 환원 가스 대신에 수소(H2)를 포함하는 환원 가스를 사용하는 CVD 공정을 통해 형성되는 경우에는, 제1 도전막(265)과 유사하게 불순물을 포함하지 않아 낮은 저항을 가질 수 있다.
결국, 제1 콘택 플러그 구조물(270)에 포함되는 제1 도전 패턴(266) 및/또는 제2 도전 패턴(268)은 낮은 저항을 가질 수 있으며, 또한 이에 포함되며 상대적으로 큰 저항을 갖는 제1 배리어 패턴(264)은 상대적으로 작은 부피를 가질 수 있다. 이에 따라, 제1 콘택 플러그 구조물(270)은 전체적으로 낮은 저항을 가질 수 있다.
추가적으로, 제1 배리어 패턴(264)에 포함된 물질, 예를 들어 티타늄 질화물(TiN)의 영향으로 제1 및 제2 도전막들(265, 267)에 포함된 금속의 결정립의 크기가 작게 형성될 수 있으므로, 제1 및 제2 도전막들(265, 267)에 대한 평탄화 공정 시 제1 및 제2 도전막들(265, 267)이 제거되는 속도 차이가 작을 수 있으며, 이에 따라 제1 및 제2 도전 패턴들(266, 268)을 포함하는 제1 도전 구조물(269)은 평평한 상면을 가질 수 있다.
도 21 내지 도 24는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로 도 21은 평면도이고, 도 22는 도 21의 E-E'선을 따라 절단한 단면도이며, 도 23은 도 21의 F-F'선을 따라 절단한 단면도이고, 도 24는 도 21의 G-G'선을 따라 절단한 단면도이다.
상기 반도체 장치는 도 1 내지 도 4를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사한 구성 요소들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
즉, 상기 반도체 장치는 후술하는 바와 같이, 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성되어 채널 역할을 각각 수행하는 반도체 패턴들(424)을 더 포함하는 엠비씨펫(Multi-Bridge Channel FET: MBCFET)일 수 있다. 이에 따라, 반도체 패턴들(424) 이외의 구성 요소들은 도 1 내지 도 4를 참조로 설명한 핀펫에 포함된 대응하는 구성 요소들과 실질적으로 동일하거나 유사한 구조 및 기능을 가지므로, 이들에 대한 자세한 설명은 생략한다.
도 21 내지 도 24를 참조하면, 상기 반도체 장치는 기판(400) 상에 형성된 제2 게이트 구조물(600), 제2 소스/드레인 층(510) 및 제3 콘택 플러그 구조물(630)을 포함할 수 있다.
또한, 상기 반도체 장치는 제2 액티브 패턴(405), 제2 게이트 스페이서(480), 제2 오믹 콘택 패턴(662), 제4 콘택 플러그(650), 제2 비아(655) 및 제4 내지 제6 층간 절연막들(530, 620, 640)을 더 포함할 수 있다.
제2 액티브 패턴(405) 및 제2 소자 분리 패턴(430)은 도 1 내지 도 4의 제1 액티브 패턴(105) 및 제1 소자 분리 패턴(110)에 각각 대응할 수 있다.
반도체 패턴(424)은 제2 액티브 패턴(405)의 상면으로부터 제3 방향(D3)을 따라 서로 이격되도록 복수의 층들에 형성될 수 있으며, 각각이 제1 방향(D1)으로 연장될 수 있다. 도면 상에서는 반도체 패턴들(424)이 3개의 층들에 각각 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 이보다 더 많거나 적은 개수의 층들에 형성될 수도 있다.
예시적인 실시예들에 있어서, 반도체 패턴(424)은 실리콘, 게르마늄 등의 반도체 물질을 포함하는 나노 시트(nano-sheet)이거나 혹은 나노 와이어(nano-wire)일 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴(424)은 이를 포함하는 트랜지스터의 채널 역할을 수행할 수 있으며, 이에 따라 채널로 지칭될 수도 있다.
제2 게이트 구조물(600) 및 제2 게이트 스페이서(480)는 도 1 내지 도 4의 제1 게이트 구조물(250) 및 제1 게이트 스페이서(160)에 각각 대응할 수 있다.
이에 따라, 제2 게이트 구조물(600)은 제2 액티브 패턴(405) 및 제2 소자 분리 패턴(430) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제2 게이트 절연 패턴(570), 제2 게이트 전극(580) 및 제2 캐핑 패턴(590)을 포함할 수 있다.
다만, 제2 게이트 구조물(600)은 각 반도체 패턴들(424)의 제1 방향(D1)으로의 중앙부를 둘러쌀 수 있으며, 각 반도체 패턴들(424)의 상기 중앙부의 상하면 및 제2 방향(D2)으로의 양 측벽들을 커버할 수 있다.
이에 따라, 제3 게이트 절연 패턴(570)은 각 반도체 패턴들(424)의 표면, 제2 액티브 패턴(405)의 상면, 제2 소자 분리 패턴(430)의 상면, 제2 소스/드레인 층(510)의 일부 측벽 및 제2 게이트 스페이서(480)의 내측벽 상에 순차적으로 적층될 수 있고, 제2 게이트 전극(580)은 제3 방향(D3)으로 서로 이격된 반도체 패턴들(424) 사이의 공간, 최하층 반도체 패턴(424)과 제2 액티브 패턴(405) 사이의 공간, 및 최상층 반도체 패턴(424) 상부에서 제2 게이트 스페이서(480)의 내부로 정의되는 공간을 채울 수 있으며, 제2 캐핑 패턴(590)은 제2 게이트 절연 패턴(570) 및 제2 게이트 전극(580) 상에 형성될 수 있으며, 제2 게이트 전극(580) 및 제2 게이트 절연 패턴(570)의 상면에 접촉할 수 있다.
제2 소스/드레인 층(510)은 도 1 내지 도 4에 도시된 제1 소스/드레인 층들(190)에 대응할 수 있다. 제2 소스/드레인 층(510)은 제2 게이트 구조물(600)에 인접한 제2 액티브 패턴(405) 상에 형성된 제3 리세스 내에 형성될 수 있다.
제2 오믹 콘택 패턴(622) 및 제3 콘택 플러그 구조물(630)은 도 1 내지 도 4에 도시된 제1 오믹 콘택 패턴(262) 및 제1 콘택 플러그 구조물(270)에 각각 대응할 수 있다. 이에 따라, 제2 오믹 콘택 패턴(622)은 제2 소스/드레인 층(510)의 상면에 접촉할 수 있으며, 제3 콘택 플러그 구조물(630)은 제4 및 제5 층간 절연막들(530, 620)을 관통하여 제2 오믹 콘택 패턴(622)의 상면에 접촉할 수 있다.
제3 콘택 플러그 구조물(630)에 포함된 제2 배리어 패턴(624) 및 제2 도전 구조물(629)은 도 1 내지 도 4에 도시된 제1 배리어 패턴(264) 및 제1 도전 구조물(269)에 각각 대응할 수 있으며, 제2 도전 구조물(629)에 포함된 제3 및 제4 도전 패턴들(626, 628)은 제1 도전 구조물(269)에 포함된 제1 및 제2 도전 패턴들(266, 268)에 각각 대응할 수 있다.
제4 콘택 플러그(650) 및 제2 비아(655)는 도 1 내지 도 4에 도시된 제2 콘택 플러그(290) 및 제1 비아(295)에 각각 대응할 수 있다. 이에 따라, 제4 콘택 플러그(670)는 제2 캐핑 패턴(590) 및 제5 및 제6 층간 절연막들(620, 640)을 관통하여 제2 게이트 전극(580)의 상면에 접촉할 수 있으며, 제2 비아(655)는 제6 층간 절연막(640)을 관통하여 제3 콘택 플러그 구조물(630)의 상면에 접촉할 수 있다.
도 25 내지 도 38은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로 도 25, 27, 30 및 34는 평면도들이고, 도 26, 28-29, 31-33 및 35-38은 단면도들이다.
이때, 도 26, 28 및 35는 대응하는 평면도들의 E-E'선을 따라 절단한 단면도들이고, 도 29, 31, 33 및 36-38은 대응하는 평면도들의 F-F'선을 따라 절단한 단면도들이며, 도 32는 대응하는 평면도의 G-G'선을 따라 절단한 단면도이다.
상기 반도체 장치의 제조 방법은 도 5 내지 도 20 및 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함함으로, 이들에 대한 중복적인 설명은 생략한다.
도 25 및 26을 참조하면, 기판(400) 상에 희생막 및 반도체 막을 교대로 반복적으로 적층하고, 최상층에 형성된 상기 반도체 막 상에 제1 방향(D1)으로 연장되는 제1 식각 마스크를 형성한 후, 이를 사용하여 상기 반도체 막들, 상기 희생막들, 및 기판(400)의 상부를 식각할 수 있다.
이에 따라, 기판(400) 상에 제1 방향(D1)으로 연장되는 제2 액티브 패턴(405)이 형성될 수 있으며, 제2 액티브 패턴(405) 상에 교대로 반복적으로 적층된 희생 라인들(412) 및 반도체 라인들(422)을 포함하는 핀 구조물이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 핀 구조물은 기판(400) 상에서 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성될 수 있다.
도면 상에서는 기판(400) 상에 각각 3개의 층들에 희생 라인들(412) 및 반도체 라인들(422)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 희생 라인들(412)은 기판(400) 및 반도체 라인들(422)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘-게르마늄을 포함할 수 있다.
이후, 기판(400) 상에 제2 액티브 패턴(405)의 측벽을 커버하는 제2 소자 분리 패턴(430)을 형성할 수 있다.
도 27 내지 도 29를 참조하면, 상기 핀 구조물 및 제2 소자 분리 패턴(430)을 부분적으로 커버하는 제2 더미 게이트 구조물(470)을 형성할 수 있다.
구체적으로, 상기 핀 구조물 및 제2 소자 분리 패턴(430) 상에 제2 더미 게이트 절연막, 제2 더미 게이트 전극막 및 제2 더미 게이트 마스크 막을 순차적으로 형성하고, 상기 제2 더미 게이트 마스크 막 상에 제2 방향(D2)으로 연장되는 제2 식각 마스크를 형성한 후, 이를 사용하여 상기 제2 더미 게이트 마스크 막을 식각함으로써, 기판(400) 상에 제2 더미 게이트 마스크(460)를 형성할 수 있다.
이후, 제2 더미 게이트 마스크(460)를 식각 마스크로 사용하여 하부의 상기 제2 더미 게이트 전극막 및 상기 제2 더미 게이트 절연막을 식각함으로써, 제2 더미 게이트 전극(450) 및 제2 더미 게이트 절연 패턴(440)을 각각 형성할 수 있다.
이때, 제2 액티브 패턴(405) 및 이에 인접하는 제2 소자 분리 패턴(430)의 일부 상에 순차적으로 적층된 제2 더미 게이트 절연 패턴(440), 제2 더미 게이트 전극(450), 및 제2 더미 게이트 마스크(460)는 함께 제2 더미 게이트 구조물(470)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 더미 게이트 구조물(470)은 상기 핀 구조물 및 제2 소자 분리 패턴(430) 상에서 제2 방향(D2)으로 연장될 수 있으며, 상기 핀 구조물의 상면 및 제2 방향(D2)으로의 양 측벽들을 커버할 수 있다.
예시적인 실시예들에 있어서, 제3 더미 게이트 구조물(470)은 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 30 내지 도 32를 참조하면, 제2 더미 게이트 구조물(470)의 측벽에 제2 게이트 스페이서(480)를 형성할 수 있다.
구체적으로, 상기 핀 구조물, 제2 소자 분리 패턴(430), 및 제2 더미 게이트 구조물(470) 상에 제2 스페이서 막을 형성한 후 이를 이방성 식각함으로써, 제2 더미 게이트 구조물(470)의 제1 방향(D1)으로의 양 측벽들을 커버하는 제2 게이트 스페이서(480)를 형성할 수 있다.
이후, 제2 더미 게이트 구조물(470) 및 제2 게이트 스페이서(480)를 식각 마스크로 사용하여 노출된 상기 핀 구조물 및 그 하부의 제2 액티브 패턴(405) 상부를 식각함으로써, 제5 개구를 형성할 수 있다.
이에 따라, 제2 더미 게이트 구조물(470) 및 제2 게이트 스페이서(480)의 하부에 형성된 희생 라인들(412) 및 반도체 라인들(422)은 각각 희생 패턴들(414) 및 반도체 패턴들(424)로 변환될 수 있으며, 제1 방향(D1)으로 연장되는 상기 핀 구조물은 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 분리될 수 있다.
이하에서는 설명의 편의 상, 제2 더미 게이트 구조물(470), 이의 각 양 측벽들에 형성된 제2 게이트 스페이서(480), 및 그 하부의 상기 핀 구조물을 함께 스택 구조물로 지칭하기로 한다.
예시적인 실시예들에 있어서, 상기 각 스택 구조물은 제2 방향(D2)으로 연장될 수 있다. 또한, 상기 스택 구조물은 기판(400) 상에서 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
한편 도시하지는 않았으나, 제5 개구에 인접한 각 희생 패턴들(414) 부분을 제거하여 갭을 형성하고 이를 채우는 내부 스페이서(도시되지 않음)를 형성할 수도 있다.
이후, 제5 개구에 의해 노출된 반도체 패턴들(424) 및 희생 패턴들(414)의 측벽 및 제2 액티브 패턴(405)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 제5 개구 내에 제2 소스/드레인 층(510)을 형성할 수 있다.
일 실시예에 있어서, 제2 소스/드레인 층(510)으로서 p형 불순물이 도핑된 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 다른 실시예에 있어서, 제2 소스/드레인 층(510)으로서 n형 불순물이 도핑된 단결정 실리콘 층 혹은 n형 불순물이 도핑된 단결정 실리콘 탄화물 층이 형성될 수 있다.
도 33을 참조하면, 상기 스택 구조물 및 제2 소스/드레인 층(510)을 덮는 제4 층간 절연막(530)을 기판(400) 상에 형성하고, 상기 스택 구조물들에 각각 포함된 제2 더미 게이트 전극(450)의 상면이 노출될 때까지 평탄화 공정을 수행하여 제3 층간 절연막(530)의 상부 및 제2 더미 게이트 구조물(470)에 포함된 제2 더미 게이트 마스크(460)를 제거할 수 있다.
이후, 상기 노출된 제2 더미 게이트 전극(450), 제2 더미 게이트 절연 패턴(440) 및 희생 패턴들(414)을 예를 들어, 습식 식각 공정 및/또는 건식 식각 공정을 통해 제거할 수 있다. 이에 따라, 제2 게이트 스페이서(480)의 내측벽 및 최상층 반도체 패턴(424)의 상면을 노출시키는 제6 개구(540), 및 제2 소스/드레인 층(510)의 일부 측벽, 반도체 패턴들(424)의 표면 및 제2 액티브 패턴(405)의 상면을 노출시키는 제7 개구(550)가 형성될 수 있다.
도 34 내지 도 36을 참조하면, 도 12 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제6 및 제7 개구들(540, 550) 내에는 제2 액티브 패턴(405) 상면, 제2 소자 분리 패턴(430)의 상면, 제2 소스/드레인 층(510)의 일부 측벽, 반도체 패턴들(424)의 표면 및 제2 게이트 스페이서(480)의 하부 내측벽에 형성된 제2 게이트 절연 패턴(570) 및 제2 게이트 절연 패턴(570) 상에 형성되어 제6 개구(540)의 하부 및 제7 개구(550)를 채우는 제2 게이트 전극(580), 및 2 게이트 절연 패턴(570) 및 제2 게이트 전극(580) 상에 형성되어 제6 개구(540)의 상부를 채우며 제2 게이트 스페이서(480)의 상부 내측벽에 접촉하는 제2 캐핑 패턴(590)을 포함하는 제2 게이트 구조물(600)이 형성될 수 있다.
일 실시예에 있어서, 제2 액티브 패턴(405) 상면 및 반도체 패턴들(424)의 표면에는 예를 들어, 실리콘 산화물을 포함하는 인터페이스 패턴이 더 형성될 수도 있다.
다시 도 21 내지 도 24를 참조하면, 도 15 내지 도 20 및 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제2 게이트 구조물(600), 제2 게이트 스페이서(480), 및 제4 층간 절연막(530) 상에 제5 층간 절연막(620)을 형성한 후, 제4 및 제5 층간 절연막들(530, 620)을 관통하여 제2 소스/드레인 층(510)의 상면을 노출시키는 제8 개구를 형성할 수 있다. 이때, 상기 제8 개구는 제2 소스/드레인 층(510)의 상부도 부분적으로 관통할 수 있다.
이후, 상기 제8 개구에 의해 노출된 제2 소스/드레인 층(510)의 상면에 제2 오믹 콘택 패턴(622)을 형성하고, 제2 오믹 콘택 패턴(622) 상에 상기 제8 개구의 나머지 부분을 채우는 제3 콘택 플러그 구조물(630)을 형성할 수 있다.
이후, 제5 층간 절연막(620) 및 제3 콘택 플러그 구조물(630) 상에 제6 층간 절연막(640)을 형성한 후, 제5 및 제6 층간 절연막들(620, 640) 및 제2 캐핑 패턴(590)을 관통하여 제2 게이트 전극(580)의 상면에 접촉하는 제4 콘택 플러그(650)를 형성할 수 있고, 제6 층간 절연막(640)을 관통하여 제3 콘택 플러그 구조물(630)의 상면에 접촉하는 제2 비아(655)를 형성할 수 있다.
전술한 공정들을 수행함에 따라서 상기 반도체 장치를 제조할 수 있다.
도 37 및 38은 예시적인 실시예들에 따른 반도체 장치들을 설명하기 위한 단면도들로서 도 23에 대응하는 도면들이다. 상기 각 반도체 장치들은 일부 구성 요소들을 제외하면, 도 21 내지 도 24에 도시된 반도체 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 37을 참조하면, 제2 소스/드레인 층(510)의 제1 방향(D1)으로의 측벽은 기판(400) 상면에 대해 수직하지 않으며 변동하는 기울기를 가질 수 있다.
즉, 제2 소스/드레인 층(510)의 상기 측벽은 제3 방향(D3)을 따라 굴곡질 수 있으며, 제1 방향(D1)으로 오목 및 볼록한 형상이 제3 방향(D3)을 따라 교대로 반복될 수 있다. 예시적인 실시예들에 있어서, 제2 소스/드레인 층(510)은 제1 방향(D1)으로 각 반도체 패턴들(124)에 대향하는 부분의 폭이 제2 게이트 구조물(630)의 하부에 대향하는 폭보다 작을 수 있다.
도 38을 참조하면, 제2 소스/드레인 층(510)과 제2 게이트 구조물(630)의 하부 사이에는 내부 스페이서(350)가 형성될 수 있다.
일 실시예에 있어서, 내부 스페이서(350)는 제2 게이트 구조물(630)을 향해 볼록한 형상을 가질 수 있다. 내부 스페이서(350)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
전술한 반도체 장치는 콘택 플러그를 포함하는 다양한 메모리 장치 및 시스템에 사용될 수 있다. 예를 들어, 상기 반도체 장치는 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자에 포함되는 콘택 플러그에 적용될 수 있다. 혹은 상기 반도체 장치는 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 메모리 주변회로 영역 혹은 셀 영역에 사용되는 콘택 플러그에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 400: 기판 105, 405: 제1, 제2 액티브 패턴
105a, 105b: 제1 하부, 상부 액티브 패턴
110, 430: 제1, 제2 소자 분리 패턴
120, 440: 제1, 제2 더미 게이트 절연 패턴
130, 450: 제1, 제2 더미 게이트 전극
140, 460: 제1, 제2 더미 게이트 마스크
150, 470: 제1, 제2 더미 게이트 구조물
160, 480: 제, 제2 게이트 스페이서
170: 핀 스페이서
190, 510: 제1, 제2 소스/드레인 층
200, 255, 270, 530, 620, 640: 제1 내지 제6 층간 절연막
220, 570: 제1, 제2 게이트 절연 패턴
230, 580: 제, 제2 게이트 전극
240, 590: 제1, 제2 캐핑 패턴
250, 600: 제1, 제2 게이트 구조물
210, 260, 540, 550: 제1, 제2, 제6, 제7 개구
262, 622: 제1, 제2 오믹 콘택 패턴
263: 제1 배리어막
264, 624: 제1, 제2 배리어 패턴
265, 267: 제1, 제2 도전막
266, 268, 626, 628: 제1 내지 제4 도전 패턴
269, 629: 제1, 제2 도전 구조물
270, 630: 제1, 제3 콘택 플러그 구조물
290, 650: 제2, 제4 콘택 플러그
295, 655: 제1, 제2 비아
412: 희생 라인 414: 희생 패턴
422: 반도체 라인 424: 반도체 패턴

Claims (10)

  1. 기판 상에 형성되어 상기 기판의 상부로 돌출된 액티브 핀;
    상기 액티브 핀 상에 형성된 게이트 구조물;
    상기 게이트 구조물의 일 측에 형성된 상기 액티브 핀 상에 형성된 소스/드레인 층;
    상기 소스/드레인 층 상에 형성된 오믹 콘택 패턴; 및
    상기 오믹 콘택 패턴의 상면에 접촉하며,
    금속을 포함하는 도전 구조물; 및
    상기 도전 구조물의 하면 및 측벽을 커버하고, 10 이하의 두께를 갖는 배리어 패턴을 포함하는 콘택 플러그 구조물을 구비하며,
    상기 도전 구조물에 포함된 상기 금속의 결정립의 최대 지름이 8nm 내지 15nm인 반도체 장치.
  2. 제1항에 있어서,
    상기 액티브 핀은 상기 기판의 상면에 평행한 제1 방향으로 연장되고,
    상기 게이트 구조물은 상기 제1 방향과 교차하는 제2 방향으로 연장되며,
    상기 도전 구조물은 상기 제1 방향으로의 단면적 435.2nm2 당 25개 이상 100개 이하의 금속 결정립들을 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 도전 구조물은
    제2 도전 패턴; 및
    상기 제2 도전 패턴의 하면 및 측벽을 커버하는 제1 도전 패턴을 포함하며,
    상기 각 제1 및 제2 도전 패턴들은 붕소 혹은 실리콘을 포함하지 않는 반도체 장치.
  4. 제1항에 있어서, 상기 도전 구조물은
    제2 도전 패턴; 및
    상기 제2 도전 패턴의 하면 및 측벽을 커버하는 제1 도전 패턴을 포함하며,
    상기 제1 도전 패턴은 붕소 혹은 실리콘을 포함하지 않고,
    상기 제2 도전 패턴은 붕소 혹은 실리콘을 더 포함하는 반도체 장치.
  5. 제1항에 있어서, 상기 도전 구조물은
    제2 도전 패턴; 및
    상기 제2 도전 패턴의 하면 및 측벽을 커버하는 제1 도전 패턴을 포함하며,
    상기 제1 및 제2 도전 패턴들은 서로 다른 금속들을 포함하되, 붕소 혹은 실리콘을 포함하지 않는 반도체 장치.
  6. 제1항에 있어서, 상기 도전 구조물은
    제2 도전 패턴; 및
    상기 제2 도전 패턴의 하면 및 측벽을 커버하는 제1 도전 패턴을 포함하며,
    상기 제1 도전 패턴은 제1 금속을 포함하되, 붕소 혹은 실리콘을 포함하지 않으며,
    상기 제2 도전 패턴은 상기 제1 금속과 다른 제2 금속, 및 붕소 혹은 실리콘을 포함하는 반도체 장치.
  7. 제1항에 있어서, 상기 금속은 텅스텐, 몰리브덴 혹은 코발트를 포함하는 반도체 장치.
  8. 기판 상에 형성되어 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 복수의 채널들;
    상기 기판 상에 형성되어 상기 각 채널들의 일부의 상하면 및 측벽을 둘러싸는 게이트 구조물;
    상기 게이트 구조물의 각 양 측들의 상기 기판 부분 상에 형성된 소스/드레인 층;
    상기 소스/드레인 층 상에 형성되며,
    도전 구조물; 및
    상기 도전 구조물의 하면 및 측벽을 커버하며, 10 이하의 두께를 갖는 배리어 패턴을 포함하는 콘택 플러그 구조물을 구비하며,
    상기 도전 구조물은
    제2 도전 패턴; 및
    상기 제2 도전 패턴의 하면 및 측벽을 커버하는 제1 도전 패턴을 포함하며,
    상기 각 제1 및 제2 도전 패턴들은 금속을 포함하되, 붕소 혹은 실리콘을 포함하지 않는 반도체 장치.
  9. 제8항에 있어서, 상기 소스/드레인 층과 상기 콘택 플러그 구조물 사이에 형성된 오믹 콘택 패턴을 더 포함하는 반도체 장치.
  10. 기판 상에 형성되어 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 복수의 채널들;
    상기 기판 상에 형성되어 상기 각 채널들의 일부의 상하면 및 측벽을 둘러싸는 게이트 구조물;
    상기 게이트 구조물의 각 양 측들의 상기 기판 부분 상에 형성된 소스/드레인 층;
    상기 소스/드레인 층 상에 형성된 오믹 콘택 패턴; 및
    상기 오믹 콘택 패턴의 상면에 접촉하며,
    금속을 포함하는 도전 구조물; 및
    상기 도전 구조물의 하면 및 측벽을 커버하고, 10 이하의 두께를 갖는 배리어 패턴을 포함하는 제1 콘택 플러그 구조물을 구비하며,
    상기 도전 구조물에 포함된 상기 금속의 결정립의 최대 지름이 8nm 내지 15nm인 반도체 장치.
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