KR20170059234A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 제1 및 제2 영역들을 갖는 기판의 상기 제1 영역 상에 형성된 제1 액티브 핀, 상기 기판의 상기 제2 영역 상에 형성된 복수의 제2 액티브 핀들, 상기 제1 및 제2 액티브 핀들 상에 각각 형성된 제1 및 제2 게이트 구조물들, 상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 상에 형성된 제1 소스/드레인 층 구조물, 및 상기 제2 게이트 구조물에 인접한 상기 제2 액티브 핀들의 상면에 공통적으로 접촉하며 상기 제1 소스/드레인 층 구조물의 최상면보다 높은 최상면을 갖는 제2 소스/드레인 층 구조물을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 에피택시얼 층을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
핀펫(finFET)에서 소스/드레인 층은 액티브 핀 상에 선택적 에피택시얼 성장(SEG) 공정을 수행하여 형성된다. 상기 SEG 공정에 의해 형성되는 소스/드레인 층은 수직 및 수평 방향으로 성장하며, 액티브 핀들이 서로 인접하는 경우, 각 액티브 핀들로부터 성장한 소스/드레인 층들이 서로 병합될 수 있다. 그런데, 예를 들어 에스램(SRAM) 소자에서 서로 인접하는 트랜지스터들의 각 액티브 핀들로부터 성장한 소스/드레인 층들이 서로 병합되면 전기적 불량(fail)이 발생할 수 있으므로, 이들이 서로 병합되지 않도록 상기 SEG 공정에서 수평 성장을 조절할 필요성이 있다.
본 발명의 일 과제는 우수한 특성을 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 과제는 우수한 특성을 갖는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역들을 갖는 기판의 상기 제1 영역 상에 형성된 제1 액티브 핀, 상기 기판의 상기 제2 영역 상에 형성된 복수의 제2 액티브 핀들, 상기 제1 및 제2 액티브 핀들 상에 각각 형성된 제1 및 제2 게이트 구조물들, 상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 상에 형성된 제1 소스/드레인 층 구조물, 및 상기 제2 게이트 구조물에 인접한 상기 제2 액티브 핀들의 상면에 공통적으로 접촉하며 상기 제1 소스/드레인 층 구조물의 최상면보다 높은 최상면을 갖는 제2 소스/드레인 층 구조물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소스/드레인 층 구조물은 상기 제1 액티브 핀 상에 형성된 제1 반도체 막, 상기 제1 반도체 막 상에 형성된 제2 반도체 막, 및 상기 제2 반도체 막 상에 형성된 제3 반도체 막을 포함할 수 있고, 상기 제2 소스/드레인 층 구조물은 상기 각 제2 액티브 핀들 상에 형성된 제4 반도체 막들, 상기 제4 반도체 막들 상에 공통적으로 형성된 제5 반도체 막, 및 상기 제5 반도체 막 상에 형성된 제6 반도체 막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제4 반도체 막들은 제1 농도의 게르마늄을 포함하는 실리콘-게르마늄 층일 수 있고, 상기 제2 및 제5 반도체 막들은 상기 제1 농도보다 높은 제2 농도의 게르마늄을 포함하는 실리콘-게르마늄 층일 수 있으며, 상기 제3 및 제6 반도체 막들은 상기 제2 농도보다 높은 제3 농도의 게르마늄을 포함하는 실리콘-게르마늄 층일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제4 반도체 막들은 제4 농도의 p형 불순물을 포함할 수 있고, 상기 제2 및 제5 반도체 막들은 상기 제4 농도보다 높은 제5 농도의 p형 불순물을 포함할 수 있으며, 상기 제3 및 제6 반도체 막들은 상기 제5 농도보다 높은 제6 농도의 p형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제4 반도체 막들은 제1 농도의 탄소를 포함하는 실리콘 탄화물 층일 수 있고, 상기 제2 및 제5 반도체 막들은 상기 제1 농도보다 높은 제2 농도의 탄소를 포함하는 실리콘 탄화물 층일 수 있으며, 상기 제3 및 제6 반도체 막들은 상기 제2 농도보다 높은 제3 농도의 탄소를 포함하는 실리콘 탄화물 층일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제4 반도체 막들은 제4 농도의 n형 불순물을 포함할 수 있고, 상기 제2 및 제5 반도체 막들은 상기 제4 농도보다 높은 제5 농도의 n형 불순물을 포함할 수 있으며, 상기 제3 및 제6 반도체 막들은 상기 제5 농도보다 높은 제6 농도의 n형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제2 액티브 핀들은 상기 기판 상면에 평행한 제1 방향으로 연장될 수 있고, 상기 각 제1 및 제2 게이트 구조물들은 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 반도체 막은 상기 제2 방향으로 자른 단면이 6각형에 유사한 제1 형상을 가질 수 있고, 상기 제3 반도체 막은 상기 제2 반도체 막의 상부 측면 상에 형성될 수 있으며, 상기 제5 반도체 막은 상기 제2 방향으로 자른 단면이 상기 각 제2 액티브 핀들 상에 형성된 6각형 혹은 5각형에 유사한 제2 형상들이 상기 제2 방향을 따라 서로 연결된 형상을 가질 수 있고, 상기 제6 반도체 막은 상기 제5 반도체 막의 상부 측면 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제6 반도체 막은 상기 제2 방향으로 자른 단면의 상면이 상기 제5 반도체 막의 최상면과 실질적으로 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제6 반도체 막은 상기 제2 방향으로 자른 단면의 상면이 상기 제2 방향을 따라 일정한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 자른 단면에서, 상기 제5 반도체 막의 상기 제2 형상들 중에서 최외곽에 배치된 각 제2 형상들의 상부 외측면 상에 형성된 상기 제6 반도체 막 부분의 두께가 상기 최외곽에 배치된 각 제2 형상들의 상부 내측면 상에 형성된 상기 제6 반도체 막 부분의 두께 혹은 상기 제5 반도체 막의 상기 제2 형상들 중에서 나머지 각 제2 형상들의 상부 측면 상에 형성된 상기 제6 반도체 막 부분의 두께보다 얇을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 자른 단면에서, 상기 제2 반도체 막의 상부 측면 상에 형성된 상기 제3 반도체 막 부분의 두께는 상기 제5 반도체 막의 상기 제2 형상들 중에서 최외곽에 배치된 각 제2 형상들의 상부 내측면 상에 형성된 상기 제6 반도체 막 부분의 두께 혹은 상기 제5 반도체 막의 상기 제2 형상들 중에서 나머지 각 제2 형상들의 상부 측면 상에 형성된 상기 제6 반도체 막 부분의 두께보다 얇을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 반도체 막은 상기 제2 방향으로 자른 단면이 5각형에 유사한 제1 형상을 가질 수 있고, 상기 제3 반도체 막은 상기 제2 반도체 막의 상부 측면 상에 형성될 수 있으며, 상기 제5 반도체 막은 상기 제2 방향으로 자른 단면이 상기 각 제2 액티브 핀들 상에 형성된 5각형에 유사한 제2 형상들이 상기 제2 방향을 따라 서로 연결된 형상을 가질 수 있고, 상기 제6 반도체 막은 상기 제5 반도체 막의 상부 측면 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제6 반도체 막은 상기 제2 방향으로 자른 단면의 상면이 상기 제5 반도체 막의 최상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 자른 단면에서, 상기 제6 반도체 막의 상면의 가운데 부분은 상기 제2 방향을 따라 일정한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 자른 단면에서, 상기 제5 반도체 막의 상기 제2 형상들 중에서 최외곽에 배치된 각 제2 형상들의 상부 외측면 상에 형성된 상기 제6 반도체 막 부분의 두께가 상기 최외곽에 배치된 각 제2 형상들의 상부 내측면 상에 형성된 상기 제6 반도체 막 부분의 두께 혹은 상기 제5 반도체 막의 상기 제2 형상들 중에서 나머지 각 제2 형상들의 상부 측면 상에 형성된 상기 제6 반도체 막 부분의 두께보다 얇을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 자른 단면에서, 상기 제2 반도체 막의 상부 측면 상에 형성된 상기 제3 반도체 막 부분의 두께는 상기 제5 반도체 막의 상기 제2 형상들 중에서 최외곽에 배치된 각 제2 형상들의 상부 내측면 상에 형성된 상기 제6 반도체 막 부분의 두께 혹은 상기 제5 반도체 막의 상기 제2 형상들 중에서 나머지 각 제2 형상들의 상부 측면 상에 형성된 상기 제6 반도체 막 부분의 두께보다 얇을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소스/드레인 층 구조물은 상기 제2 및 제3 반도체 막들의 적어도 일부 표면을 감싸는 제1 실리콘 층을 더 포함할 수 있고, 상기 제2 소스/드레인 층 구조물은 상기 제5 및 제6 반도체 막들의 적어도 일부 표면을 감싸는 제2 실리콘 층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 제1 소스/드레인 층 구조물 상에 형성된 제1 콘택 플러그, 및 상기 제2 소스/드레인 층 구조물 상에 형성된 제2 콘택 플러그를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 콘택 플러그의 상기 기판 상면에 수직한 수직 방향으로의 제1 길이는 상기 제2 콘택 플러그의 상기 수직 방향으로의 제2 길이보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제1 콘택 플러그의 상면의 높이는 상기 제2 콘택 플러그의 상면의 높이와 실질적으로 동일할 수 있고, 상기 제1 콘택 플러그의 저면의 높이는 상기 제2 콘택 플러그의 저면의 높이보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제2 콘택 플러그들의 저면은 일정한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 콘택 플러그의 저면은 가운데가 가장자리에 비해 높을 수 있으며, 상기 제2 콘택 플러그의 저면은 가운데가 일정한 높이를 갖되 가장자리에 비해 높을 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 제1 소스/드레인 층 구조물과 상기 제1 콘택 플러그 사이에 형성된 제1 금속 실리사이드 패턴, 및 상기 제2 소스/드레인 층 구조물과 상기 제2 콘택 플러그 사이에 형성된 제2 금속 실리사이드 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 액티브 핀은 복수 개로 형성될 수 있으며, 상기 제1 소스/드레인 층은 상기 각 제1 액티브 핀들 상에 형성되되, 서로 이웃하는 상기 제1 소스/드레인 층들이 서로 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 영역은 에스램(SRAM) 소자가 형성되는 에스램 영역일 수 있고, 상기 제2 영역은 로직(logic) 소자가 형성되는 로직 영역일 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역들을 갖는 기판의 상기 제1 영역 상에 형성된 제1 액티브 핀, 상기 기판의 상기 제2 영역 상에 형성된 복수의 제2 액티브 핀들, 상기 제1 및 제2 액티브 핀들 상에 각각 형성된 제1 및 제2 게이트 구조물들, 상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 상에 형성된 제1 소스/드레인 층 구조물, 상기 제2 게이트 구조물에 인접한 상기 제2 액티브 핀들의 상면에 공통적으로 접촉하며 상기 제1 소스/드레인 층 구조물의 최상면과 실질적으로 동일한 높이의 최상면을 갖는 제2 소스/드레인 층 구조물, 상기 제1 소스/드레인 층 구조물 상에 형성된 제1 콘택 플러그, 및 상기 제2 소스/드레인 층 구조물 상에 형성되며 일정한 높이의 저면을 갖는 제2 콘택 플러그를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소스/드레인 층 구조물은 상기 제1 액티브 핀 상에 형성된 제1 반도체 막, 상기 제1 반도체 막 상에 형성된 제2 반도체 막, 및 상기 제2 반도체 막 상에 형성된 제3 반도체 막을 포함할 수 있고, 상기 제2 소스/드레인 층 구조물은 상기 각 제2 액티브 핀들 상에 형성된 제4 반도체 막들, 상기 제4 반도체 막들 상에 공통적으로 형성된 제5 반도체 막, 및 상기 제5 반도체 막 상에 형성된 제6 반도체 막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제4 반도체 막들은 제1 농도의 게르마늄을 포함하는 실리콘-게르마늄 층일 수 있고, 상기 제2 및 제5 반도체 막들은 상기 제1 농도보다 높은 제2 농도의 게르마늄을 포함하는 실리콘-게르마늄 층일 수 있으며, 상기 제3 및 제6 반도체 막들은 상기 제2 농도보다 높은 제3 농도의 게르마늄을 포함하는 실리콘-게르마늄 층일 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제2 액티브 핀들은 상기 기판 상면에 평행한 제1 방향으로 연장될 수 있고, 상기 각 제1 및 제2 게이트 구조물들은 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 반도체 막은 상기 제2 방향으로 자른 단면이 6각형에 유사한 제1 형상을 가질 수 있고, 상기 제3 반도체 막은 상기 제2 반도체 막의 상부 측면 상에 형성될 수 있으며, 상기 제5 반도체 막은 상기 제2 방향으로 자른 단면이 상기 각 제2 액티브 핀들 상에 형성된 6각형에 유사한 제2 형상들이 상기 제2 방향을 따라 서로 연결된 형상을 가질 수 있고, 상기 제6 반도체 막은 상기 제5 반도체 막의 상부 측면 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제6 반도체 막은 상기 제2 방향으로 자른 단면의 상면이 상기 제5 반도체 막의 상면과 실질적으로 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제6 반도체 막은 상기 제2 방향으로 자른 단면의 상면이 상기 제2 방향을 따라 일정한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 자른 단면에서, 상기 제5 반도체 막의 상기 제2 형상들 중에서 최외곽에 배치된 각 제2 형상들의 상부 외측면 상에 형성된 상기 제6 반도체 막 부분의 두께가 상기 최외곽에 배치된 각 제2 형상들의 상부 내측면 상에 형성된 상기 제6 반도체 막 부분의 두께 혹은 상기 제5 반도체 막의 상기 제2 형상들 중에서 나머지 각 제2 형상들의 상부 측면 상에 형성된 상기 제6 반도체 막 부분의 두께보다 얇을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 자른 단면에서, 상기 제2 반도체 막의 상부 측면 상에 형성된 상기 제3 반도체 막 부분의 두께는 상기 제5 반도체 막의 상기 제2 형상들 중에서 최외곽에 배치된 각 제2 형상들의 상부 내측면 상에 형성된 상기 제6 반도체 막 부분의 두께 혹은 상기 제5 반도체 막의 상기 제2 형상들 중에서 나머지 각 제2 형상들의 상부 측면 상에 형성된 상기 제6 반도체 막 부분의 두께보다 얇을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소스/드레인 층 구조물은 상기 제2 및 제3 반도체 막들의 적어도 일부 표면을 감싸는 제1 실리콘 층을 더 포함할 수 있고, 상기 제2 소스/드레인 층 구조물은 상기 제5 및 제6 반도체 막들의 적어도 일부 표면을 감싸는 제2 실리콘 층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 콘택 플러그의 상기 기판 상면에 수직한 수직 방향으로의 제1 길이는 상기 제2 콘택 플러그의 상기 수직 방향으로의 제2 길이와 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 콘택 플러그의 저면은 일정한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는, 상기 제1 소스/드레인 층 구조물과 상기 제1 콘택 플러그 사이에 형성된 제1 금속 실리사이드 패턴, 및 상기 제2 소스/드레인 층 구조물과 상기 제2 콘택 플러그 사이에 형성된 제2 금속 실리사이드 패턴을 더 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 제1 내지 제3 영역들을 갖는 기판의 상기 제1 영역 상에 형성된 제1 액티브 핀, 상기 기판의 상기 제2 및 제3 영역들 상에 각각 형성된 복수의 제2 액티브 핀들 및 복수의 제3 액티브 핀들, 상기 제1 내지 제3 액티브 핀들 상에 각각 형성된 제1 내지 제3 게이트 구조물들, 상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 상에 형성된 제1 에피택시얼 층 구조물, 상기 제2 게이트 구조물에 인접한 상기 제2 액티브 핀들의 상면에 공통적으로 접촉하는 제2 에피택시얼 층 구조물, 상기 제3 게이트 구조물에 인접한 상기 제3 액티브 핀들의 상면에 공통적으로 접촉하는 제3 에피택시얼 층 구조물, 상기 제1 에피택시얼 층 구조물 상에 형성된 제1 콘택 플러그, 상기 제2 에피택시얼 층 구조물 상에 형성된 제2 콘택 플러그, 및 상기 제3 에피택시얼 층 구조물 상에 형성된 제3 콘택 플러그를 포함할 수 있으며, 상기 제2 및 제3 콘택 플러그들 중 적어도 하나의 저면은 일정한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 에피택시얼 층은 실리콘-게르마늄을 포함할 수 있고, 상기 제3 에피택시얼 층은 실리콘 탄화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 및 제3 콘택 플러그들의 저면은 모두 일정한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 콘택 플러그의 상기 기판 상면에 수직한 수직 방향으로의 제1 길이는 상기 제2 및 제3 콘택 플러그들의 상기 수직 방향으로의 각 제2 및 제3 길이들보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제2 및 제3 에피택시얼 층들의 최상면의 높이는 상기 제1 에피택시얼 층의 최상면의 높이보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 에피택시얼 층은 실리콘-게르마늄을 포함할 수 있고, 상기 제3 에피택시얼 층은 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 콘택 플러그의 저면은 일정한 높이를 가질 수 있으며, 상기 제3 콘택 플러그의 저면은 굴곡을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제3 콘택 플러그들의 상기 기판 상면에 수직한 수직 방향으로의 각 제1 및 제3 길이들은 상기 제2 콘택 플러그의 상기 수직 방향으로의 제2 길이보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제3 에피택시얼 층들의 최상면의 높이는 상기 제2 에피택시얼 층의 최상면의 높이보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 영역은 에스램(SRAM) 소자가 형성되는 에스램 영역일 수 있고, 상기 각 제2 및 제3 영역들은 로직(logic) 소자가 형성되는 로직 영역일 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 제1 및 제2 영역들을 갖는 기판 상에 소자 분리 패턴을 형성하여 상기 제1 영역 상에 제1 액티브 핀을 정의하고 상기 제2 영역 상에 제2 액티브 핀들을 정의할 수 있다. 상기 제1 및 제2 액티브 핀들 상에 제1 및 제2 더미 게이트 구조물들을 각각 형성할 수 있다. 선택적 에피택시얼 성장(SEG) 공정을 수행하여 상기 제1 더미 게이트 구조물에 인접한 상기 제1 액티브 핀 상에 제1 소스/드레인 층 구조물을 형성하고, 상기 제2 더미 게이트 구조물에 인접한 상기 제2 액티브 핀들의 상면에 공통적으로 접촉하며 상기 제1 소스/드레인 층 구조물의 최상면보다 높은 최상면을 갖는 제2 소스/드레인 층 구조물을 형성할 수 있다. 상기 제1 및 제2 더미 게이트 구조물들을 각각 제1 및 제2 게이트 구조물들로 치환할 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장 공정을 수행할 때, 상기 제1 및 제2 더미 게이트 구조물들에 인접한 상기 제1 및 제2 액티브 핀들 상부를 식각하여 제1 및 제2 리세스들을 각각 형성할 수 있다. 상기 제1 및 제2 리세스들을 각각 채우는 상기 제1 및 제2 소스/드레인 층 구조물들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장 공정은 실리콘 소스 가스, 게르마늄 소스 가스 및 염화수소(HCl)를 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘 소스 가스는 실란(SiH4) 가스 혹은 다이실란(Si2H6) 가스를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장 공정을 수행할 때, 상기 실리콘 소스 가스 및 상기 게르마늄 소스 가스를 각각 제1 및 제2 유량들로 공급하여 상기 제1 및 제2 리세스들 내에 각각 제1 및 제4 반도체 막들을 형성하는 제1 선택적 에피택시얼 성장 공정을 수행할 수 있다. 상기 실리콘 소스 가스 및 상기 게르마늄 소스 가스를 각각 제3 및 제4 유량들로 공급하여 상기 제1 및 제4 반도체 막들 상에 각각 제2 및 제5 반도체 막들을 형성하는 제2 선택적 에피택시얼 성장 공정을 수행할 수 있다.상기 실리콘 소스 가스 및 상기 게르마늄 소스 가스를 각각 제5 및 제6 유량들로 공급하여 상기 제2 및 제5 반도체 막들 상에 각각 제3 및 제6 반도체 막들을 형성하는 제3 선택적 에피택시얼 성장 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 선택적 에피택시얼 성장 공정에서의 상기 제3 유량에 대한 상기 제4 유량의 비율은 상기 제1 선택적 에피택시얼 성장 공정에서의 상기 제1 유량에 대한 상기 제2 유량의 비율보다 높을 수 있고, 상기 제3 선택적 에피택시얼 성장 공정에서의 상기 제5 유량에 대한 상기 제6 유량의 비율은 상기 제2 선택적 에피택시얼 성장 공정에서의 상기 제3 유량에 대한 상기 제4 유량의 비율보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제3 선택적 에피택시얼 성장 공정들을 수행할 때 각각 제1 내지 제3 유량들로 p형 불순물 소스 가스를 공급할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 유량은 상기 제1 유량보다 클 수 있고, 상기 제3 유량은 상기 제2 유량보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제2 선택적 에피택시얼 성장 공정을 수행함에 따라 상기 제2 및 제5 반도체 막들은 각각 {111} 결정면을 갖도록 형성될 수 있으며, 상기 제3 선택적 에피택시얼 성장 공정을 수행함에 따라 상기 제3 및 제6 반도체 막들은 각각 상기 제2 및 제5 반도체 막들의 상부 표면에는 형성되고 상기 제2 및 제5 반도체 막들의 하부 표면에는 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 반도체 막은 일 방향으로 자른 단면이 5각형에 유사한 제1 형상을 가질 수 있고, 상기 제3 반도체 막은 상기 제2 반도체 막의 상부 측면 상에 형성될 수 있으며, 상기 제5 반도체 막은 상기 방향으로 자른 단면이 상기 각 제2 액티브 핀들 상에 형성된 5각형에 유사한 제2 형상들이 상기 방향을 따라 서로 연결된 형상을 갖고, 상기 제6 반도체 막은 상기 제5 반도체 막의 상부 측면 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제6 반도체 막은 상면이 일정한 높이를 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제5 반도체 막의 상기 제2 형상들 중에서 최외곽에 배치된 각 제2 형상들의 상부 외측면 상에 형성되는 상기 제6 반도체 막 부분의 두께는 상기 최외곽에 배치된 각 제2 형상들의 상부 내측면 상에 형성된 상기 제6 반도체 막 부분의 두께 혹은 상기 제5 반도체 막의 상기 제2 형상들 중에서 나머지 각 제2 형상들의 상부 측면 상에 형성되는 상기 제6 반도체 막 부분의 두께보다 얇을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 반도체 막의 상부 측면 상에 형성되는 상기 제3 반도체 막 부분의 두께는 상기 제5 반도체 막의 상기 제2 형상들 중에서 최외곽에 배치된 각 제2 형상들의 상부 내측면 상에 형성되는 상기 제6 반도체 막 부분의 두께 혹은 상기 제5 반도체 막의 상기 제2 형상들 중에서 나머지 각 제2 형상들의 상부 측면 상에 형성되는 상기 제6 반도체 막 부분의 두께보다 얇을 수 있다.
예시적인 실시예들에 있어서, 상기 제3 선택적 에피택시얼 성장 공정을 수행한 이후에, 디클로로실란(DCS)을 포함하는 실리콘 소스 가스를 사용하여 제4 선택적 에피택시얼 성장 공정을 수행하여, 상기 제3 및 제6 반도체 막들 상에 각각 제1 및 제2 실리콘 층들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장 공정은 실리콘 소스 가스, 탄소 소스 가스 및 염화수소(HCl)를 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘 소스 가스는 실란(SiH4) 혹은 다이실란(Si2H6)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장 공정을 수행할 때, 상기 실리콘 소스 가스 및 상기 탄소 소스 가스를 각각 제1 및 제2 유량들로 공급하여 상기 제1 및 제2 리세스들 내에 각각 제1 및 제4 반도체 막들을 형성하는 제1 선택적 에피택시얼 성장 공정을 수행할 수 있다. 상기 실리콘 소스 가스 및 상기 탄소 소스 가스를 각각 제3 및 제4 유량들로 공급하여 상기 제1 및 제4 반도체 막들 상에 각각 제2 및 제5 반도체 막들을 형성하는 제2 선택적 에피택시얼 성장 공정을 수행할 수 있다. 상기 실리콘 소스 가스 및 상기 탄소 소스 가스를 각각 제5 및 제6 유량들로 공급하여 상기 제2 및 제5 반도체 막들 상에 각각 제3 및 제6 반도체 막들을 형성하는 제3 선택적 에피택시얼 성장 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제3 선택적 에피택시얼 성장 공정들을 수행할 때 각각 제1 내지 제3 유량들로 n형 불순물 소스 가스를 공급할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 선택적 에피택시얼 성장 공정을 수행함에 따라 상기 제2 및 제5 반도체 막들은 각각 {111} 결정면을 갖도록 형성될 수 있으며, 상기 제3 선택적 에피택시얼 성장 공정을 수행함에 따라 상기 제3 및 제6 반도체 막들은 각각 상기 제2 및 제5 반도체 막들의 상부 표면에는 형성되고 상기 제2 및 제5 반도체 막들의 하부 표면에는 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 소스/드레인 층 구조물들을 형성한 이후에, 상기 제1 및 제2 소스/드레인 층 구조물들을 커버하면서 상기 제1 및 제2 더미 게이트 구조물들의 측벽을 감싸는 층간 절연막을 형성할 수 있다. 상기 제1 및 제2 더미 게이트 구조물들을 각각 상기 제1 및 제2 게이트 구조물들로 치환한 이후에, 상기 층간 절연막을 부분적으로 식각하여 상기 제1 및 제2 소스/드레인 층들 상면을 각각 노출시키는 제1 및 제2 콘택 홀들을 형성할 수 있다. 상기 제1 및 제2 콘택 홀들을 각각 채우는 제1 및 제2 콘택 플러그들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 콘택 홀은 상기 제2 콘택 홀보다 더 깊이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 콘택 홀들은 편평한 저면을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 콘택 홀들은 굴곡진 저면을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 콘택 홀들을 형성한 이후에, 상기 제1 및 제2 콘택 홀들에 의해 노출된 상기 제1 및 제2 소스/드레인 층들 상에 각각 제1 및 제2 금속 실리사이드 패턴들을 형성할 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 제1 및 제2 영역들을 갖는 기판 상에 소자 분리 패턴을 형성하여 상기 제1 영역 상에 제1 액티브 핀을 정의하고 상기 제2 영역 상에 제2 액티브 핀들을 정의할 수 있다. 상기 제1 및 제2 액티브 핀들 상에 제1 및 제2 더미 게이트 구조물들을 각각 형성할 수 있다. 선택적 에피택시얼 성장(SEG) 공정을 수행하여 상기 제1 더미 게이트 구조물에 인접한 상기 제1 액티브 핀 상에 제1 소스/드레인 층 구조물을 형성할 수 있고, 상기 제2 게이트 구조물에 인접한 상기 제2 액티브 핀들의 상면에 공통적으로 접촉하며 상기 제1 소스/드레인 층 구조물의 최상면과 실질적으로 동일한 높이의 최상면을 갖는 제2 소스/드레인 층 구조물을 형성할 수 있다. 상기 제1 및 제2 더미 게이트 구조물들을 각각 제1 및 제2 게이트 구조물들로 치환할 수 있다. 상기 제1 소스/드레인 층 구조물 상에 제1 콘택 플러그를 형성할 수 있다. 상기 제2 소스/드레인 층 구조물 상에 일정한 높이의 저면을 갖는 제2 콘택 플러그를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장 공정을 수행할 때, 상기 제1 및 제2 더미 게이트 구조물들에 인접한 상기 제1 및 제2 액티브 핀들 상부를 식각하여 제1 및 제2 리세스들을 각각 형성할 수 있다. 실란(SiH4) 혹은 다이실란(Si2H6)을 포함하는 실리콘 소스 가스, 게르마늄 소스 가스 및 염화수소(HCl)를 사용하여 상기 선택적 에피택시얼 성장 공정을 수행함으로써, 상기 제1 및 제2 리세스들을 각각 채우는 상기 제1 및 제2 소스/드레인 층 구조물들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장 공정을 수행할 때, 상기 실리콘 소스 가스 및 상기 게르마늄 소스 가스를 각각 제1 및 제2 유량들로 공급하여 상기 제1 및 제2 리세스들 내에 각각 제1 및 제4 반도체 막들을 형성하는 제1 선택적 에피택시얼 성장 공정을 수행할 수 있다. 상기 실리콘 소스 가스 및 상기 게르마늄 소스 가스를 각각 제3 및 제4 유량들로 공급하여 상기 제1 및 제4 반도체 막들 상에 각각 제2 및 제5 반도체 막들을 형성하는 제2 선택적 에피택시얼 성장 공정을 수행할 수 있다. 상기 실리콘 소스 가스 및 상기 게르마늄 소스 가스를 각각 제5 및 제6 유량들로 공급하여 상기 제2 및 제5 반도체 막들 상에 각각 제3 및 제6 반도체 막들을 형성하는 제3 선택적 에피택시얼 성장 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 선택적 에피택시얼 성장 공정을 수행함에 따라 상기 제2 및 제5 반도체 막들은 각각 {111} 결정면을 갖도록 형성될 수 있으며, 상기 제3 선택적 에피택시얼 성장 공정을 수행함에 따라 상기 제3 및 제6 반도체 막들은 각각 상기 제2 및 제5 반도체 막들의 상부 표면에는 형성되고 상기 제2 및 제5 반도체 막들의 하부 표면에는 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 반도체 막은 일 방향으로 자른 단면이 5각형에 유사한 제1 형상을 가질 수 있고, 상기 제3 반도체 막은 상기 제2 반도체 막의 상부 측면 상에 형성될 수 있으며, 상기 제5 반도체 막은 상기 방향으로 자른 단면이 상기 각 제2 액티브 핀들 상에 형성된 5각형에 유사한 제2 형상들이 상기 방향을 따라 서로 연결된 형상을 갖고, 상기 제6 반도체 막은 상기 제5 반도체 막의 상부 측면 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제6 반도체 막은 상면이 일정한 높이를 갖도록 형성될 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 제1 내지 제3 영역들을 갖는 기판 상에 소자 분리 패턴을 형성하여 상기 제1 영역 상에 제1 액티브 핀을 정의하고 상기 제2 및 제3 영역들 상에 각각 복수의 제2 액티브 핀들 및 복수의 제3 액티브 핀들을 정의할 수 있다. 상기 제1 내지 제3 액티브 핀들 상에 제1 내지 제3 더미 게이트 구조물들을 각각 형성할 수 있다. 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 상기 제1 더미 게이트 구조물에 인접한 상기 제1 액티브 핀 상에 제1 소스/드레인 층 구조물을 형성할 수 있고, 상기 제2 게이트 구조물에 인접한 상기 제2 액티브 핀들의 상면에 공통적으로 접촉하는 제2 소스/드레인 층 구조물을 형성할 수 있으며, 상기 제3 게이트 구조물에 인접한 상기 제3 액티브 핀들의 상면에 공통적으로 접촉하는 제3 소스/드레인 층 구조물을 형성할 수 있다. 상기 제1 내지 제3 더미 게이트 구조물들을 각각 제1 내지 제3 게이트 구조물들로 치환할 수 있다. 상기 제1 내지 제3 소스/드레인 층 구조물 상에 각각 제1 내지 제3 콘택 플러그들을 형성할 수 있다. 상기 제2 및 제3 콘택 플러그들 중 적어도 하나의 저면이 일정한 높이를 갖도록 형성될 수 있다.
예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 서로 인접하는 제1 액티브 핀들 상에 각각 형성되는 제1 소스/드레인 층 구조물들이 서로 전기적으로 연결되는 것이 방지되면서도, 서로 인접하는 제2 액티브 핀들 상면에 공통적으로 접촉하도록 형성되는 제2 소스/드레인 층 구조물들이 원하는 부피를 갖도록 형성될 수 있다. 이에 따라, 제1 영역에서는 제1 트랜지스터들 사이의 전기적 불량을 방지할 수 있으며, 제2 영역에서는 각 제2 트랜지스터들의 채널에 적절한 스트레스를 인가하면서도 상기 각 제2 트랜지스터들이 우수한 퍼포먼스를 가질 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 59는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 60 내지 도 100은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 59는 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 4, 6, 9, 12, 17, 21, 28, 32, 36 및 43은 상기 반도체 장치를 설명하기 위한 평면도들이고, 도 2-3, 5, 7-8, 10-11, 13-16, 18-20, 22-27, 29-31, 33-35, 37-42 및 44-59는 상기 반도체 장치를 설명하기 위한 단면도들이다.
이때, 도 2-3, 5, 10, 13, 15-16, 18, 22, 25, 27, 29, 37, 40, 44, 48, 51, 54, 57 및 59는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 7, 33 및 45는 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 8, 11, 14, 19, 23, 30, 34, 38, 41, 46, 49, 52 및 55는 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이고, 도 20, 24, 26, 31, 35, 39, 42, 47, 50, 53, 56 및 58은 대응하는 각 평면도들의 D-D'선을 따라 절단한 단면도들이다.
도 1 및 도 2를 참조하면, 기판(100) 상부를 부분적으로 식각하여 제1 및 제2 리세스들(112, 114)을 형성한다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 에스램(Static Random Access Memory: SRAM) 소자가 형성되는 에스램 영역일 수 있으며, 제2 영역(II)은 로직(logic) 소자가 형성되는 로직 영역일 수 있다. 이와는 달리, 제1 및 제2 영역들(I, II)은 모두 로직 영역, 혹은 각종 메모리 소자의 주변 회로 영역일 수도 있으며, 다만 제1 영역(I)에 형성되는 제1 리세스(112)의 폭이 제2 영역(I)에 형성되는 제2 리세스(114)의 폭보다 클 수 있다.
기판(100) 상에 제1 및 제2 리세스들(112, 114)이 형성됨에 따라서, 기판(100)의 제1 및 제2 영역들(I, II)에 각각 제1 및 제2 액티브 영역들(102, 104)이 정의될 수 있다. 이때, 상기 각 제1 및 제2 액티브 영역들(102, 104)은 기판(100) 상부로 돌출된 핀(fin) 형상을 가지므로, 각각 제1 및 제2 액티브 핀들(102, 104)로 지칭될 수 있다. 한편, 제1 및 제2 액티브 영역들(102, 104)이 형성되지 않은 기판(100) 영역은 필드 영역으로 지칭될 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 액티브 핀들(102, 104)은 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(100) 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로의 제1 액티브 핀들(102) 사이의 거리는 상기 제2 방향으로의 제2 액티브 핀들(104) 사이의 거리보다 클 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 액티브 핀들(102, 104)은 상부에서 하부로 갈수록 일정한 폭을 가질 수 있다.
이와는 달리, 도 3을 참조하면, 각 제1 및 제2 액티브 핀들(102, 104)은 상부에서 하부로 갈수록 점차 증가하는 폭을 가질 수도 있다. 다만, 이하에서는 설명의 편의를 위해서, 도 2에 도시된 형상을 갖는 제1 및 제2 액티브 핀들(102, 104)에 대해서만 설명하기로 한다.
도 4 및 도 5를 참조하면, 제1 및 제2 리세스들(112, 114)의 하부를 채우는 소자 분리 패턴(120)을 형성할 수 있다.
예시적인 실시예들에 있어서, 소자 분리 패턴(120)은 제1 및 제2 리세스들(112, 114)을 충분히 채우는 소자 분리막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 소자 분리막을 평탄화한 후, 제1 및 제2 리세스들(112, 114) 상부가 노출되도록 상기 소자 분리막 상부를 제거함으로써 형성될 수 있다. 상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 액티브 핀(102)은 소자 분리 패턴(120)에 의해 측벽이 둘러싸인 제1 하부 액티브 패턴(102b), 및 소자 분리 패턴(120) 상면으로 돌출된 제1 상부 액티브 패턴(102a)을 포함할 수 있다. 또한, 제2 액티브 핀(104)은 소자 분리 패턴(120)에 의해 측벽이 둘러싸인 제2 하부 액티브 패턴(104b), 및 소자 분리 패턴(120) 상면으로 돌출된 제2 상부 액티브 패턴(104a)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 상부 액티브 패턴들(102a, 104a)은 각각 제1 및 제2 하부 액티브 패턴들(102b, 104b)에 비해 상기 제2 방향으로의 폭이 미세하게 더 작을 수도 있다.
한편, 소자 분리 패턴(120)은 복합막 구조를 가질 수도 있다. 즉, 소자 분리 패턴(120)은 각 제1 및 제2 리세스들(112, 114)의 내벽 상에 순차적으로 적층된 제1 및 제2 라이너들(도시되지 않음)과, 각 제1 및 제2 리세스들(112, 114)의 나머지 부분을 채우며 상기 제2 라이너 상에 형성된 매립 절연막(도시되지 않음)을 포함하도록 형성될 수 있다. 이때, 상기 제1 라이너는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 제2 라이너(도시되지 않음)는 예를 들어, 폴리실리콘이나, 혹은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 매립 절연막(도시되지 않음)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 6 내지 도 8을 참조하면, 기판(100)의 제1 및 제2 영역들(I, II) 상에 제1 및 제2 더미 게이트 구조물들을 각각 형성할 수 있다.
구체적으로, 기판(100)의 제1 및 제2 액티브 핀들(102, 104), 및 소자 분리 패턴(120) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막을 패터닝하여 제1 및 제2 더미 게이트 마스크들(152, 154)을 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 형성한 후, 이들을 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 상기 제1 및 제2 더미 게이트 구조물들을 형성할 수 있다.
이에 따라, 기판(100)의 제1 영역(I) 상에는 순차적으로 적층된 제1 더미 게이트 절연 패턴(132), 제1 더미 게이트 전극(142) 및 제1 더미 게이트 마스크(152)를 포함하는 상기 제1 더미 게이트 구조물이 형성될 수 있으며, 기판(100)의 제2 영역(II) 상에는 순차적으로 적층된 제2 더미 게이트 절연 패턴(134), 제2 더미 게이트 전극(144) 및 제2 더미 게이트 마스크(154)를 포함하는 상기 제4 더미 게이트 구조물이 형성될 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
상기 더미 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic layer Deposition: ALD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 더미 게이트 절연막은 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 상기 더미 게이트 절연막은 제1 및 제2 액티브 핀들(102, 104) 상면에만 형성될 수 있다. 한편, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제2 더미 게이트 구조물들은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 도면 상에서는 상기 제1 및 제2 더미 게이트 구조물들이 상기 제2 방향으로 동일 라인을 따라 연장되는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 상기 제1 및 제2 더미 게이트 구조물은 서로 다른 라인을 따라 연장되도록 형성될 수도 있다.
도 9 내지 도 11을 참조하면, 상기 제1 및 제2 더미 게이트 구조물들의 측벽 상에 각각 제1 및 제2 게이트 스페이서들(162, 164)을 형성한다. 이때, 제1 및 제2 상부 액티브 패턴들(102a, 104a)의 측벽 상에는 각각 제1 및 제2 핀 스페이서들(172, 174)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 게이트 스페이서들(162, 164), 및 제1 및 제2 핀 스페이서들(172, 174)은 상기 제1 및 제2 더미 게이트 구조물들, 제1 및 제2 액티브 핀들(102, 104), 및 소자 분리 패턴(120) 상에 스페이서 막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 상기 스페이서 막은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN) 등과 같은 질화물을 포함하도록 형성될 수 있다.
제1 및 제2 게이트 스페이서들(162, 164)은 각각 상기 제1 및 제2 더미 게이트 구조물들의 상기 제1 방향으로의 양 측벽 상에 형성될 수 있으며, 제1 및 제2 핀 스페이서들(172, 174)은 각각 제1 및 제2 액티브 핀들(102, 104)의 상기 제2 방향으로의 양 측벽 상에 형성될 수 있다.
도 12 내지 도 14를 참조하면, 상기 제1 및 제2 더미 게이트 구조물들에 인접한 제1 및 제2 액티브 핀들(102, 104)의 상부를 식각하여 각각 제3 및 제4 리세스들(182, 184)을 형성한다.
구체적으로, 상기 제1 및 제2 더미 게이트 구조물들, 및 이들의 측벽에 형성된 제1 및 제2 게이트 스페이서들(162, 164)을 식각 마스크로 사용하여 제1 및 제2 액티브 핀들(102, 104)의 상부를 제거함으로써 제3 및 제4 리세스들(182, 184)을 각각 형성할 수 있다. 이때, 제1 및 제2 핀 스페이서들(172, 174)도 함께 제거될 수 있다.
도 12 내지 도 14에는 각 제1 및 제2 액티브 핀들(102, 104) 중에서 제1 및 제2 상부 액티브 패턴들(102a, 104a)의 일부가 식각되어 제3 및 제4 리세스들(182, 184)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 제3 및 제4 리세스들(182, 184)은 각 제1 및 제2 상부 액티브 패턴들(102a, 104a)뿐만 아니라 각 제1 및 제2 하부 액티브 패턴들(102b, 104b)의 일부도 함께 식각되어 형성될 수도 있다.
예시적인 실시예들에 있어서, 제3 및 제4 리세스들(182, 184)을 형성하는 식각 공정은 제1 및 제2 게이트 스페이서들(162, 164), 및 제1 및 제2 핀 스페이서들(172, 174)을 형성하는 식각 공정과 인-시튜로 수행될 수 있다.
예시적인 실시예들에 있어서, 제3 및 제4 리세스들(182, 184)은 서로 동일한 깊이로 형성되어, 잔류하는 제1 및 제2 액티브 핀들(102, 104)의 상면의 높이가 서로 실질적으로 동일할 수 있다.
이와는 달리, 도 15를 참조하면, 제3 및 제4 리세스들(182, 184)이 서로 다른 깊이로 형성되어, 잔류하는 제1 및 제2 액티브 핀들(102, 104)의 상면의 높이가 서로 다를 수도 있다. 예시적인 실시예들에 있어서, 잔류하는 제1 액티브 핀(102)의 상면의 높이는 잔류하는 제2 액티브 핀(104)의 상면의 높이보다 클 수 있다. 다만, 이하에서는 설명의 편의를 위해서, 도 12 내지 도 14에 도시된 형상을 갖는 제1 및 제2 액티브 핀들(102, 104)에 대해서만 설명하기로 한다.
한편, 도 16을 참조하면, 제1 및 제2 액티브 핀들(102, 104)의 상부를 식각하여 각각 제3 및 제4 리세스들(182, 184)을 형성하는 공정에서, 소자 분리 패턴(120)의 상부가 부분적으로 식각되어 제5 리세스(125)가 형성될 수도 있다. 예시적인 실시예들에 있어서, 제5 리세스(125)는 각 제1 및 제2 액티브 핀들(102, 104)에 인접하는 가장자리 부분보다 가운데 부분의 저면이 낮도록 형성될 수 있다.
도 17 내지 도 20을 참조하면, 제3 및 제4 리세스들(182, 184) 내에 각각 제1 및 제4 반도체 막들(202a, 204a)을 형성한 후, 제1 및 제4 반도체 막들(202a, 204a) 상에 각각 제2 및 제5 반도체 막들(202b, 204b)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제4 반도체 막들(202a, 204a)은 제3 및 제4 리세스들(182, 184)에 의해 노출된 제1 및 제2 액티브 핀들(102, 104)의 상면을 시드로 사용하는 제1 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 형성될 수 있다. 이에 따라, 제1 및 제4 반도체 막들(202a, 204a)은 각각 제3 및 제4 리세스들(182, 184)의 저면 및 이들의 상기 제1 방향으로의 양 측벽 상에 컨포멀하게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 선택적 에피택시얼 성장(SEG) 공정은 공정 챔버(도시되지 않음) 내에 상기 결과물들이 형성된 기판(100)을 로딩하고, 상기 공정 챔버 내에 실리콘 소스 가스, 게르마늄 소스 가스, 식각 가스 및 캐리어 가스를 공급하여 수행될 수 있다. 상기 제1 선택적 에피택시얼 성장(SEG) 공정은 상기 실리콘 소스 가스로서 예를 들어, 실란(SiH4) 가스, 다이실란(Si2H6) 가스, 디클로로실란(SiH2Cl2) 가스 등을 사용할 수 있고, 상기 게르마늄 소스 가스로서 예를 들어, 저메인(GeH4) 가스를 사용할 수 있으며, 상기 식각 가스로서 염화수소(HCl) 가스를 사용할 수 있고, 상기 캐리어 가스로서 수소(H2) 가스를 사용할 수 있다. 이에 따라, 각 제1 및 제4 반도체 막들(202a, 204a)로서 단결정의 실리콘-게르마늄 층이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 선택적 에피택시얼 성장(SEG) 공정에서 실리콘 소스 가스는 제1 유량으로 공급될 수 있고, 상기 게르마늄 소스 가스는 제2 유량으로 공급될 수 있다.
한편, 상기 제1 및 선택적 에피택시얼 성장(SEG) 공정은 p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스를 함께 사용할 수 있으며, 이에 따라 각 제1 및 제4 반도체 막들(202a, 204a)로서 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 선택적 에피택시얼 성장(SEG) 공정에서 p형 불순물 소스 가스는 제3 유량으로 공급될 수 있다.
예시적인 실시예들에 있어서, 제2 및 제5 반도체 막들(202b, 204b)은 제1 및 제4 반도체 막들(202a, 204a)이 형성된 기판(100) 상에 제2 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 선택적 에피택시얼 성장(SEG) 공정은 상기 제1 선택적 에피택시얼 성장(SEG) 공정과 동일한 가스들을 사용하여 수행될 수 있으며, 이에 따라 각 제2 및 제5 반도체 막들(202b, 204b)로서 단결정의 실리콘-게르마늄 층이 형성될 수 있다. 다만, 공급되는 상기 가스들의 유량을 조절함으로써, 제2 및 제5 반도체 막들(202b, 204b)은 각각 제1 및 제4 반도체 막들(202a, 204a)에 비해 상대적으로 높은 게르마늄 함량을 갖도록 형성할 수 있다. 일 실시예에 있어서, 상기 제2 선택적 에피택시얼 성장(SEG) 공정에서 상기 실리콘 소스 가스는 상기 제1 유량보다 작은 제4 유량으로 공급될 수 있고, 상기 게르마늄 소스 가스는 상기 제2 유량보다 큰 제5 유량으로 공급될 수 있다.
이에 따라, 기판(100)이 실리콘 기판인 경우, 게르마늄의 함량이 상대적으로 높은 제2 및 제5 반도체 막들(202b, 204b)과 기판(100) 사이에 게르마늄 함량이 상대적으로 낮은 제1 및 제4 반도체 막들(202a, 204a)이 각각 형성됨으로써, 제2 및 제5 반도체 막들(202b, 204b)과 제1 및 제2 액티브 핀들(102, 104) 사이의 격자 미스매치(lattice mismatch)가 감소될 수 있으며, 이에 따라 제1 및 제4 반도체 막들(202a, 204a)은 실리콘 기판(100)과 제2 및 제5 반도체 막들(202b, 204b) 사이의 일종의 버퍼막(buffer layer)으로서의 기능을 수행할 수 있다.
또한, 상기 제2 선택적 에피택시얼 성장(SEG) 공정에서 공급되는 상기 p형 불순물 소스 가스의 유량을 조절함으로써, 제2 및 제5 반도체 막들(202b, 204b)이 각각 제1 및 제4 반도체 막들(202a, 204a)에 비해 상대적으로 높은 p형 불순물 농도를 갖도록 형성할 수 있다. 일 실시예에 있어서, 상기 제2 선택적 에피택시얼 성장(SEG) 공정에서 상기 p형 불순물 소스 가스, 예를 들어 디보란(B2H6) 가스는 상기 제3 유량보다 큰 제6 유량으로 공급될 수 있다.
제2 및 제5 반도체 막들(202b, 204b)은 각각 제1 및 제4 반도체 막들(202a, 204a) 상에 형성되어 제3 및 제4 리세스들(182, 184)을 부분적으로 채울 수 있으며, 수직 방향뿐만 아니라 수평 방향으로도 성장할 수 있다. 예를 들어, 기판(100)이 (100) 실리콘 기판이고 각 제1 및 제2 액티브 핀들(102, 104)이 <110> 결정 방향을 갖는 경우, 각 제2 및 제5 반도체 막들(202b, 204b)은 <111> 결정 방향으로 가장 낮은 성장 속도를 가질 수 있으며, 이에 따라 각 제2 및 제5 반도체 막들(202b, 204b)은 {111} 결정면을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 막(202b)은 상기 제2 방향을 따라 절단된 단면이 5각형에 유사한 제1 형상을 가질 수 있다. 이때, 상기 제1 형상에서 제1 반도체 막(202a)에 접하는 1개의 변을 제외한 나머지 4개의 각 변들은 기판(100) 상면 혹은 소자 분리 패턴(120) 상면에 대해 대략 54.7도의 각도를 이룰 수 있다. 또한, 제2 반도체 막(202b)은 제3 리세스(182)의 상기 제1 방향으로의 양 측벽 상에 형성된 제1 반도체 막(202a) 부분으로부터도 성장하여 {111} 결정면을 가질 수 있으므로, 제2 반도체 막(202b)은 상기 제1 방향을 따라 절단된 단면의 상부가 가운데가 오목한 V자 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제5 반도체 막(204b)은 각 제2 액티브 핀들(104) 상에서 제2 반도체 막(202b)과 유사한 형상을 가질 수 있다. 다만, 제5 반도체 막(204b)의 상기 제2 방향을 따라 절단된 단면은 상기 제2 방향으로 서로 인접하는 제2 액티브 핀들(104) 상에 각각 형성된 5각형에 유사한 제2 형상들이 서로 연결되어 병합된 형상을 가질 수 있다.
도 21 내지 도 24를 참조하면, 제3 선택적 에피택시얼 성장(SEG) 공정을 수행하여 제2 및 제5 반도체 막들(202b, 204b) 상에 각각 제3 및 제6 반도체 막들(202c, 204c)을 형성할 수 있다.
상기 제3 선택적 에피택시얼 성장(SEG) 공정은 상기 제1 및 제2 선택적 에피택시얼 성장(SEG) 공정들과 유사하게 실리콘 소스 가스, 게르마늄 소스 가스, 식각 가스 및 캐리어 가스를 사용하여 수행될 수 있다. 이에 따라 각 제3 및 제6 반도체 막들(202c, 204c)로서 단결정의 실리콘-게르마늄 층이 형성될 수 있다.
다만, 공급되는 상기 가스들의 유량을 조절함으로써, 제3 및 제6 반도체 막들(202c, 204c)은 제2 및 제5 반도체 막들(202b, 204b)에 비해 상대적으로 높은 게르마늄 함량을 갖도록 형성할 수 있다. 일 실시예에 있어서, 상기 제3 선택적 에피택시얼 성장(SEG) 공정에서 상기 실리콘 소스 가스는 상기 제4 유량보다 작은 제7 유량으로 공급될 수 있고, 상기 게르마늄 소스 가스는 상기 제5 유량보다 큰 제8 유량으로 공급될 수 있다.
또한, 상기 제3 선택적 에피택시얼 성장(SEG) 공정에서 공급되는 상기 p형 불순물 소스 가스의 유량을 조절함으로써, 제3 및 제6 반도체 막들(202c, 204c)이 제2 및 제5 반도체 막들(202b, 204b)에 비해 상대적으로 높은 p형 불순물 농도를 갖도록 형성할 수 있다. 일 실시예에 있어서, 상기 제3 선택적 에피택시얼 성장(SEG) 공정에서 상기 p형 불순물 소스 가스, 예를 들어 디보란(B2H6) 가스는 상기 제6 유량보다 큰 제9 유량으로 공급될 수 있다.
다만, 제1 및 제2 선택적 에피택시얼 성장(SEG) 공정들과는 달리, 상기 제2 선택적 에피택시얼 성장(SEG) 공정에서는 상기 실리콘 소스 가스로서 디클로로실란(SiH2Cl2) 가스는 사용하지 않으며, 실란(SiH4) 가스 혹은 다이실란(Si2H6) 가스를 사용할 수 있다.
즉, 상기 실리콘 소스 가스로서 디클로로실란(SiH2Cl2) 가스를 공급할 경우, 이는 각 제2 및 제5 반도체 막들(202b, 204b) 하부의 제1 및 제2 액티브 핀들(102, 104)로부터 상부로 확산되어, 각 제3 및 제6 반도체 막들(202c, 204c)이 각 제2 및 제5 반도체 막들(202b, 204b)의 하부 측면에도 형성될 수 있다. 하지만 예시적인 실시예들에 있어서, 상기 실리콘 소스 가스로서 실란(SiH4) 가스 혹은 다이실란(Si2H6) 가스를 공급함으로써, 이것이 제1 및 제2 액티브 핀들(102, 104)로부터 상부로 확산되어, 각 제3 및 제6 반도체 막들(202c, 204c)이 각 제2 및 제5 반도체 막들(202b, 204b)의 하부 측면에 형성되는 것이 억제될 수 있다. 이러한 억제 효과는, 상기 식각 가스로 사용되는 염화수소(HCl) 가스와, 상기 캐리어 가스로 사용되는 수소(H2) 가스의 유량을 적절히 조절함으로써 배가될 수 있다.
따라서 예시적인 실시예들에 있어서, 각 제3 및 제6 반도체 막들(202c, 204c)은 각 제2 및 제5 반도체 막들(202b, 204b)의 하부 측면에는 형성되지 않을 수 있으며, 각 제2 및 제5 반도체 막들(202b, 204b)의 상부 측면에만 형성될 수 있다.
한편, 제3 및 제6 반도체 막들(202c, 204c) 역시 <111> 결정 방향으로 가장 낮은 성장 속도를 가질 수 있으며, 이에 따라 이미 형성된 {111} 결정면 상에서 <111> 결정 방향으로 성장하는 속도에 비해 기판(100) 상면에 수직한 방향으로 성장하는 속도가 훨씬 빠를 수 있다.
이에 따라, {111} 결정면을 갖는 제2 반도체 막(202b)의 상부 측면에 형성되는 제3 반도체 막(202c)의 두께, 혹은 제5 반도체 막(204b)의 상기 제2 형상들 중에서 최외곽에 배치된 각 제2 형상들의 상부 외측면에 형성되는 제6 반도체 막(204c) 부분의 두께는, 제5 반도체 막(204b)의 상기 제2 형상들 중에서 최외곽에 배치된 각 제2 형상들의 상부 내측면에 형성되는 제6 반도체 막(204c) 부분의 두께, 혹은 제5 반도체 막(204b)의 상기 제2 형상들 중에서 나머지 각 제2 형상들의 상부 측면 상에 형성되는 제6 반도체 막(204c) 부분의 두께보다 매우 얇을 수 있다.
예시적인 실시예들에 있어서, 상기 제3 선택적 에피택시얼 성장(SEG) 공정은 제3 및 제6 반도체 막들(202c, 204c)이 제3 및 제4 리세스들(182, 184)을 각각 채울 때까지 수행될 수 있으며, 나아가 제6 반도체 막(204c)은 제4 리세스(184) 상부로도 더 형성되어 그 상면이 제2 게이트 스페이서(164)의 저면보다 높을 수 있다. 이때, 제6 반도체 막(204c)은 제5 반도체 막(204b)의 상기 5각형에 유사한 제2 형상들 사이 부분을 모두 채울 수 있으며, 상기 제2 형상들의 최상면보다 높으면서 가운데 부분이 일정한 높이를 갖는 상면을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제6 반도체 막(204c)의 상면은 제3 반도체 막(202c)의 최상면보다 높을 수 있다.
이후, 제4 선택적 에피택시얼 성장(SEG) 공정을 수행하여 제2 및 제3 반도체 막들(202b, 202c) 상에 제1 캐핑막(212)을 형성하고, 제5 및 제6 반도체 막들(204b, 204c) 상에 제2 캐핑막(214)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제4 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 식각 가스 및 캐리어 가스를 사용하여 수행될 수 있으며, 이에 따라 각 제1 및 제2 캐핑막들(212, 214)로서 단결정 실리콘 층이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘 소스 가스로서 디클로로실란(SiH2Cl2) 가스를 사용할 수 있으며, 이에 따라 제1 캐핑막(212)은 제3 반도체 막(202c)의 상부 표면뿐만 아니라 제2 반도체 막(202b)의 하부 표면에도 형성될 수 있으며, 제2 캐핑막(214)은 제6 반도체 막(204c)의 상부 표면뿐만 아니라 제5 반도체 막(204b)의 하부 표면에도 형성될 수 있다. 다만, 제5 반도체 막(204b)에서 상기 제2 형상들 중에서 최외곽에 배치된 각 제2 형상들의 하부 내측면, 및 상기 제2 형상들 중에서 나머지 것들의 하부 측면에는 상기 실리콘 소스 가스가 잘 유입되지 않아 제2 캐핑막(214)이 형성되지 않을 수도 있다.
제1 및 제2 캐핑막들(212, 214)은 이후 수행되는 열 공정으로부터 제1 내지 제3 반도체 막들(202a, 202b, 202c) 및 제4 내지 제6 반도체 막들(204a, 204b, 204c)을 각각 보호하기 위한 것으로서, 경우에 따라서는 형성되지 않고 생략될 수도 있다.
제1 액티브 핀(102) 상에 순차적으로 적층된 제1 내지 제3 반도체 막들(202a, 202b, 202c), 및 제2 및 제3 반도체 막들(202b, 202c) 상에 형성된 제1 캐핑막(212)은 제1 소스/드레인 층 구조물(222)을 형성할 수 있다. 또한, 서로 인접하는 제2 액티브 핀들(104) 상에 각각 형성된 제4 반도체 막들(204a), 제4 반도체 막들(204a) 상면에 공통적으로 접촉하는 제5 반도체 막(204b), 제5 반도체 막(204b) 상에 형성된 제6 반도체 막(204c), 및 제5 및 제6 반도체 막들(204b, 204c) 상에 형성된 제2 캐핑막(214)은 제2 소스/드레인 층 구조물(224)을 형성할 수 있다. 각 제1 및 제2 소스/드레인 층 구조물들(222, 224)은 피모스(Positive-channel Metal Oxide Semiconductor: PMOS) 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 층 구조물(222)의 최상면은 소자 분리 패턴(120) 상면으로부터 제1 높이(H1)를 가질 수 있으며, 제2 소스/드레인 층 구조물(224)의 상면은 소자 분리 패턴(120) 상면으로부터 제1 높이(H1)보다 큰 제2 높이(H2)를 가질 수 있다. 이때, 제2 소스/드레인 층 구조물(224)의 상면의 제2 높이(H2)는 상기 제2 방향을 따라 일정할 수 있다. 이에 따라, 제2 소스/드레인 층 구조물(224)은 상대적으로 큰 부피를 갖도록 형성될 수 있으며, 이에 따라 상기 제2 더미 게이트 구조물 하부의 제2 액티브 핀(104) 부분에 형성되는 채널에 충분한 압축 스트레스를 인가하여, 정공의 모빌리티(mobility)를 증가시킬 수 있다.
또한, 제2 소스/드레인 층 구조물(224)은 제5 반도체 막(204b)에 비해 높은 p형 불순물 농도를 갖는 제6 반도체 막(204c)이 큰 부피로 형성되므로, 낮은 저항을 가질 수 있다. 한편, 제2 소스/드레인 층 구조물(224)에서, 상대적으로 높은 농도의 게르마늄을 포함하는 제6 반도체 막(204c)이 상대적으로 낮은 농도의 게르마늄을 포함하는 제5 반도체 막(204b) 상에 형성되므로, 이후 형성되는 제2 콘택 플러그(354, 도 43 내지 도 47 참조)와의 쇼트키 배리어(Schottky barrier)가 낮아져 이들 사이의 접촉 저항이 감소할 수 있다.
한편, 제1 소스/드레인 층 구조물(222)은 제2 반도체 막(202b) 상에서 제3 반도체 막(202c)이 형성될 때 수평 방향의 성장이 억제되었으므로, 인접하는 제1 액티브 핀들(102) 상에 각각 형성되는 제1 소스/드레인 층 구조물들(222)이 서로 연결되어 병합되는 것이 방지될 수 있으며, 이에 따라 이들이 서로 전기적으로 연결되어 발생하는 전기적 불량이 감소될 수 있다.
지금까지는 피모스(PMOS) 트랜지스터의 소스/드레인 역할을 수행하는 제1 및 제2 소스/드레인 층 구조물들(222, 224)에 대해 설명하였으나, 본 발명의 개념은 이에 한정되지는 않으며, 엔모스(Negative-channel Metal Oxide Semiconductor: NMOS) 트랜지스터의 소스/드레인 역할을 수행하는 제1 및 제2 소스/드레인 층 구조물들(222, 224)을 형성할 수도 있다.
구체적으로, 상기 각 제1 내지 제3 선택적 에피택시얼 성장(SEG) 공정들은 실리콘 소스 가스, 탄소 소스 가스, 식각 가스 및 캐리어 가스를 사용하여 수행될 수 있으며, 이에 따라 각 제1 내지 제6 반도체 막들(202a, 202b, 202c, 204a, 204b, 204c)로서 단결정 실리콘 탄화물 층이 형성될 수 있다. 이때, 상기 제1 및 제2 선택적 에피택시얼 성장(SEG) 공정들에서는, 상기 실리콘 소스 가스로서 예를 들어, 실란(SiH4) 가스, 다이실란(Si2H6) 가스, 디클로로실란(SiH2Cl2) 가스 등을 사용할 수 있고, 상기 탄소 소스 가스로서 예를 들어, SiH3CH3 가스를 사용할 수 있으며, 상기 식각 가스로서 염화수소(HCl) 가스를 사용할 수 있고, 상기 캐리어 가스로서 수소(H2) 가스를 사용할 수 있다. 한편, 상기 제3 선택적 에피택시얼 성장(SEG) 공정에서는, 상기 실리콘 소스 가스로서 실란(SiH4) 가스 또는 다이실란(Si2H6) 가스가 사용될 수 있다. 또한, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등이 함께 사용되어 n형 불순물이 도핑된 단결정 실리콘 탄화물 층이 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 층 구조물(222)에 포함된 제1 내지 제3 반도체 막들(202a, 202b, 202c)은 점차 증가하는 탄소 농도를 가질 수 있으며, 또한 점차 증가하는 n형 불순물 농도를 가질 수 있다. 또한, 제2 소스/드레인 층 구조물(224)에 포함된 제4 내지 제6 반도체 막들(204a, 204b, 204c)은 점차 증가하는 탄소 농도를 가질 수 있으며, 또한 점차 증가하는 n형 불순물 농도를 가질 수 있다. 이에 따라, 제2 소스/드레인 층 구조물(224)은 상기 제2 더미 게이트 구조물 하부의 제2 액티브 핀(104) 부분에 형성되는 채널에 충분한 인장 스트레스를 인가하여 전자의 모빌리티를 증가시킬 수 있으며, 또한 낮은 저항을 가질 수 있다.
한편, 도 25 및 도 26을 참조하면, 상기 제3 선택적 에피택시얼 성장(SEG) 공정을 수행함에 따라 형성되는 제6 반도체 막(204c)의 상면이 제3 반도체 막(202c)의 최상면과 실질적으로 동일한 높이를 갖도록 형성될 수도 있다. 이때, 제6 반도체 막(204c)의 상면은 상기 제2 방향을 따라 일정한 높이를 가질 수 있다.
즉, 상기 제3 선택적 에피택시얼 성장 공정은 제6 반도체 막(204c)이 제5 반도체 막(204b)의 상기 제2 형상들 사이 부분을 채울 때까지만 수행될 수 있으며, 이에 따라 제6 반도체 막(204c)의 상면은 제2 게이트 스페이서(164)의 저면과 실질적으로 동일한 높이를 가질 수 있다.
결과적으로, 제2 소스/드레인 층 구조물(224)이 갖는 상면의 제2 높이(H2)는 일정할 수 있으며, 제1 소스/드레인 층 구조물(222)이 갖는 제1 높이(H1)와 실질적으로 동일할 수 있다.
도 21 내지 도 24를 참조로 설명한 공정에서 형성되는 제2 소스/드레인 층 구조물(224)은 제6 반도체 막(204c)이 충분한 부피를 갖도록 형성됨으로써 채널에 인가되는 스트레스를 극대화할 수 있는 반면에, 이후 형성되는 제2 콘택 플러그(354)와 제2 소스/드레인 층 구조물(224) 사이의 접촉 높이가 높아져 제2 콘택 플러그(354)의 길이가 상대적으로 짧게 형성될 수 있다. 이에 따라, 트랜지스터에 인가되는 전류의 경로가 제2 콘택 플러그(224)보다 제2 소스/드레인 층 구조물(224)에서 길어져, 상기 트랜지스터의 퍼포먼스(performance)가 열화될 수 있다.
하지만, 도 25 내지 도 26에 도시된 제2 소스/드레인 층 구조물(224)은 제6 반도체 막(204c)이 적어도 제5 반도체 막(204b)의 상기 제2 형상들 사이 부분은 채우도록 함으로써 적절한 부피를 가지면서도, 상면의 높이는 높지 않아서 이후 형성되는 제2 콘택 플러그(354)가 적절한 길이를 갖도록 형성될 수 있다. 이에 따라, 상기 트랜지스터의 퍼포먼스가 열화되지 않을 수 있다.
나아가 도 27을 참조하면, 상기 제3 선택적 에피택시얼 성장(SEG) 공정을 수행함에 따라 형성되는 제6 반도체 막(204c)이 상면의 높이가 일정하지 않도록 형성될 수도 있다.
즉, 제6 반도체 막(204c)은 제5 반도체 막(204b)의 상면에 거의 일정한 두께로 형성될 수 있으며, 다만 제5 반도체 막(204b)의 상기 제2 형상들이 서로 만나는 영역에서만 다소 두꺼운 두께로 형성될 수 있다. 이는, 상기 제3 선택적 에피택시얼 성장(SEG) 공정을 짧은 시간 동안만 수행함으로써 구현될 수 있다.
이에 따라, 제2 소스/드레인 층 구조물(224)의 최상면의 제2 높이(H2)는 제1 소스/드레인 층 구조물(222)의 최상면의 제1 높이(H1)와 실질적으로 동일할 수 있으며, 제2 소스/드레인 층 구조물(224)의 상면은 제5 반도체 막(204b)의 상면 형상과 유사하게 굴곡진 형상을 가짐에 따라 일정하지 않은 높이를 가질 수 있다.
도 27에 도시된 제2 소스/드레인 층 구조물(224)은 채널에 스트레스를 인가하는 대신에, 이후 형성되는 제2 콘택 플러그(354)와의 접촉 면적을 극대화하여 접촉 저항을 감소시키기 위해서 형성될 수 있다.
예를 들어, 상기 각 제1 내지 제3 선택적 에피택시얼 성장(SEG) 공정들은 실리콘 소스 가스, 식각 가스 및 캐리어 가스를 사용하여 수행될 수 있으며, 이에 따라 각 제1 내지 제6 반도체 막들(202a, 202b, 202c, 204a, 204b, 204c)로서 단결정 실리콘 층이 형성될 수 있다. 이때, 상기 각 제1 및 제2 선택적 에피택시얼 성장(SEG) 공정들에서는 상기 실리콘 소스 가스로서 예를 들어, 실란(SiH4) 가스, 다이실란(Si2H6) 가스, 디클로로실란(SiH2Cl2) 가스 등을 사용할 수 있고, 상기 제3 선택적 에피택시얼 성장(SEG) 공정에서는 상기 실리콘 소스 가스로서 실란(SiH4) 가스 혹은 다이실란(Si2H6) 가스를 사용할 수 있다. 또한, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등이 함께 사용되어 n형 불순물이 도핑된 단결정 실리콘 층이 형성될 수 있다.
상기 단결정 실리콘 층은 기판(100)의 실리콘과 동일한 격자 상수를 가지므로, 엔모스(NMOS) 트랜지스터에 인장 스트레스를 인가하지 않을 수 있다. 이에 따라, 제2 소스/드레인 층 구조물(224) 즉, 제6 반도체 막(204c)이 반드시 큰 부피로 형성될 필요는 없으므로, 제5 반도체 막(204b)의 상부 표면의 프로파일에 유사한 형상을 갖도록 형성될 수 있다. 따라서 제2 소스/드레인 층 구조물(224)이 굴곡진 상면을 갖도록 형성될 수 있으며, 이후 형성되는 제2 콘택 플러그(354)와의 접촉 면적이 증가하여 이들 사이의 접촉 저항이 감소될 수 있다.
다만 이하에서는 설명의 편의를 위하여, 특정한 부분을 제외하고는, 피모스(PMOS) 트랜지스터의 소스/드레인 역할을 수행하는 제1 및 제2 소스/드레인 층 구조물들(222, 224)에 대해서만 설명하기로 한다.
도 28 내지 도 31을 참조하면, 상기 제1 및 제2 더미 게이트 구조물들, 제1 및 제2 게이트 스페이서들(162, 164), 및 제1 및 제2 소스/드레인 층 구조물들(222, 224)을 덮는 절연막(230)을 제1 및 제2 액티브 핀들(102, 104) 및 소자 분리 패턴(120) 상에 충분한 높이로 형성한 후, 상기 제1 및 제2 더미 게이트 구조물에 각각 포함된 제1 및 제2 더미 게이트 전극들(142, 144)의 상면이 노출될 때까지 절연막(230)을 평탄화한다.
이때, 제1 및 제2 더미 게이트 마스크들(152, 154)도 함께 제거될 수 있다.
한편, 제2 소스/드레인 층 구조물(224)과 소자 분리 패턴(120) 사이에는 절연막(230)이 채워지지 않을 수 있으며, 이에 따라 에어 갭(235)이 형성될 수 있다.
절연막(230)은 예를 들어, 토즈(Tonen SilaZene: TOSZ)와 같은 실리콘 산화물을 포함하도록 형성할 수 있다. 한편, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
도 32 내지 도 35를 참조하면, 노출된 제1 및 제2 더미 게이트 전극들(142, 144) 및 그 하부의 제1 및 제2 더미 게이트 절연 패턴들(132, 134)을 제거하여, 제1 및 제2 게이트 스페이서들(162, 164)의 내측벽 및 제1 및 제2 액티브 핀들(102, 104)의 상면을 각각 노출시키는 제1 및 제2 개구들(도시되지 않음)을 형성하고 이들을 각각 채우는 제1 및 제2 게이트 구조물들(282, 284)을 형성한다.
구체적으로, 상기 제1 및 제2 개구들에 의해 각각 노출된 제1 및 제2 액티브 핀들(102, 104) 상면에 대한 열산화 공정을 수행하여 제1 및 제2 인터페이스 패턴들(242, 244)을 각각 형성한 후, 제1 및 제2 인터페이스 패턴들(242, 244), 소자 분리 패턴(120), 제1 및 제2 게이트 스페이서들(162, 164) 및 절연막(230) 상에 게이트 절연막 및 일함수 조절막을 순차적으로 형성하고, 상기 제1 및 제2 개구들의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 일함수 조절막 상에 형성한다.
상기 게이트 절연막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있으며, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 상기 일함수 조절막은 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 금속 질화물 혹은 합금을 포함하도록 형성될 수 있으며, 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속과 이의 질화물을 포함하도록 형성될 수 있다. 이때, 상기 일함수 조절막 및 상기 게이트 전극막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다.
한편, 각 제1 및 제2 인터페이스 패턴들(242, 244)은 상기 게이트 절연막 혹은 상기 게이트 전극막과 유사하게, 열산화 공정 대신에 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 제1 및 제2 인터페이스 패턴들(242, 244)은 각각 제1 및 제2 액티브 핀들(102, 104) 상면뿐만 아니라 소자 분리 패턴(120) 상면, 및 제1 및 제2 게이트 스페이서들(162, 164)의 내측벽 상에도 각각 형성될 수 있다.
이후, 절연막(230)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막 및 상기 게이트 절연막을 평탄화하여, 제1 인터페이스 패턴(242) 상면, 소자 분리 패턴(120) 상면, 및 제1 게이트 스페이서(162)의 내측벽 상에 순차적으로 적층된 제1 게이트 절연 패턴(252) 및 제1 일함수 조절 패턴(262)을 형성하고, 제1 일함수 조절 패턴(262) 상에 상기 제1 개구의 나머지 부분을 채우는 제1 게이트 전극(272)을 형성할 수 있다. 또한, 제2 인터페이스 패턴(244) 상면, 소자 분리 패턴(120) 상면, 및 제2 게이트 스페이서(164)의 내측벽 상에 순차적으로 적층된 제2 게이트 절연 패턴(254) 및 제2 일함수 조절 패턴(264)을 형성하고, 제2 일함수 조절 패턴(264) 상에 상기 제2 개구의 나머지 부분을 채우는 제2 게이트 전극(274)을 형성할 수 있다.
이에 따라, 각 제1 및 제2 게이트 전극들(272, 274)의 저면 및 측벽은 각각 제1 및 제2 일함수 조절 패턴들(262, 264)에 의해 커버될 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백(etch-back) 공정에 의해 수행될 수 있다.
순차적으로 적층된 제1 인터페이스 패턴(242), 제1 게이트 절연 패턴(252), 제1 일함수 조절 패턴(262) 및 제1 게이트 전극(272)은 제1 게이트 구조물(282)을 형성할 수 있으며, 제1 소스/드레인 층 구조물(222)과 함께 제1 트랜지스터를 형성할 수 있다. 또한, 순차적으로 적층된 제2 인터페이스 패턴(244), 제2 게이트 절연 패턴(254), 제2 일함수 조절 패턴(264) 및 제2 게이트 전극(274)은 제2 게이트 구조물(284)을 형성할 수 있으며, 제2 소스/드레인 층 구조물(224)과 함께 제2 트랜지스터를 형성할 수 있다. 상기 각 제1 및 제2 트랜지스터들은 각 제1 및 제2 소스/드레인 층 구조물들(222, 224)의 도전형에 따라서 피모스(PMOS) 트랜지스터 혹은 엔모스(NMOS) 트랜지스터를 형성할 수 있다.
도 36 내지 도 39를 참조하면, 절연막(230), 제1 및 제2 게이트 구조물들(282, 284), 및 제1 및 제2 게이트 스페이서들(162, 164) 상에 제3 캐핑막(290) 및 층간 절연막(300)을 순차적으로 형성하고, 절연막(230), 제3 캐핑막(290) 및 층간 절연막(300)을 관통하면서 제1 및 제2 소스/드레인 층 구조물들(222, 224)의 상면을 각각 노출시키는 제1 및 제2 콘택 홀들(312, 314)을 형성한다.
제3 캐핑막(290)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있으며, 층간 절연막(300)은 예를 들어, 테오스(Tetra Ethyl Ortho Silicate: TEOS)와 같은 실리콘 산화물을 포함하도록 형성될 수 있다.
제1 및 제2 콘택 홀들(312, 314)의 형성 공정에서, 제1 및 제2 소스/드레인 층 구조물들(222, 224) 상면이 노출될 뿐만 아니라, 이들의 상부도 부분적으로 식각될 수 있다. 이에 따라, 제1 콘택 홀(312)은 제1 소스/드레인 층 구조물(222)의 제1 캐핑막(212) 및 제3 반도체 막(202c)을 관통할 수 있으며, 경우에 따라 제2 반도체 막(202b)의 상부 일부도 관통할 수 있다.
또한, 제2 콘택 홀(314)은 제2 소스/드레인 층 구조물(224)의 제2 캐핑막(214) 및 제6 반도체 막(204c)을 관통할 수 있으며, 경우에 따라 제5 반도체 막(204b)의 상부 일부도 관통할 수 있다. 이와는 달리, 제2 콘택 홀(314)은 제2 소스/드레인 층 구조물(224)의 제2 캐핑막(214) 및 제6 반도체 막(204c)의 상부 일부만을 관통할 수도 있다.
예시적인 실시예들에 있어서, 제1 및 제2 콘택 홀들(312, 314)은 평탄한 저면을 갖도록 형성될 수 있으며, 이에 따라 상기 저면은 일정한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 콘택 홀들(312, 314)은 각각 제1 및 제2 깊이들(D1, D2)을 갖도록 형성될 수 있으며, 제1 깊이(D1)는 제2 깊이(D2)보다 클 수 있다. 즉, 제1 소스/드레인 층 구조물(222)에 비해 제2 소스/드레인 층 구조물(224)의 상면이 높으므로, 층간 절연막(300)과 소스/드레인 층 구조물들(222, 224)의 선택비에 의해서, 제1 콘택 홀(312)이 제2 콘택 홀(314)보다 깊게 형성될 수 있다.
한편, 도면 상에서는 각 제1 및 제2 콘택 홀들(312, 314)이 각 제1 및 제2 소스/드레인 층 구조물들(222, 224)의 상기 제1 방향으로의 가운데 부분 상면만 노출시키는 것으로 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 일 실시예에 있어서, 각 제1 및 제2 콘택 홀들(312, 314)은 각 제1 및 제2 게이트 스페이서들(162, 164)에 셀프-얼라인되도록 형성될 수도 있으며, 이에 따라 각 제1 및 제2 소스/드레인 층 구조물들(222, 224)의 상기 제1 방향으로의 전체 상면을 노출시킬 수도 있다.
이와는 달리, 도 40 내지 도 42를 참조하면, 각 제1 및 제2 콘택 홀들(312, 314)은 굴곡진 저면을 갖도록 형성될 수 있으며, 이에 따라 상기 저면의 높이는 일정하지 않을 수 있다.
즉, 층간 절연막(300)과 제1 및 제2 소스/드레인 층 구조물들(222, 224) 사이의 식각 선택비에 의해서, 제1 및 제2 콘택 홀들(312, 314)은 각 제1 및 제2 소스/드레인 층 구조물들(222, 224)의 상면 프로파일에 유사한 형상의 저면을 갖도록 형성될 수 있다.
이에 따라, 제1 콘택 홀(312)의 저면은 상기 제2 방향을 따라 절단한 단면도에서, 가운데가 가장자리에 비해 높으며 굴곡질 수 있으며, 제2 콘택 홀(314)의 저면은 상기 제2 방향을 따라 절단한 단면도에서, 가운데가 가장자리에 비해 높되, 상기 가운데 부분은 일정한 높이를 가질 수 있다.
이때, 제1 콘택 홀(312)은 제1 소스/드레인 층 구조물(222)의 제1 캐핑막(212), 및 제3 반도체 막(202c)의 상부 일부를 관통할 수 있으며, 제2 콘택 홀(314)은 제2 소스/드레인 층 구조물(224)의 제2 캐핑막(214), 및 제6 반도체 막(204c)의 상부 일부를 관통할 수 있다. 이와는 달리, 제1 콘택 홀(312)은 제1 소스/드레인 층 구조물(222)의 제1 캐핑막(212)의 일부만을 관통할 수 있으며, 제2 콘택 홀(314)은 제2 소스/드레인 층 구조물(224)의 제2 캐핑막(214)의 일부만을 관통할 수도 있다.
예시적인 실시예들에 있어서, 제1 콘택 홀(312)의 최대 깊이인 제1 깊이(D1)는 제2 콘택 홀(314)의 최대 깊이인 제2 깊이(D2)보다 클 수 있으며, 또한 제1 콘택 홀(312)의 제1 소스/드레인 층 구조물(222)의 상면 가운데 부분까지의 제3 깊이(D3) 역시 제2 콘택 홀(314)의 제2 소스/드레인 층 구조물(224)의 상면 가운데 부분까지의 제4 깊이(D4)보다 클 수 있다.
도 43 내지 도 47을 참조하면, 상기 노출된 제1 및 제2 소스/드레인 층 구조물들(222, 224)의 상면, 제1 및 제2 콘택 홀들(312, 314)의 측벽, 및 층간 절연막(300) 상면에 제1 금속막을 형성하고, 열처리 공정을 수행하여 제1 및 제2 소스/드레인 층 구조물들(222, 224) 상에 제1 및 제2 금속 실리사이드 패턴들(322, 324)을 각각 형성할 수 있다.
상기 제1 금속막은 예를 들어, 티타늄, 코발트, 니켈 등과 같은 금속을 포함하도록 형성될 수 있다.
제1 금속 실리사이드 패턴(322)은 제1 내지 제3 부분들(322a, 322b, 322c)을 포함할 수 있으며, 제2 금속 실리사이드 패턴(324)은 제4 내지 제6 부분들(324a, 324b, 324c)을 포함할 수 있다. 이때, 제1 내지 제3 부분들(322a, 322b, 322c)은 점차 증가하는 게르마늄 농도 및 점차 증가하는 p형 불순물 농도를 가질 수 있으며, 제4 내지 제6 부분들(324a, 324b, 324c) 역시 점차 증가하는 게르마늄 농도 및 점차 증가하는 p형 불순물 농도를 가질 수 있다.
이후, 제1 및 제2 금속 실리사이드 패턴들(322, 324) 상면, 제1 및 제2 콘택 홀들(312, 314)의 측벽 및 층간 절연막(300) 상면에 배리어 막을 형성하고, 상기 배리어 막 상에 제1 및 제2 콘택 홀들(312, 314)을 채우는 제2 금속막을 형성한 후, 층간 절연막(300) 상면이 노출될 때까지 상기 제2 금속막 및 상기 배리어 막을 평탄화할 수 있다.
이에 따라, 제1 및 제2 금속 실리사이드 패턴들(322, 324) 상에 제1 및 제2 콘택 홀들(312, 314)을 각각 채우는 제1 및 제2 콘택 플러그들(352, 354)이 형성될 수 있다.
상기 배리어 막은 예를 들어, 탄탈륨 질화물, 티타늄 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있으며, 상기 제2 금속막은 예를 들어, 텅스텐, 구리와 같은 금속을 포함하도록 형성될 수 있다.
제1 콘택 플러그(352)는 제1 금속 패턴(342) 및 이의 저면 및 측벽을 커버하는 제1 배리어 패턴(332)을 포함할 수 있으며, 제2 콘택 플러그(354)는 제2 금속 패턴(344) 및 이의 저면 및 측벽을 커버하는 제2 배리어 패턴(334)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 콘택 플러그들(352, 354)은 평탄한 저면을 갖도록 형성될 수 있으며, 이에 따라 상기 저면은 일정한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 콘택 플러그들(352, 354)은 기판(100) 상면에 수직한 수직 방향을 따라 각각 제1 및 제2 길이들(L1, L2)을 갖도록 형성될 수 있으며, 제1 길이(L1)는 제2 길이(L2)보다 클 수 있다.
이후, 제1 및 제2 콘택 플러그들(352, 354)에 전기적으로 연결되는 배선(도시되지 않음) 및 비아(도시되지 않음) 등을 더 형성함으로써 상기 반도체 장치를 완성할 수 있다.
한편, 도 48 내지 도 50에는, 도 25 및 도 26을 참조로 설명한 제1 및 제2 소스/드레인 층 구조물들(222, 224) 상에 제1 및 제2 콘택 플러그들(352, 354)이 형성된 것이 도시되고 있다.
제1 소스/드레인 층 구조물(222)의 최상면의 높이가 제2 소스/드레인 층 구조물(224)의 상면이 높이와 실질적으로 서로 동일하므로, 이들 상면에 각각 접촉하도록 형성되는 제1 및 제2 콘택 플러그들(352, 354)의 제1 및 제2 길이들(L1, L2) 역시 실질적으로 서로 동일할 수 있다.
한편, 도 51 내지 도 53에는, 도 27을 참조로 설명한 제1 및 제2 소스/드레인 층 구조물들(222, 224) 상에 제1 및 제2 콘택 플러그들(352, 354)이 형성된 것이 도시되고 있다.
즉, 제2 소스/드레인 층 구조물(224)의 최상면의 높이가 제1 소스/드레인 층 구조물(222)의 최상면의 높이와 실질적으로 동일할 수 있으나, 그 상면이 굴곡짐에 따라 일정하지 않은 높이를 가질 수 있다. 이에 따라, 제2 소스/드레인 층 구조물(224) 상면에 접촉하도록 형성되는 제2 콘택 플러그(354)의 제2 길이(L2)는 제1 소스/드레인 층 구조물(222) 상면에 접촉하도록 형성되는 제1 콘택 플러그(352)의 제1 길이(L1)와 유사할 수 있으나, 부분적으로 제1 길이(L1)보다 큰 제5 길이(L5)를 가질 수 있다.
한편, 제2 소스/드레인 층 구조물(224)의 상면 및 제2 콘택 플러그(354)의 저면이 굴곡진 형상을 가짐에 따라 이들 사이의 접촉 면적이 커져 접촉 저항이 감소될 수 있다.
도 51 내지 도 53에는, 도 40 내지 도 42를 참조로 설명한 제1 및 제2 콘택 홀들(312, 314)을 채우도록 형성되는 제1 및 제2 콘택 플러그들(352, 354)이 도시되고 있다.
이에 따라, 각 제1 및 제2 콘택 플러그들(352, 354)은 굴곡진 저면을 갖도록 형성될 수 있으며, 상기 저면의 높이는 일정하지 않을 수 있다.
예시적인 실시예들에 있어서, 제1 콘택 플러그(352)의 저면은 상기 제2 방향을 따라 절단한 단면도에서, 가운데가 가장자리에 비해 높으며 굴곡질 수 있으며, 제2 콘택 플러그(354)의 저면은 상기 제2 방향을 따라 절단한 단면도에서, 가운데가 가장자리에 비해 높되, 상기 가운데 부분은 일정한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 콘택 플러그(352)의 최대 길이인 제1 길이(L1)는 제2 콘택 플러그(354)의 최대 길이인 제2 길이(L2)보다 클 수 있으며, 또한 제1 콘택 플러그(352)의 제1 소스/드레인 층 구조물(222)의 상면 가운데 부분까지의 제3 길이(L3) 역시 제2 콘택 플러그(354)의 제2 소스/드레인 층 구조물(224)의 상면 가운데 부분까지의 제4 길이(L4)보다 클 수 있다.
도 57 및 도 58에는, 도 25 및 도 26을 참조로 설명한 제1 및 제2 소스/드레인 층 구조물들(222, 224)의 상면을 노출시키도록 도 40 내지 도 42를 참조로 설명한 제1 및 제2 콘택 홀들(312, 314)을 형성하고, 이들을 각각 채우도록 형성된 제1 및 제2 콘택 플러그들(352, 354)이 도시되고 있다.
예시적인 실시예들에 있어서, 제1 콘택 플러그(352)의 최대 길이인 제1 길이(L1)는 제2 콘택 플러그(354)의 최대 길이인 제2 길이(L2)와 실질적으로 동일할 있으며, 또한 제1 콘택 플러그(352)의 제1 소스/드레인 층 구조물(222)의 상면 가운데 부분까지의 제3 길이(L3) 역시 제2 콘택 플러그(354)의 제2 소스/드레인 층 구조물(224)의 상면 가운데 부분까지의 제4 길이(L4)와 실질적으로 동일할 수 있다.
도 59에는, 도 16을 참조로 설명한 소자 분리 패턴(120)을 갖는 반도체 장치가 도시되고 있다.
전술한 바와 같이 상기 반도체 장치 제조 방법에서, 기판(100)의 제1 및 제2 영역들(I, II)에 각각 제1 및 제2 소스/드레인 층 구조물들(222, 224)을 형성할 때, 안정한 {111} 결정면을 갖는 제2 및 제5 반도체 막들(202b, 204b) 상에 실리콘 소스 가스로서 실란(SiH4) 가스 혹은 다이실란(Si2H6) 가스를 사용하고 적절한 공정 조건 하에서 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써, 수평 방향의 성장은 억제하고 수직 방향의 성장을 통해 제3 및 제6 반도체 막들(202c, 204c)을 각각 형성할 수 있다.
이에 따라, 서로 인접하는 제1 액티브 핀들(102) 상에 각각 형성되는 제1 소스/드레인 층 구조물들(222)이 서로 전기적으로 연결되는 것을 방지하면서도, 서로 인접하는 제2 액티브 핀들(104) 상면에 공통적으로 접촉하도록 형성되는 제2 소스/드레인 층 구조물들(224)이 원하는 부피를 갖도록 할 수 있다. 따라서 제1 영역(I)에서는 제1 트랜지스터들, 예를 들어 에스램(SRAM) 소자의 풀-업(pull-up) 트랜지스터들 사이의 전기적 불량을 방지할 수 있으며, 제2 영역(II)에서는 각 제2 트랜지스터들의 채널에 적절한 스트레스를 인가하면서도 상기 각 제2 트랜지스터들이 우수한 퍼포먼스를 가질 수 있다.
도 60 내지 도 100은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 60, 62, 65, 69, 73, 78, 84, 88 및 94는 상기 반도체 장치를 설명하기 위한 평면도들이고, 도 61, 63-64, 66-68, 70-72, 74-77, 79-83, 85-87, 89-93 및 95-100은 상기 반도체 장치를 설명하기 위한 단면도들이다.
이때, 도 61, 66, 70, 74, 79, 81, 83, 89, 95 및 100은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 63, 85 및 96은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 64, 67, 71, 75, 86, 90 및 97은 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이고, 도 72, 76, 91, 92 및 98은 대응하는 각 평면도들의 D-D'선을 따라 절단한 단면도들이며, 도 68, 77, 80, 82, 87, 93 및 99는 대응하는 각 평면도들의 E-E'선을 따라 절단한 단면도들이다.
상기 반도체 장치의 제조 방법은 도 1 내지 도 59를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 60 및 도 61을 참조하면, 도 1 및 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 기판(400) 상부를 부분적으로 식각하여 제1 내지 제3 리세스들(412, 414, 416)을 형성할 수 있다.
기판(400)은 제1 내지 제3 영역들(I, II, III)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 에스램(SRAM) 소자가 형성되는 에스램 영역일 수 있으며, 제2 및 제3 영역들(II, III)은 로직 소자가 형성되는 로직 영역일 수 있다. 이때, 제2 및 제3 영역들(II, III)은 각각 피모스(PMOS) 영역 및 엔모스(NMOS) 영역일 수 있다. 한편, 제1 영역(I)은 피모스 영역일 수도 있고 엔모스 영역을 수도 있으나, 이하에서는 설명의 편의 상, 피모스 영역인 경우에 대해서만 설명하기로 한다.
이와는 달리, 제1 내지 제3 영역들(I, II, III)은 모두 로직 영역, 혹은 각종 메모리 소자의 주변 회로 영역일 수도 있으며, 다만 제1 영역(I)에 형성되는 제1 리세스(412)의 폭이 제2 및 제3 영역들(II, III)에 각각 형성되는 제2 및 제3 리세스들(414, 416)의 폭보다 클 수 있다.
기판(400) 상에 제1 내지 제3 리세스들(412, 414, 416)이 형성됨에 따라서, 기판(400)의 제1 내지 제3 영역들(I, II, III)에 각각 제1 내지 제3 액티브 핀들(402, 404, 406)이 정의될 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제3 액티브 핀들(402, 404, 406)은 기판(400) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(400) 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로의 제1 액티브 핀들(402) 사이의 거리는 상기 제2 방향으로의 제2 액티브 핀들(404) 사이의 거리 혹은 상기 제2 방향으로의 제3 액티브 핀들(406) 사이의 거리보다 클 수 있다.
도 62 내지 도 64를 참조하면, 도 4 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제1 내지 제3 리세스들(412, 414, 416)의 하부를 채우는 소자 분리 패턴(420)이 형성될 수 있다. 제1 액티브 핀(402)은 소자 분리 패턴(420)에 의해 측벽이 둘러싸인 제1 하부 액티브 패턴(402b), 및 소자 분리 패턴(420) 상면으로 돌출된 제1 상부 액티브 패턴(402a)을 포함할 수 있고, 제2 액티브 핀(404)은 소자 분리 패턴(420)에 의해 측벽이 둘러싸인 제2 하부 액티브 패턴(404b), 및 소자 분리 패턴(420) 상면으로 돌출된 제2 상부 액티브 패턴(404a)을 포함할 수 있으며, 제3 액티브 핀(406)은 소자 분리 패턴(420)에 의해 측벽이 둘러싸인 제3 하부 액티브 패턴(406b), 및 소자 분리 패턴(420) 상면으로 돌출된 제3 상부 액티브 패턴(406a)을 포함할 수 있다.
또한, 기판(400)의 제1 내지 제3 영역들(I, II, III) 상에 제1 내지 제3 더미 게이트 구조물들이 각각 형성될 수 있다. 상기 제1 더미 게이트 구조물은 기판(400)의 제1 영역(I) 상에 순차적으로 적층된 제1 더미 게이트 절연 패턴(432), 제1 더미 게이트 전극(442) 및 제1 더미 게이트 마스크(452)를 포함하도록 형성될 수 있고, 상기 제2 더미 게이트 구조물은 기판(400)의 제2 영역(II) 상에 순차적으로 적층된 제2 더미 게이트 절연 패턴(434), 제2 더미 게이트 전극(444) 및 제2 더미 게이트 마스크(454)를 포함하도록 형성될 수 있으며, 상기 제3 더미 게이트 구조물은 기판(400)의 제3 영역(III) 상에 순차적으로 적층된 제3 더미 게이트 절연 패턴(436), 제3 더미 게이트 전극(446) 및 제3 더미 게이트 마스크(456)를 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 내지 제3 더미 게이트 구조물들은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
도 65 내지 도 68을 참조하면, 도 9 내지 도 11을 참조로 설명한 공정들과 유사한 공정들을 수행한다.
즉, 상기 제1 및 제2 더미 게이트 구조물들이 형성된 기판(400)의 제1 내지 제3 영역들(I, II, III) 상에 제1 스페이서 막(460)을 형성하고, 기판(400)의 제3 영역(III)을 커버하는 제1 포토레지스트 패턴(10)을 제1 스페이서 막(460) 상에 형성한 후, 이를 식각 마스크로 사용하는 이방성 식각 공정을 수행한다.
이에 따라, 기판(400)의 제1 영역(I) 상에는, 상기 제1 더미 게이트 구조물의 상기 제1 방향으로의 양 측벽들 상에 제1 게이트 스페이서(462)가 형성될 수 있고, 제1 액티브 핀(402)의 상기 제2 방향으로의 양 측벽들 상에 제1 핀 스페이서(472)가 형성될 수 있다. 또한, 기판(400)의 제2 영역(II) 상에는, 상기 제2 더미 게이트 구조물의 상기 제1 방향으로의 양 측벽들 상에 제2 게이트 스페이서(464)가 형성될 수 있고, 제2 액티브 핀(404)의 상기 제2 방향으로의 양 측벽들 상에 제2 핀 스페이서(474)가 형성될 수 있다.
도 69 내지 도 68을 참조하면, 도 12 내지 도 24를 참조로 설명한 공정들과 유사한 공정들을 수행한다.
즉, 제1 포토레지스트 패턴(10)을 제거한 후, 상기 제1 더미 게이트 구조물에 인접한 제1 액티브 핀(402) 상부를 식각하여 제4 리세스(도시되지 않음)를 형성하고, 상기 제2 더미 게이트 구조물에 인접한 제2 액티브 핀(404) 상부를 식각하여 제5 리세스(도시되지 않음)를 형성할 수 있다.
구체적으로, 기판(400)의 제1 및 제2 영역들(I, II)에 각각 형성된 상기 제1 및 제2 더미 게이트 구조물들, 및 이들의 측벽에 각각 형성된 제1 및 제2 게이트 스페이서들(462, 464)을 식각 마스크로 사용하여 제1 및 제2 액티브 핀들(402, 404)의 상부를 제거함으로써 상기 제4 및 제5 리세스들을 형성할 수 있다. 이때, 제1 및 제2 핀 스페이서들(472, 474)도 함께 제거될 수 있으며, 기판(400)의 제3 영역(III) 상에는 제1 스페이서 막(460)이 잔류하고 있으므로 제3 액티브 핀(406)은 식각되지 않을 수 있다.
이후, 제1 내지 제4 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써, 상기 제4 및 제5 리세스들을 채우는 제1 및 제2 소스/드레인 층 구조물들(522, 524)을 제1 및 제2 액티브 핀들(402, 404) 상에 각각 형성할 수 있다.
이때, 제1 소스/드레인 층 구조물(522)은 제1 액티브 핀(402) 상에 순차적으로 적층된 제1 내지 제3 반도체 막들(502a, 502b, 502c), 및 제2 및 제3 반도체 막들(502b, 502c) 상에 형성된 제1 캐핑막(512)을 포함하도록 형성될 수 있다. 또한, 제2 소스/드레인 층 구조물(524)은 서로 인접하는 제2 액티브 핀들(404) 상에 각각 형성된 제4 반도체 막들(504a), 제4 반도체 막들(504a) 상면에 공통적으로 접촉하는 제5 반도체 막(504b), 제5 반도체 막(504b) 상에 형성된 제6 반도체 막(504c), 및 제5 및 제6 반도체 막들(504b, 504c) 상에 형성된 제2 캐핑막(514)을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제4 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 게르마늄 소스 가스, 식각 가스, 캐리어 가스, 및 p형 불순물 소스 가스를 사용하여 수행될 수 있으며, 이에 따라 피모스(PMOS) 트랜지스터의 소스/드레인 영역 역할을 수행하는 p형 불순물이 도핑된 실리콘-게르마늄 층이 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 층 구조물(522)의 최상면은 소자 분리 패턴(420) 상면으로부터 제1 높이(H1)를 가질 수 있으며, 제2 소스/드레인 층 구조물(524)의 상면은 소자 분리 패턴(420) 상면으로부터 제1 높이(H1)보다 큰 제2 높이(H2)를 가질 수 있다. 이때, 제2 소스/드레인 층 구조물(524)의 상면의 제2 높이(H2)는 상기 제2 방향을 따라 일정할 수 있다. 이에 따라, 제2 소스/드레인 층 구조물(524)은 상대적으로 큰 부피를 갖도록 형성될 수 있으며, 상기 제2 더미 게이트 구조물 하부의 제2 액티브 핀(404) 부분에 형성되는 채널에 충분한 압축 스트레스를 인가하여, 정공의 모빌리티를 증가시킬 수 있다.
또한, 제2 소스/드레인 층 구조물(524)은 제5 반도체 막(504b)에 비해 높은 p형 불순물 농도를 갖는 제6 반도체 막(504c)이 큰 부피로 형성되므로 낮은 저항을 가질 수 있으며, 또한 제6 반도체 막(504c)이 제5 반도체 막(504b)에 비해 높은 게르마늄 농도를 가지므로, 후속하여 형성되는 제2 콘택 플러그(654, 도 94 내지 도 99 참조)와의 접촉 저항이 낮을 수 있다.
한편, 제1 소스/드레인 층 구조물(522)은 제2 반도체 막(502b) 상에서 제3 반도체 막(502c)이 형성될 때 수평 방향의 성장이 억제되므로, 인접하는 제1 액티브 핀들(402) 상에 각각 형성되는 제1 소스/드레인 층 구조물들(522)이 서로 연결되어 병합되는 것이 방지될 수 있으며, 이에 따라 이들이 서로 전기적으로 연결되어 발생하는 전기적 불량이 감소될 수 있다.
도시하지는 않았으나, 제2 소스/드레인 층 구조물(524)은 도 25 내지 도 27을 참조로 설명한 각 형상들을 갖도록 형성될 수도 있다.
도 73 내지 도 77을 참조하면, 도 9 내지 도 11을 참조로 설명한 공정들과 유사한 공정들을 수행한다.
즉, 상기 제1 및 제2 더미 게이트 구조물들, 제1 및 제2 게이트 스페이서들(462, 464), 제1 및 제2 소스/드레인 층 구조물들(522, 524) 및 제1 스페이서 막(460)이 형성된 기판(400)의 제1 내지 제3 영역들(I, II, III) 상에 제2 스페이서 막(465)을 형성하고, 기판(400)의 제1 및 제2 영역들(I, II)을 커버하는 제2 포토레지스트 패턴(20)을 상기 제1 및 제2 더미 게이트 구조물들, 제1 및 제2 게이트 스페이서들(462, 464), 및 제1 및 제2 소스/드레인 층 구조물들(522, 524)상에 형성한 후, 이를 식각 마스크로 사용하는 이방성 식각 공정을 수행한다.
이에 따라, 기판(400)의 제3 영역(III) 상에는, 상기 제3 더미 게이트 구조물의 상기 제1 방향으로의 양 측벽들 상에 제3 게이트 스페이서 구조물(468)이 형성될 수 있으며, 또한 제3 액티브 핀(406)의 상기 제2 방향으로의 양 측벽들 상에 제3 핀 스페이서 구조물(478)이 형성될 수 있다. 제3 게이트 스페이서 구조물(468)은 상기 제3 더미 게이트 구조물의 측벽들 상에 순차적으로 적층된 제3 및 제4 게이트 스페이서들(463, 467)을 포함할 수 있으며, 제3 핀 스페이서 구조물(478)은 제3 액티브 핀(406) 상에 순차적으로 적층된 제3 및 제4 핀 스페이서들(473, 477)을 포함할 수 있으며,
예시적인 실시예들에 있어서, 제2 스페이서 막(465)은 제1 스페이서 막(460)과 서로 실질적으로 동일한 물질을 포함할 수 있으며, 이에 따라 제2 스페이서 막(465)은 기판(400)의 제1 및 제2 영역들(I, II) 상에서는 제1 및 제2 게이트 스페이서들(462, 464)과 병합될 수 있고, 기판(400)의 제3 영역(III) 상에서는 제1 스페이서 막(460)과 병합될 수도 있다.
도 78 내지 도 80을 참조하면, 도 12 내지 도 24를 참조로 설명한 공정들과 유사한 공정들을 수행한다.
즉, 제2 포토레지스트 패턴(20)을 제거한 후, 상기 제3 더미 게이트 구조물에 인접한 제3 액티브 핀(406) 상부를 식각하여 제6 리세스(도시되지 않음)를 형성할 수 있다.
구체적으로, 기판(400)의 제3 영역(III)에 형성된 상기 제3 더미 게이트 구조물, 및 이의 측벽에 형성된 제3 게이트 스페이서 구조물(468)을 식각 마스크로 사용하여 제3 액티브 핀(406)의 상부를 제거함으로써 상기 제6 리세스를 형성할 수 있다. 이때, 제3 핀 스페이서 구조물(478)도 함께 제거될 수 있으며, 기판(400)의 제1 및 제2 영역들(I, II) 상에는 제2 스페이서 막(465)이 잔류하고 있으므로 제1 및 제2 소스/드레인 층 구조물들(522, 524)은 식각되지 않을 수 있다.
이후, 제1 내지 제4 선택적 에피택시얼 성장(SEG) 공정을 다시 수행함으로써, 상기 제6 리세스를 채우는 제3 소스/드레인 층 구조물(526)을 제3 액티브 핀(406) 상에 형성할 수 있다.
이때, 제3 소스/드레인 층 구조물(526)은 서로 인접하는 제3 액티브 핀들(406) 상에 각각 형성된 제7 반도체 막들(506a), 제7 반도체 막들(506a) 상면에 공통적으로 접촉하는 제8 반도체 막(506b), 제8 반도체 막(506b) 상에 형성된 제9 반도체 막(506c), 및 제8 및 제9 반도체 막들(506b, 506c) 상에 형성된 제3 캐핑막(516)을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제4 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 탄소 소스 가스, 식각 가스, 캐리어 가스, 및 n형 불순물 소스 가스를 사용하여 수행될 수 있으며, 이에 따라 엔모스(NMOS) 트랜지스터의 소스/드레인 영역 역할을 수행하는 n형 불순물이 도핑된 실리콘 탄화물 층이 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 소스/드레인 층 구조물(526)의 상면은 소자 분리 패턴(420) 상면으로부터 제1 높이(H1)보다 큰 제3 높이(H3)를 가질 수 있다. 이때, 제3 소스/드레인 층 구조물(526)의 상면의 제3 높이(H3)는 상기 제2 방향을 따라 일정할 수 있다. 이에 따라, 제3 소스/드레인 층 구조물(526)은 상대적으로 큰 부피를 갖도록 형성될 수 있으며, 상기 제3 더미 게이트 구조물 하부의 제3 액티브 핀(406) 부분에 형성되는 채널에 충분한 인장 스트레스를 인가하여, 전자의 모빌리티를 증가시킬 수 있다. 제3 높이(H3)는 제2 높이(H2)와 실질적으로 동일할 수도 있고, 서로 다를 수도 있다.
한편, 도 81 및 도 82를 참조하면, 제3 소스/드레인 층 구조물(526)이 도 25 및 도 26을 참조로 설명한 형상을 갖도록 형성될 수도 있으며, 또한 도 83을 참조하면, 제3 소스/드레인 층 구조물(526)이 도 27을 참조로 설명한 형상을 갖도록 형성될 수도 있다.
도 81 내지 도 83에 도시된 제3 소스/드레인 층 구조물(526)의 경우, 상기 제1 내지 제4 선택적 에피택시얼 성장(SEG) 공정이 실리콘 소스 가스, 식각 가스, 캐리어 가스, 및 n형 불순물 소스 가스를 사용하여 수행되어, n형 불순물이 도핑된 단결정 실리콘 층이 형성될 수도 있다.
도 84 내지 도 87을 참조하면, 도 28 내지 도 35를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 상기 제1 내지 제3 더미 게이트 구조물들, 제1 및 제2 게이트 스페이서들(462, 464), 제2 스페이서 막(465), 제3 게이트 스페이서 구조물(468), 및 제1 내지 제3 소스/드레인 층 구조물들(522, 524, 526)을 덮는 절연막(530)을 제1 내지 제3 액티브 핀들(402, 404, 406) 및 소자 분리 패턴(420) 상에 충분한 높이로 형성한 후, 상기 제1 내지 제3 더미 게이트 구조물에 각각 포함된 제1 내지 제3 더미 게이트 전극들(442, 444, 446)의 상면이 노출될 때까지 절연막(530)을 평탄화한다.
이때, 제1 내지 제3 더미 게이트 마스크들(452, 454, 456)도 함께 제거될 수 있으며, 제2 스페이서 막(465) 및 제3 게이트 스페이서 구조물(468)의 상부도 부분적으로 제거될 수 있다. 제2 스페이서 막(465)은 부분적으로 제거되어 제1 및 제2 영역들(I, II)에 잔류할 수 있으며, 이하에서는 제1 및 제2 영역들(I, II)에 잔류하는 제2 스페이서 막(465) 부분을 각각 제5 및 제6 게이트 스페이서들(465a, 465b)로 지칭하기로 한다. 이에 따라, 제1 영역(I)에 형성된 제1 및 제5 게이트 스페이서들(462, 465a)은 함께 제1 게이트 스페이서 구조물(466)을 형성할 수 있으며, 제2 영역(II)에 형성된 제2 및 제6 게이트 스페이서들(464, 465b)은 함께 제2 게이트 스페이서 구조물(469)을 형성할 수 있다.
이후, 노출된 제1 내지 제3 더미 게이트 전극들(442, 444, 446) 및 그 하부의 제1 내지 제3 더미 게이트 절연 패턴들(432, 434, 436)을 제거하여, 제1 내지 제3 게이트 스페이서 구조물들(466, 469, 468)의 내측벽 및 제1 내지 제3 액티브 핀들(402, 404, 406)의 상면을 각각 노출시키는 제1 내지 및 제3 개구들(도시되지 않음)을 형성하고 이들을 각각 채우는 제1 내지 제3 게이트 구조물들(582, 584, 586)을 형성한다.
제1 게이트 구조물(582)은 순차적으로 적층된 제1 인터페이스 패턴(542), 제1 게이트 절연 패턴(552), 제1 일함수 조절 패턴(562) 및 제1 게이트 전극(572)을 포함할 수 있으며, 제1 소스/드레인 층 구조물(522)과 함께 제1 트랜지스터를 형성할 수 있다. 제2 게이트 구조물(584)은 순차적으로 적층된 제2 인터페이스 패턴(544), 제2 게이트 절연 패턴(554), 제2 일함수 조절 패턴(564) 및 제2 게이트 전극(574)을 포함할 수 있으며, 제2 소스/드레인 층 구조물(524)과 함께 제2 트랜지스터를 형성할 수 있다. 제3 게이트 구조물(586)은 순차적으로 적층된 제3 인터페이스 패턴(546), 제3 게이트 절연 패턴(556), 제3 일함수 조절 패턴(566) 및 제3 게이트 전극(576)을 포함할 수 있으며, 제3 소스/드레인 층 구조물(526)과 함께 제3 트랜지스터를 형성할 수 있다. 상기 제1 및 제2 트랜지스터들은 피모스 트랜지스터일 수 있으며, 상기 제3 트랜지스터는 엔모스 트랜지스터일 수 있다. 경우에 따라서, 상기 제1 트랜지스터는 엔모스 트랜지스터일 수도 있다.
도 88 내지 도 93을 참조하면, 도 36 내지 도 39를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 절연막(530), 제1 내지 제3 게이트 구조물들(582, 584, 586), 및 제1 내지 제3 게이트 스페이서 구조물들(466, 469, 468) 상에 제4캐핑막(590) 및 층간 절연막(600)을 순차적으로 형성하고, 절연막(530), 제4 캐핑막(590) 및 층간 절연막(600)을 관통하면서 제1 내지 제3 소스/드레인 층 구조물들(522, 524, 526)의 상면을 각각 노출시키는 제1 내지 제3 콘택 홀들(612, 614, 616)을 형성할 수 있다.
제1 내지 제3 콘택 홀들(612, 614, 616)의 형성 공정에서, 제1 내지 제3 소스/드레인 층 구조물들(522, 524, 526) 상면이 노출될 뿐만 아니라, 이들의 상부도 부분적으로 식각될 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 콘택 홀들(612, 614, 616)은 평탄한 저면을 갖도록 형성될 수 있으며, 이에 따라 상기 저면은 일정한 높이를 가질 수 있다. 이와는 달리, 도시되지는 않았으나, 도 40 내지 도 42를 참조로 설명한 공정과 유사하게, 제1 내지 제3 콘택 홀들(612, 614, 616)은 굴곡진 저면을 갖도록 형성될 수 있으며, 이에 따라 상기 저면의 높이는 일정하지 않을 수도 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 콘택 홀들(612, 614, 616)은 각각 제1 내지 제3 깊이들(D1, D2, D3)을 갖도록 형성될 수 있으며, 제1 깊이(D1)는 제2 깊이(D2) 및 제3 깊이(D3)보다 클 수 있다. 한편, 제2 및 제3 깊이들(D2, D3)은 서로 동일할 수도 있고 서로 다를 수도 있다.
도 94 내지 도 99를 참조하면, 도 43 내지 도 47을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
즉, 상기 노출된 제1 내지 제3 소스/드레인 층 구조물들(522, 524, 526)의 상면, 제1 내지 제3 콘택 홀들(612, 614, 616)의 측벽, 및 층간 절연막(600) 상면에 제1 금속막을 형성하고, 열처리 공정을 수행하여 제1 내지 제3 소스/드레인 층 구조물들(522, 524, 526) 상에 제1 내지 제3 금속 실리사이드 패턴들(622, 624, 626)을 각각 형성할 수 있다.
제1 금속 실리사이드 패턴(622)은 제1 내지 제3 부분들(622a, 622b, 622c)을 포함할 수 있고, 제2 금속 실리사이드 패턴(624)은 제4 내지 제6 부분들(624a, 624b, 624c)을 포함할 수 있으며, 제3 금속 실리사이드 패턴(626)은 제7 내지 제9 부분들(626a, 626b, 626c)을 포함할 수 있다.
이후, 제1 내지 제3 금속 실리사이드 패턴들(622, 624, 626) 상에 제1 내지 제3 콘택 홀들(612, 614, 616)을 각각 채우는 제1 내지 제3 콘택 플러그들(652, 654, 656)을 형성할 수 있다.
제1 콘택 플러그(652)는 제1 금속 패턴(642) 및 이의 저면 및 측벽을 커버하는 제1 배리어 패턴(632)을 포함할 수 있고, 제2 콘택 플러그(654)는 제2 금속 패턴(644) 및 이의 저면 및 측벽을 커버하는 제2 배리어 패턴(634)을 포함할 수 있으며, 제3 콘택 플러그(656)는 제3 금속 패턴(646) 및 이의 저면 및 측벽을 커버하는 제3 배리어 패턴(636)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제2 콘택 플러그들(652, 654, 656)은 평탄한 저면을 갖도록 형성될 수 있으며, 이에 따라 상기 저면은 일정한 높이를 가질 수 있다. 이와는 달리, 제1 내지 제2 콘택 플러그들(652, 654, 656)이 도 40 내지 도 42를 참조로 설명한 형상을 갖는 제1 내지 제3 콘택 홀들(612, 614, 616)을 각각 채우도록 형성되는 경우에는, 굴곡진 저면을 갖도록 형성될 수 있으며, 이에 따라 상기 저면의 높이는 일정하지 않을 수도 있다.
제1 내지 제3 콘택 플러그들(652, 654, 656)은 기판(400) 상면에 수직한 수직 방향을 따라 각각 제1, 제2 및 제6 길이들(L1, L2, L6)을 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 길이(L1)는 제2 및 제6 길이들(L2, L6)보다 클 수 있으며, 제2 및 제6 길이들(L2)은 서로 동일할 수도 있고 서로 다를 수도 있다.
이와는 달리, 제2 및 제3 콘택 플러그들(654, 656) 중 적어도 하나가 도 48 내지 도 50을 참조로 설명한 형상을 갖도록 형성될 수도 있으며, 이 경우에 제2 및 제6 길이들(L2, L6) 중 적어도 하나는 제1 길이(L1)와 실질적으로 동일할 수도 있다.
한편, 도 100은 제3 콘택 플러그(656)가 도 51 내지 도 53을 참조로 설명한 형상을 갖도록 형성된 것이 도시되어 있으며, 제3 콘택 플러그(656)는 부분적으로 제1 길이(L1)보다 큰 제7 길이(L7)를 가질 수 있다.
즉, 제3 소스/드레인 층 구조물(526)의 상면 및 제3 콘택 플러그(656)의 저면이 각각 굴곡진 형상을 가질 수 있으며, 이에 따라 이들 사이의 접촉 면적이 커져 접촉 저항이 감소될 수 있다. 이 경우, 제3 소스/드레인 층 구조물(526)은 n형 불순물이 도핑된 단결정 실리콘 층들이 적층된 구조를 가질 수 있다.
이후, 제1 내지 제3 콘택 플러그들(652, 654, 656)에 전기적으로 연결되는 배선(도시되지 않음) 및 비아(도시되지 않음) 등을 더 형성함으로써 상기 반도체 장치를 완성할 수 있다.
전술한 반도체 장치 제조 방법은 SEG 공정을 통해 형성된 소스/드레인 층을 포함하는 다양한 메모리 장치 및 시스템을 제조하는 데 사용될 수 있다. 예를 들어, 상기 반도체 장치 제조 방법은 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자의 제조 방법에 적용될 수 있다. 혹은 상기 반도체 장치 제조 방법은 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 제조 방법에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 20: 제1, 제2 포토레지스트 패턴
100: 기판 102, 104: 제1, 제2 액티브 핀
112, 114: 제1, 제2 리세스 120: 소자 분리 패턴
125: 제5 리세스
132, 134: 제1, 제2 더미 게이트 절연 패턴
142, 144: 제1, 제2 더미 게이트 전극
152, 154: 제1, 제2 더미 게이트 마스크
162, 164: 제1, 제2 게이트 스페이서
172, 174: 제1, 제2 핀 스페이서 182, 184: 제3, 제4 리세스
202a, 202b, 202c, 204a, 204b, 204c: 제1 내지 제6 반도체 막
212, 214, 290: 제1, 제2, 제3 캐핑막
222, 224: 제1, 제2 소스/드레인 층 구조물
230; 절연막 242, 244: 제1, 제2 인터페이스 패턴
252, 254; 제1, 제2 게이트 절연 패턴
262, 264: 제1, 제2 일함수 조절 패턴
272, 274: 제1, 제2 게이트 전극 282, 284: 제1, 제2 게이트 구조물
300: 층간 절연막 400: 기판
402, 404, 406: 제1, 제2, 제3 액티브 패턴
412, 414, 416: 제1, 제2, 제3 리세스
420: 소자 분리 패턴
432, 434, 436: 제1, 제2, 제3 더미 게이트 절연 패턴
442, 444, 446: 제1, 제2, 제3 더미 게이트 전극
452, 454, 456: 제1, 제2, 제3 더미 게이트 마스크
462, 464, 463, 467, 465a, 465b: 제1 내지 제6 게이트 스페이서
460, 465: 제1, 제2 스페이서 막
466, 469, 468: 제1, 제2, 제3 게이트 스페이서 구조물
472, 474, 473, 477: 제1 내지 제4 핀 스페이서
478: 제3 핀 스페이서 구조물
502a, 502b, 502c, 504a, 504b, 504c, 506a, 506b, 506c: 제1 내지 제9 반도체 막
512, 514, 516, 590: 제1, 제2, 제3, 제4 캐핑막
522, 524, 526: 제1, 제2, 제3 소스/드레인 층 구조물
530; 절연막
542, 544, 546: 제1, 제2, 제3 인터페이스 패턴
552, 554, 556; 제1, 제2, 제3 게이트 절연 패턴
562, 564, 566: 제1, 제2, 제3 일함수 조절 패턴
572, 574, 576: 제1, 제2, 제3 게이트 전극
582, 584, 586: 제1, 제2 게이트 구조물
600: 층간 절연막

Claims (20)

  1. 제1 및 제2 영역들을 갖는 기판의 상기 제1 영역 상에 형성된 제1 액티브 핀;
    상기 기판의 상기 제2 영역 상에 형성된 복수의 제2 액티브 핀들;
    상기 제1 및 제2 액티브 핀들 상에 각각 형성된 제1 및 제2 게이트 구조물들;
    상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 상에 형성된 제1 소스/드레인 층 구조물; 및
    상기 제2 게이트 구조물에 인접한 상기 제2 액티브 핀들의 상면에 공통적으로 접촉하며, 상기 제1 소스/드레인 층 구조물의 최상면보다 높은 최상면을 갖는 제2 소스/드레인 층 구조물을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제1 소스/드레인 층 구조물은 상기 제1 액티브 핀 상에 형성된 제1 반도체 막, 상기 제1 반도체 막 상에 형성된 제2 반도체 막, 및 상기 제2 반도체 막 상에 형성된 제3 반도체 막을 포함하고,
    상기 제2 소스/드레인 층 구조물은 상기 각 제2 액티브 핀들 상에 형성된 제4 반도체 막들, 상기 제4 반도체 막들 상에 공통적으로 형성된 제5 반도체 막, 및 상기 제5 반도체 막 상에 형성된 제6 반도체 막을 포함하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 제1 및 제4 반도체 막들은 제1 농도의 게르마늄을 포함하는 실리콘-게르마늄 층이고, 상기 제2 및 제5 반도체 막들은 상기 제1 농도보다 높은 제2 농도의 게르마늄을 포함하는 실리콘-게르마늄 층이며, 상기 제3 및 제6 반도체 막들은 상기 제2 농도보다 높은 제3 농도의 게르마늄을 포함하는 실리콘-게르마늄 층인 반도체 장치.
  4. 제 3 항에 있어서, 상기 제1 및 제4 반도체 막들은 제4 농도의 p형 불순물을 포함하고, 상기 제2 및 제5 반도체 막들은 상기 제4 농도보다 높은 제5 농도의 p형 불순물을 포함하며, 상기 제3 및 제6 반도체 막들은 상기 제5 농도보다 높은 제6 농도의 p형 불순물을 포함하는 반도체 장치.
  5. 제 2 항에 있어서, 상기 제1 및 제4 반도체 막들은 제1 농도의 탄소를 포함하는 실리콘 탄화물 층이고, 상기 제2 및 제5 반도체 막들은 상기 제1 농도보다 높은 제2 농도의 탄소를 포함하는 실리콘 탄화물 층이며, 상기 제3 및 제6 반도체 막들은 상기 제2 농도보다 높은 제3 농도의 탄소를 포함하는 실리콘 탄화물 층인 반도체 장치.
  6. 제 2 항에 있어서, 상기 각 제1 및 제2 액티브 핀들은 상기 기판 상면에 평행한 제1 방향으로 연장되고, 상기 각 제1 및 제2 게이트 구조물들은 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 장치.
  7. 제 6 항에 있어서, 상기 제2 반도체 막은 상기 제2 방향으로 자른 단면이 6각형에 유사한 제1 형상을 갖고, 상기 제3 반도체 막은 상기 제2 반도체 막의 상부 측면 상에 형성되며,
    상기 제5 반도체 막은 상기 제2 방향으로 자른 단면이 상기 각 제2 액티브 핀들 상에 형성된 6각형 혹은 5각형에 유사한 제2 형상들이 상기 제2 방향을 따라 서로 연결된 형상을 갖고, 상기 제6 반도체 막은 상기 제5 반도체 막의 상부 측면 상에 형성된 반도체 장치.
  8. 제 7 항에 있어서, 상기 제6 반도체 막은 상기 제2 방향으로 자른 단면의 상면이 상기 제5 반도체 막의 최상면과 실질적으로 동일한 높이에 형성된 반도체 장치.
  9. 제 7 항에 있어서, 상기 제6 반도체 막은 상기 제2 방향으로 자른 단면의 상면이 상기 제2 방향을 따라 일정한 높이를 갖는 반도체 장치.
  10. 제 7 항에 있어서, 상기 제2 방향으로 자른 단면에서, 상기 제5 반도체 막의 상기 제2 형상들 중에서 최외곽에 배치된 각 제2 형상들의 상부 외측면 상에 형성된 상기 제6 반도체 막 부분의 두께가 상기 최외곽에 배치된 각 제2 형상들의 상부 내측면 상에 형성된 상기 제6 반도체 막 부분의 두께 혹은 상기 제5 반도체 막의 상기 제2 형상들 중에서 나머지 각 제2 형상들의 상부 측면 상에 형성된 상기 제6 반도체 막 부분의 두께보다 얇은 반도체 장치.
  11. 제 7 항에 있어서, 상기 제2 방향으로 자른 단면에서, 상기 제2 반도체 막의 상부 측면 상에 형성된 상기 제3 반도체 막 부분의 두께는 상기 제5 반도체 막의 상기 제2 형상들 중에서 최외곽에 배치된 각 제2 형상들의 상부 내측면 상에 형성된 상기 제6 반도체 막 부분의 두께 혹은 상기 제5 반도체 막의 상기 제2 형상들 중에서 나머지 각 제2 형상들의 상부 측면 상에 형성된 상기 제6 반도체 막 부분의 두께보다 얇은 반도체 장치.
  12. 제 2 항에 있어서, 상기 제1 소스/드레인 층 구조물은 상기 제2 및 제3 반도체 막들의 적어도 일부 표면을 감싸는 제1 실리콘 층을 더 포함하고,
    상기 제2 소스/드레인 층 구조물은 상기 제5 및 제6 반도체 막들의 적어도 일부 표면을 감싸는 제2 실리콘 층을 더 포함하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 제1 소스/드레인 층 구조물 상에 형성된 제1 콘택 플러그; 및
    상기 제2 소스/드레인 층 구조물 상에 형성된 제2 콘택 플러그를 더 포함하는 반도체 장치.
  14. 제 13 항에 있어서, 상기 제1 콘택 플러그의 상기 기판 상면에 수직한 수직 방향으로의 제1 길이는 상기 제2 콘택 플러그의 상기 수직 방향으로의 제2 길이보다 큰 반도체 장치.
  15. 제1 및 제2 영역들을 갖는 기판의 상기 제1 영역 상에 형성된 제1 액티브 핀;
    상기 기판의 상기 제2 영역 상에 형성된 복수의 제2 액티브 핀들;
    상기 제1 및 제2 액티브 핀들 상에 각각 형성된 제1 및 제2 게이트 구조물들;
    상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 상에 형성된 제1 소스/드레인 층 구조물;
    상기 제2 게이트 구조물에 인접한 상기 제2 액티브 핀들의 상면에 공통적으로 접촉하며, 상기 제1 소스/드레인 층 구조물의 최상면과 실질적으로 동일한 높이의 최상면을 갖는 제2 소스/드레인 층 구조물;
    상기 제1 소스/드레인 층 구조물 상에 형성된 제1 콘택 플러그; 및
    상기 제2 소스/드레인 층 구조물 상에 형성되며 일정한 높이의 저면을 갖는 제2 콘택 플러그를 포함하는 반도체 장치.
  16. 제1 내지 제3 영역들을 갖는 기판의 상기 제1 영역 상에 형성된 제1 액티브 핀;
    상기 기판의 상기 제2 및 제3 영역들 상에 각각 형성된 복수의 제2 액티브 핀들 및 복수의 제3 액티브 핀들;
    상기 제1 내지 제3 액티브 핀들 상에 각각 형성된 제1 내지 제3 게이트 구조물들;
    상기 제1 게이트 구조물에 인접한 상기 제1 액티브 핀 상에 형성된 제1 에피택시얼 층 구조물;
    상기 제2 게이트 구조물에 인접한 상기 제2 액티브 핀들의 상면에 공통적으로 접촉하는 제2 에피택시얼 층 구조물;
    상기 제3 게이트 구조물에 인접한 상기 제3 액티브 핀들의 상면에 공통적으로 접촉하는 제3 에피택시얼 층 구조물;
    상기 제1 에피택시얼 층 구조물 상에 형성된 제1 콘택 플러그;
    상기 제2 에피택시얼 층 구조물 상에 형성된 제2 콘택 플러그; 및
    상기 제3 에피택시얼 층 구조물 상에 형성된 제3 콘택 플러그를 포함하며,
    상기 제2 및 제3 콘택 플러그들 중 적어도 하나의 저면은 일정한 높이를 갖는 반도체 장치.
  17. 제 16 항에 있어서, 상기 제2 에피택시얼 층은 실리콘-게르마늄을 포함하고, 상기 제3 에피택시얼 층은 실리콘 탄화물을 포함하는 반도체 장치.
  18. 제1 및 제2 영역들을 갖는 기판 상에 소자 분리 패턴을 형성하여 상기 제1 영역 상에 제1 액티브 핀을 정의하고 상기 제2 영역 상에 제2 액티브 핀들을 정의하고;
    상기 제1 및 제2 액티브 핀들 상에 제1 및 제2 더미 게이트 구조물들을 각각 형성하고;
    선택적 에피택시얼 성장(SEG) 공정을 수행하여 상기 제1 더미 게이트 구조물에 인접한 상기 제1 액티브 핀 상에 제1 소스/드레인 층 구조물을 형성하고, 상기 제2 더미 게이트 구조물에 인접한 상기 제2 액티브 핀들의 상면에 공통적으로 접촉하며 상기 제1 소스/드레인 층 구조물의 최상면보다 높은 최상면을 갖는 제2 소스/드레인 층 구조물을 형성하고; 그리고
    상기 제1 및 제2 더미 게이트 구조물들을 각각 제1 및 제2 게이트 구조물들로 치환하는 것을 포함하는 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서, 상기 선택적 에피택시얼 성장 공정을 수행하는 것은,
    상기 제1 및 제2 더미 게이트 구조물들에 인접한 상기 제1 및 제2 액티브 핀들 상부를 식각하여 제1 및 제2 리세스들을 각각 형성하고; 그리고
    실란(SiH4) 혹은 다이실란(Si2H6)을 포함하는 실리콘 소스 가스, 게르마늄 소스 가스 및 염화수소(HCl)를 사용하여 상기 선택적 에피택시얼 성장 공정을 수행함으로써, 상기 제1 및 제2 리세스들을 각각 채우는 상기 제1 및 제2 소스/드레인 층 구조물들을 형성하는 반도체 장치의 제조 방법.
  20. 제1 내지 제3 영역들을 갖는 기판 상에 소자 분리 패턴을 형성하여 상기 제1 영역 상에 제1 액티브 핀을 정의하고 상기 제2 및 제3 영역들 상에 각각 복수의 제2 액티브 핀들 및 복수의 제3 액티브 핀들을 정의하고;
    상기 제1 내지 제3 액티브 핀들 상에 제1 내지 제3 더미 게이트 구조물들을 각각 형성하고;
    선택적 에피택시얼 성장(SEG) 공정을 수행하여, 상기 제1 더미 게이트 구조물에 인접한 상기 제1 액티브 핀 상에 제1 소스/드레인 층 구조물을 형성하고, 상기 제2 게이트 구조물에 인접한 상기 제2 액티브 핀들의 상면에 공통적으로 접촉하는 제2 소스/드레인 층 구조물을 형성하며, 상기 제3 게이트 구조물에 인접한 상기 제3 액티브 핀들의 상면에 공통적으로 접촉하는 제3 소스/드레인 층 구조물을 형성하고;
    상기 제1 내지 제3 더미 게이트 구조물들을 각각 제1 내지 제3 게이트 구조물들로 치환하고;
    상기 제1 내지 제3 소스/드레인 층 구조물 상에 각각 제1 내지 제3 콘택 플러그들을 형성하는 것을 포함하며,
    상기 제2 및 제3 콘택 플러그들 중 적어도 하나의 저면이 일정한 높이를 갖도록 형성되는 반도체 장치의 제조 방법.
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