KR20190062317A - 로우-k 피처 형성 공정 및 그 공정에 의해 형성된 구조물 - Google Patents

로우-k 피처 형성 공정 및 그 공정에 의해 형성된 구조물 Download PDF

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KR20190062317A
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Abstract

본 발명의 실시예들은 로우-k의 유전체 물질, 예를 들어, FinFET 디바이스에서 로우-k의 게이트 스페이서 층을 형성하는 방법에 관한 것이다. 로우-k의 유전체 물질은 2 개의 실리콘 원자들 사이에 결합된 적어도 하나의 탄소 원자를 포함하는 일반적인 화학 구조를 갖는 전구체를 사용하여 형성될 수 있다. 유전체 물질의 목표 k 값은 유전체 물질의 탄소 농도를 제어함으로써 달성될 수 있다.

Description

로우-k 피처 형성 공정 및 그 공정에 의해 형성된 구조물{LOW-K FEATURE FORMATION PROCESSES AND STRUCTURES FORMED THEREBY}
본 출원은 "로우-k 피처 형성 공정 및 그 공정에 의해 형성된 구조물들"이라는 발명의 명칭으로 2017년 11월 28일자로 출원된 미국 가특허 출원 번호 제62/591,316호의 이익 및 우선권을 주장하는 출원으로서, 그 전체 내용이 본 명세서에 참고로 인용된다.
반도체 산업이 제조 및 설계 이슈들로부터 보다 높은 디바이스 밀도, 보다 높은 성능, 및 보다 낮은 비용들의 도전을 추구하면서 나노미터 기술 공정 노드들로 진보함에 따라, 핀형 전계 효과 트랜지스터(Fin Field Effect Transistor; FinFET)와 같은 3 차원 설계들이 개발되고 있다. FinFET 디바이스들은 채널 영역 및 소스/드레인 영역이 형성되는 높은 종횡비를 갖는 반도체 핀들(semiconductor fins)을 일반적으로 포함한다. 보다 빠르고, 보다 신뢰성 있고, 보다 양호하게 제어되는 반도체 트랜지스터 디바이스들을 제조하기 위해 채널의 증가된 표면적의 이점을 이용하는 핀 구조물(예를 들어, 랩핑)의 측면 위에 및 그 측면을 따라 게이트가 형성된다. 그러나, 축척(scaling)이 감소됨에 따라 새로운 도전들에 직면하게 되었다.
본 개시의 양태들은 첨부된 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 피처들은 축척에 따라 그려진 것이 아니라는 점을 알 수 있다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 늘리거나 또는 줄일 수 있다.
도 1a 내지 도 1c, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 및 도 5b는 일부 실시예들에 따라 반도체 디바이스를 형성하는 예시적인 공정의 중간 단계들에서의 각각의 중간 구조물들의 다양한 도면들이다.
도 6a 및 도 6b는 일부 실시예들에 따라 반도체 디바이스를 형성하는 다른 예시적인 공정의 중간 단계에서의 중간 구조물의 단면도이다.
도 7은 일부 실시예들에 따라 게이트 스페이서를 형성하기 위한 공정 흐름도이다.
도 8은 일부 실시예들에 따라 탄소 농도를 제어함으로써 로우-k 물질을 형성하기 위한 공정 흐름도이다.
도 9는 일부 실시예들에 따른 도 7의 공정 흐름도에 따라 형성된 로우-k의 게이트 스페이서 층의 추가의 세부 사항을 도시하는 도 6a의 중간 구조물의 일부분의 단면도이다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간단히 하기 위해 구성 요소들 및 배치들(arrangements)의 특정 예시들이 아래에 설명된다. 이들은 물론 단지 예시들이며 이들 기재 내용으로 제한하고자 의도되는 것은 아니다. 예를 들어, 다음의 설명에서 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간단하고 명료하게 하기 위한 것이지, 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 지시하지는 않는다.
또한, "아래(beneath)", "아래(below)", "하부의(lower)", "위(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들(spatially relative terms)은 도면들에 도시된 바와 같이 하나의 소자 또는 피처의 다른 소자(들) 또는 피처(들)의 관계를 기술하기 위한 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 부가하여 사용 또는 동작 중에 디바이스(device)의 상이한 방향들을 포함하도록 의도된다. 장치(apparatus)는 다르게 지향될 수 있고(90도 회전되거나 또는 다른 방향으로 회전될 수 있음), 또한 그에 따라서 본 명세서에서 사용되는 공간적으로 상대적인 기술어들도 이와 마찬가지로 해석될 수 있다.
로우-k의 피처들을 갖는 반도체 디바이스 구조물들 및 로우-k의 피처들을 형성하는 방법들이 본 명세서에서 설명된다. 본 명세서에서 사용된 바와 같이, 로우-k는 4.2 미만, 특히 4.0 이하와 같은 실리콘 이산화물보다 낮은 유전 상수를 일반적으로 지칭한다. 본 명세서에서 설명된 다양한 로우-k의 피처들은 반도체 디바이스 구조물에서 구현될 수 있다. 또한, 로우-k의 피처들을 형성하기 위한 공정들은 본 명세서에 기술된 다른 공정들 또는 다른 공정들 및/또는 문맥 내에서 구현될 수 있다. 본 명세서에 설명된 실시예들의 일부 양태들은 디바이스에서 k 값을 낮춤으로써 디바이스의 성능을 향상시킬 수 있으며, 그에 따라 디바이스의 저항-커패시턴스(RC) 지연 값을 낮춘다. 다른 이점들도 달성될 수 있다.
일부 실시예들에서, 로우-k 층은 실리콘-탄소를 포함하는 유전체 물질이다. 일부 실시예들에서, 로우-k 층은 4.0 미만의 k 값을 갖는다. 예를 들어, 로우-k 층은 3.0 내지 4.0 범위 내의 k 값을 갖는다. 일부 실시예들에서, 로우-k 층의 k 값은 탄소의 농도를 제어함으로써 달성된다. 로우-k 층의 탄소의 농도는 k 값과 관련된 막 밀도에 영향을 줄 수 있다. 예를 들어, 로우-k 층 내의 탄소의 농도의 증가는 로우-k 층의 밀도를 감소시킬 수 있으며, 이는 낮은 k 값을 유도할 수 있다. 로우-k 층에서의 탄소의 농도의 감소는 로우-k 층의 밀도를 증가시킬 수 있으며, 이는 상승된 k 값을 초래할 수 있다. 일부 실시예들에서, 게이트 스페이서 구조물의 유전체 막과 같은 로우-k 층은 0 원자% 초과 내지 약 30 원자% 범위 내의 탄소의 농도를 갖는다.
로우-k 층은 실리콘-탄소 소스(source) 전구체 및 산소 소스 전구체를 교대로 펄싱함으로써 원자 층 퇴적(ALD) 공정을 사용하여 형성될 수 있다. 로우-k 층 내의 탄소의 농도는 실리콘-탄소 소스 전구체의 조성, 전구체들의 유속, 및/또는 원자 층 퇴적(ALD) 사이클의 동작들의 지속 기간을 조정함으로써 제어될 수 있다. 실리콘-탄소 소스 전구체는 2 개의 실리콘 원자들 사이에 하나 이상의 탄소 원자들을 갖는 분자 구조물을 포함할 수 있다. 일부 실시예들에서, 탄소의 농도는 실리콘에 비해 더 많거나 적은 탄소를 갖는 실리콘-탄소 소스 전구체 조성물을 선택함으로써 제어될 수 있다. 일부 실시예들에서, 탄소의 농도는 실리콘-탄소 소스 전구체와 또 다른 전구체(예를 들어, 산소 소스 전구체) 사이의 더 높거나 또는 더 낮은 유량비를 선택함으로써 제어될 수 있다.
일부 실시예들에서, 게이트 스페이서 구조물에서와 같이 로우-k 층은 로우-k 층에서 임의의 경우에서 5 원자% 미만의 질소의 농도를 갖는다. 예를 들어, 로우-k 층 내의 질소의 농도는 0 내지 약 3 원자%의 범위 내일 수 있다.
전술한 내용은 본 명세서에 기재된 실시예들의 일부 양태들을 개괄적으로 설명한다. 본 명세서에 설명된 일부 실시예들은 일부 실시예들에서 조합된 특정 양태들을 갖는 핀형 전계 효과 트랜지스터들(FinFETs)의 문맥으로 설명되어, 이들 양태들이 명확하고 간략하게 설명될 수 있다. 다양한 양태들이 본 명세서에 기술된 다른 양태들이 없이 구현될 수 있다. 본 개시의 일부 양태들의 구현 예는 다른 공정들, 다른 디바이스들, 및/또는 다른 층들에서 사용될 수 있다. 예를 들어, 다른 예시적인 디바이스들은 평면 FETs, HGAA(Horizontal Gate All Around) FETs, VGAA(Vertical Gate All Around) FETs, 및 다른 디바이스들을 포함할 수 있다. 당업자는 다른 실시예들의 범위 내에서 고려될 수 있는 다른 변경들을 쉽게 이해할 것이다. 방법 실시예들이 특정 순서로 설명될 수 있지만, 다양한 다른 방법 실시예들은 임의의 논리적 순서로 수행될 수 있으며, 본 명세서에 설명된 것보다 더 적거나 많은 단계들을 포함할 수 있다.
또한, 도 1a - 도 1c 내지 도 5a 및 도 5b는 일부 실시예들에 따라 반도체 디바이스를 형성하는 예시적인 공정의 중간 단계들에서의 각각의 중간 구조물들의 도면들이다. 특히, 도 1a - 도 1c 내지 도 5a 및 도 5b는 게이트-퍼스트 공정으로 FinFET 구조물들을 형성하는 단계들을 설명한다. 또한, 도 1a, 도 1b, 도 1c 내지 도 4a, 도 4b 및 도 6a, 도 6b는 본 명세서에 설명된 대체 게이트 공정의 추가의 양태들을 도시한다.
또한, 도 1a, 도 1b 및 도 1c는 일부 실시예들에 따라 반도체 디바이스를 형성하는 예시적인 공정의 단계에서의 중간 구조물의 상이한 도면들을 도시한다. 또한, 도 1a 및 도 1b는 중간 구조물의 상이한 단면도이고, 도 1c는 중간 구조물의 사시도이다.
핀들(Fins)(74)은 반도체 기판(70) 상에 배치된다. 절연 영역들(78)은 반도체 기판(70) 상에 배치되며 인접한 핀들(74) 사이에 배치된다. 핀들(74)의 각각은 인접한 절연 영역들(78) 사이에서 상부로 돌출한다. 유전체 층(80), 게이트 층(82), 및 마스크(84)를 각각 포함하는 게이트 스택들(또는 더 일반적으로, 게이트 구조물들)이 핀들(74)의 측벽들 및 상부 표면들을 따라 형성된다. 핀들(74)의 각각의 영역들 내에 소스/드레인 영역들(52a-52f)이 배치된다.
도 1c는 다른 도면들에 사용된 참조 단면도를 추가로 도시한다. 단면 A-A는 예를 들어 대향하는 소스/드레인 영역들(52a-52c) 사이의 하나의 핀(74) 내의 채널들을 따라 평면 내에 있다. 단면 B-B는 단면 A-A에 수직인 평면에 있고 인접한 핀들(74)에서 소스/드레인 영역(52a) 및 소스/드레인 영역(52d)을 가로 지른다. "A" 표시로 끝나는 도면들은 단면 A-A에 대응하는 다양한 처리의 예들에서의 단면도를 도시하고, "B" 표시로 끝나는 도면들은 단면 B-B에 대응하는 다양한 처리 예들에서의 단면도를 예시한다. 일부 도면들에서, 본 명세서에 도시된 구성 요소들 또는 피처들의 일부 참조 번호들은 다른 구성 요소들 또는 피처들을 모호하게 하는 것을 피하기 위해 생략될 수 있고, 이것은 도면들을 쉽게 나타내기 위한 것이다.
반도체 기판(70)은 (예를 들어, p-형 또는 n-형 도펀트로) 도핑되거나 또는 도핑되지 않은 벌크 반도체 기판, SOI(semiconductor-on-insulator) 기판 등일 수 있거나 포함할 수 있다. 반도체 기판(70)의 반도체 물질은 실리콘(Si) 또는 게르마늄(Ge)을 포함하는 원소 반도체; 화합물 반도체; 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
핀들(74)은 핀들(74) 사이에서 트렌치들을 에칭함으로써 반도체 기판(70)으로부터 형성될 수 있다. 절연 영역들(78)은 핀들(74) 사이의 트렌치들 내에 형성될 수 있다. 절연 영역들(78)은 산화물(예를 들어, 실리콘 산화물), 질화물 등, 또는 이들의 조합과 같은 절연 물질일 수 있거나 또는 이 절연 물질을 포함할 수 있다. 핀들(74)은 적어도 부분적으로 반도체 기판(70) 상의 활성 영역들로서 핀들(74)을 묘사할 수 있는 인접한 절연 영역들(78) 사이로부터 돌출한다. 핀들(74) 및 절연 영역들(78)은 임의의 허용 가능한 공정들에 의해 형성될 수 있으며 임의의 허용 가능한 물질을 포함할 수 있다. 일부 예시들에서, 핀들(74)은 헤테로에피택셜 구조물들(예를 들어, 반도체 기판(70)의 반도체 물질에 격자 부정합된 물질) 또는 다른 구조물들을 포함할 수 있다.
게이트 스택들은 핀들(74)에 수직으로 측방향으로 연장되어 있다. 게이트 스택들은 게이트-퍼스트 공정의 동작 게이트 스택들이거나 대체 게이트 공정의 더미 게이트 스택들일 수 있다. 게이트 스택들을 위한 유전체 층(80), 게이트 층(82), 및 마스크(84)는 적합한 공정에 의해 각각의 층들을 순차적으로 형성한 다음, 적합한 포토리소그래피 및 에칭 공정에 의해 이들 층들을 게이트 스택들에 패터닝함으로써 형성될 수 있다.
게이트-퍼스트 공정에서, 유전체 층(80)은 게이트 유전체일 수 있고, 게이트 층(82)은 게이트 전극일 수 있다. 예를 들어, 게이트 유전체들은 실리콘 산화물, 실리콘 질화물, 하이-k의 유전체 물질 등, 또는 이들의 다중 층들일 수 있거나 포함할 수 있다. 하이-k의 유전체 물질은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 금속 산화물 또는 규산염, 이들의 다중 층들, 또는 이들의 조합을 포함할 수 있다. 게이트 전극들은 실리콘(예를 들어, 도핑되거나 도핑되지 않을 수 있는 폴리실리콘), 금속 함유 물질(티타늄, 텅스텐, 알루미늄, 루테늄 등), 또는 이들의 조합(예를 들어, 실리사이드 또는 이들의 다중 층들)일 수 있거나 포함할 수 있다. 마스크(84)는 실리콘 질화물, 실리콘 산 질화물, 실리콘 탄소 질화물 등, 또는 이들의 조합일 수 있거나 포함할 수 있다.
대체 게이트 공정에서, 유전체 층(80)은 계면 유전체일 수 있고, 게이트 층(82)은 더미 게이트일 수 있다. 예를 들어, 계면 유전체들은 실리콘 산화물, 실리콘 질화물 등, 또는 이들의 다중 층들일 수 있거나 포함할 수 있다. 더미 게이트들은 실리콘(예를 들어, 폴리실리콘) 또는 다른 물질일 수 있거나 포함할 수 있다. 마스크(84)는 실리콘 질화물, 실리콘 산 질화물, 실리콘 탄소 질화물 등, 또는 이들의 조합일 수 있거나 포함할 수 있다.
또한, 도 2a 및 도 2b는 게이트 스택들 및 핀들(74)의 측벽들 및 상부 표면들을 따른 제1 게이트 스페이서 층(86) 및 로우-k의 게이트 스페이서 층(88)의 형성을 도시한다. 제1 게이트 스페이서 층(86)은 핀들(74) 및 게이트 스택들의 측벽들 및 상부 표면들을 따라(예를 들어, 유전체 층들(80), 게이트 층들(82) 및 마스크들(84)의 측벽들을 따라, 및 마스크들(84)의 상부 표면들을 따라) 및 절연 영역들(78)의 상부 표면들 상에 등각으로 배치된다. 제1 게이트 스페이서 층(86)은 실리콘 옥시카보니트라이드(SiOxCNy) 또는 다른 물질일 수 있거나 포함할 수 있다. 일부 예시들에서, 제1 게이트 스페이서 층(86)은 ALD 공정을 사용하여 퇴적될 수 있지만, 다른 퇴적 기술들이 사용될 수 있다. 일부 실시예들에서, 제1 게이트 스페이서 층(86)은 생략될 수 있다.
제1 게이트 스페이서 층(86)을 구현하는 실시예들에서, 로우-k의 게이트 스페이서 층(88)은 제1 게이트 스페이서 층(86) 상에 등각으로 퇴적된다. 제1 게이트 스페이서 층(86)을 생략하는 실시예들에서, 로우-k의 게이트 스페이서 층(88)은 핀들(74) 및 게이트 스택들의 측벽들 및 상부 표면들을 따라(예들 들어, 유전체 층들(80), 게이트 층들(82) 및 마스크들(84)의 측벽들, 및 마스크들(84)의 상부 표면들을 따라) 및 절연 영역들(78)의 상부 표면들 상에 등각으로 퇴적된다. 일부 실시예들에서, 로우-k의 게이트 스페이서 층(88)의 적합성은 게이트 스택의 측벽들 상의 두께(88b)와 같은 수직 벽을 따르는 두께 대 게이트 스택의 상부 표면 상의 두께(88a)와 같은 수평면 상의 두께의 비율로 측정될 수 있다. 일 실시예에서, 로우-k의 게이트 스페이서 층(88)의 적합성은 약 95 % 내지 약 105 %의 범위 내에서와 같이 95 %보다 크다.
로우-k의 게이트 스페이서 층(88)은 실리콘-탄소를 포함하는 유전체 층이다. 일부 실시예들에서, 로우-k의 게이트 스페이서 층(88)은 실리콘 옥시 카바이드(SiOC) 또는 다른 물질일 수 있거나 포함할 수 있다. 일부 예시들에서, 로우-k의 게이트 스페이서 층(88)은 ALD 공정을 사용하여 퇴적될 수 있지만, 다른 퇴적 기술들이 사용될 수 있다. 일부 실시예들에서, 로우-k의 게이트 스페이서 층(88)은 4.0 보다 낮은 k 값을 갖는다. 예를 들어, 로우-k의 게이트 스페이서 층(88)은 3.0 내지 4.0 범위의 k 값을 갖는다. 일부 실시예들에서, 로우-k의 게이트 스페이서 층(88)의 k 값은 로우-k의 게이트 층(88) 내의 탄소의 농도를 제어함으로써 달성된다. 일부 실시예들에서, 로우-k의 게이트 스페이서 층(88)은 0 원자% 초과 내지 약 30 원자% 범위의 탄소의 농도를 갖는다. 탄소의 농도가 높을수록 밀도가 낮고 k 값이 낮은 막이 생성될 수 있다. 일부 실시예들에서, 로우-k의 게이트 스페이서 층(88)은 1.0 g/cm3 내지 3.0 g/cm3 의 범위, 예를 들어 약 1.8 g/cm3 의 밀도를 갖는다.
로우-k의 게이트 스페이서 층(88)을 퇴적하기 위한 ALD 공정을 구현하는 일부 실시예들에서, 로우-k의 게이트 스페이서 층(88)은 실리콘-탄소 소스 전구체 및 산소 소스 전구체를 교대로 펄싱함으로써 형성될 수 있다. 로우-k의 게이트 스페이서 층(88) 내의 탄소의 농도는 실리콘-탄소 소스 전구체의 조성, 전구체들의 유속, 및/또는 ALD 사이클의 동작들의 지속 기간들을 조정함으로써 제어될 수 있다. 실리콘-탄소 소스 전구체는 2 개의 실리콘 원자들 사이에 하나 이상의 탄소 원자들을 갖는 분자 구조물을 포함할 수 있다. 일부 실시예들에서, 탄소의 농도는 실리콘에 비해 많거나 적은 탄소를 갖는 실리콘-탄소 소스 전구체 조성을 선택함으로써 제어될 수 있다. 일부 실시예들에서, 탄소의 농도는 실리콘-탄소 소스 전구체와 산소 소스 전구체 사이의 더 높거나 또는 더 낮은 유량비를 선택함으로써 제어될 수 있다.
일부 실시예에서, 로우-k의 게이트 스페이서 층(88)을 형성하기 위해 ALD 공정에 사용되는 전구체들은 낮은 질소 농도를 갖는 막을 가져 오는 질소를 포함하지 않는다. 일부 실시예들에서, 로우-k의 게이트 스페이서 층(88)은 로우-k의 게이트 스페이서 층(88)의 임의의 경우에 3 원자% 미만인 질소의 농도를 갖는다. 예를 들어, 로우-k의 게이트 스페이서 층(88) 내의 질소의 농도는 0 내지 약 3 원자%의 범위일 수 있다. 질소의 농도가 낮으면 낮은 k 값이 된다.
로우-k의 게이트 스페이서 층(88)의 예시들 및 로우-k의 게이트 스페이서 층(88)의 예시들을 형성하는 ALD 공정들의 추가의 세부 사항은 도 8 및 도 9와 관련하여 아래에서 설명된다.
도 3a 및 도 3b는 게이트 스페이서들의 형성을 도시한다. 게이트 스택들(예를 들어, 유전체층(80), 게이트 층(82), 및 마스크(84)의 측벽들)의 측벽들을 따라 및 핀들(74) 위에 게이트 스페이서들(예를 들어, 도시된 바와 같은 2 층의 게이트 스페이서들)이 형성된다. 게이트 스페이서들은 로우-k의 게이트 스페이서 층(88) 및 제1 게이트 스페이서 층(86)을 이방성으로 에칭함으로써 형성될 수 있다. 에칭 공정은 RIE, NBE, 또는 다른 에칭 공정을 포함할 수 있다. 다층 게이트 스페이서들은 다른 실시예들에서 추가 층 및/또는 상이한 층 및/또는 물질들을 포함할 수 있다. 또한, 잔류 게이트 스페이서들은 로우-k의 게이트 스페이서 층(88) 및 제1 게이트 스페이서 층(86)의 퇴적 및 게이트 스페이서들을 형성하기 위한 이들 층들의 이방성 에칭의 결과로서 핀들(74)의 측벽들을 따라 형성될 수 있다.
도 4a 및 도 4b는 에피택시 소스/드레인 영역(92), 접촉 에칭 정지 층(CESL)(96), 및 제1 층간 유전체(ILD)(100)의 형성을 도시한다. 리세스들은 우선 에피택시 소스/드레인 영역들(92)의 형성 이전에 게이트 스택들의 대향 측면들 상의 핀들(74)에 형성된다. 리세싱은 에칭 공정에 의해 수행될 수 있다. 리세스는 구현된 에칭 공정에 기초하여 다양한 단면 프로파일들을 가질 수 있다. 에피택시 소스/드레인 영역들(92)은 리세스로 형성된다. 에피택시 소스/드레인 영역들(92)은 실리콘 게르마늄, 실리콘 카바이드, 실리콘 인, 순수 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등일 수 있거나 포함할 수 있다. 에피택시 소스/드레인 영역들(92)은 적절한 퇴적 공정에 의해 리세스 내의 물질을 에피택셜 성장시킴으로써 리세스들 내에 형성될 수 있다. 일부 예시들에서, 에피택시 소스/드레인 영역들(92)은 핀들(74)에 대해 상승하여 형성될 수 있고, 반도체 기판(70)의 결정 평면들에 대응할 수 있는 패싯들(facets)로 형성될 수 있다.
일부 예시들에서, 게이트 스택들 및 다층 게이트 스페이서들을 마스크들로서 사용하여 핀들(74)에 도펀트를 주입함으로써 소스/드레인 영역들이 형성될 수 있다. 에피택시 소스/드레인 영역들(92)이 구현되는 일부 예시들에서, 에피택시 소스/드레인 영역들(92)은 에피택셜 성장 도중인 인시츄 도핑(in-situ doping)에 의해 및/또는 에피택셜 성장 후에 에피택시 소스/드레인 영역들(92)에 도펀트를 주입하는 것에 의해 도핑될 수 있다. 그러므로, 소스/드레인 영역은 적절하다면 소스/드레인 영역이 묘사되는 활성 영역을 추가로 묘사할 수 있는 도핑(예를 들어, 적절한 경우 에피택셜 성장 중에 주입 및/또는 인시츄에 의해)에 의해 윤곽이 그려질 수 있다.
에피택시 소스/드레인 영역들(92)의 형성 후에, 접촉 에칭 정지층(CESL)(96)이 형성된다. 일반적으로, 에칭 정지 층은 인접한 층들 또는 구성 요소들로부터 상이한 에칭 선택성을 가짐으로써, 예를 들어 접촉부들 또는 비아들을 형성할 때 에칭 공정을 정지시키는 메커니즘을 제공할 수 있다. CESL(96)은 에피택시 소스/드레인 영역들(92)의 표면들, 다층 게이트 스페이서들의 측벽들 및 상부 표면들, 마스크(84)의 상부 표면들, 및 절연 영역들(78)의 상부 표면들 상에 등각으로 퇴적된다. CESL(96)은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 옥시카바이드, 실리콘 옥시카보니트라이드 등, 또는 이들의 조합일 수 있거나 포함할 수 있다.
이어서, 제1 층간 유전체(ILD)(100)가 CESL(96) 위에 형성된다. 제1 ILD(100)는 실리콘 산 질화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(borophosphosilicate glass), USG(undoped silicate glass), FSG(fluorinated silicate glass), OSG(organosilicate glasses), SiOxCy, 스핀- 온-유리, 스핀-온-중합체들(Spin-On-Polymers), 실리콘 탄소 물질, 이들의 화합물, 이들의 복합체 등, 또는 이들의 조합과 같은 실리콘 이산화물, 로우-k의 유전체 물질일 수 있거나 이들을 포함할 수 있다. 제1 ILD(100)는 임의의 적절한 퇴적 기술에 의해 퇴적될 수 있다.
제1 ILD(100)는 예를 들어 화학적 기계적 평탄화(CMP)에 의해 퇴적된 후에 평탄화될 수 있다. 게이트-퍼스트 공정에서, 제1 ILD(100)의 상부 표면은 CESL(96) 및 게이트 스택들의 상부 부분들 위에 존재할 수 있다. 따라서, CESL(96)의 상부는 게이트 스택들 위에 남아 있을 수 있다.
도 5a 및 도 5b는 에피택시 소스/드레인 영역들(92)에 도전성 피처들(104)의 형성을 도시한다. 우선, 에피택시 소스/드레인 영역들(92)의 적어도 일부를 노출시키기 위해, 제1 ILD(100) 및 CESL(96)을 통해 개구부들이 에피택시 소스/드레인 영역들(92)에 형성된다. 제1 ILD(100) 및 CESL(96)은 예를 들어 포토리소그래피 및 하나 이상의 에칭 공정들을 사용하여 개구부들로 패터닝될 수 있다. 도전성 피처들(104)은 예를 들어 접착 및/또는 장벽층 상에 접착 및/또는 장벽층 및 도전성 물질을 포함할 수 있다. 일부 예시들에서, 도전성 피처들(104)은 도시된 바와 같이 에피택시 소스/드레인 영역들(92) 상에 실리사이드 영역들(106)을 포함할 수 있다. 접착 및/또는 장벽층은 개구부 및 제1 ILD(100) 위에 등각으로 퇴적될 수 있다. 접착 및/또는 장벽 층은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈륨, 탄탈륨 질화물, 탄탈륨 산화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있다. 실리사이드 영역들(106)은 에피택시 소스/드레인 영역들(92)의 상부를 접착 및/또는 장벽 층과 반응시킴으로써 에피택시 소스/드레인 영역들(92)의 상부에 형성될 수 있다. 어닐링 공정은 에피택시 소스/드레인 영역들(92)과 접착 및/또는 장벽 층의 반응을 용이하게 하기 위해 수행될 수 있다.
도전성 물질은 접착 및/또는 장벽층 상에 퇴적될 수 있고 개구부들을 충전할 수 있다. 도전성 물질은 텅스텐, 구리, 알루미늄, 금, 은, 이들의 합금 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있다. 도전성 피처들(104)의 물질이 퇴적된 후, 예를 들어 CMP와 같은 평탄화 공정을 사용함으로써 과도한 물질이 제거될 수 있다. 평탄화 공정은 제1 ILD(100)의 상부 표면 위에서 도전성 피처들(104)의 과도한 물질을 제거할 수 있다. 따라서, 도전성 피처들(104) 및 제1 ILD(100)의 상부 표면들은 동일 평면 상에 있을 수 있다. 도전성 피처들(104)은 접촉부, 플러그들 등으로 불릴 수 있다.
도 6a 및 도 6b는 일부 실시예들에 따라 반도체 디바이스를 형성하는 또 다른 예시적인 공정의 중간 단계에서 중간 구조물의 단면도이다. 도 6a 및 도 6b는 본 명세서에 설명된 바와 같이 대체 게이트 공정의 추가의 양태들을 도시한다. 공정은 먼저 도 1a, 도 1b, 도 1c 내지 도 4a 및 도 4b와 관련하여 전술한 바와 같이 수행되고, 다음에 도 6a 및 도 6b로 진행한다.
대체 게이트 공정에서, 제1 ILD(100) 및 CESL(96)은 제1 ILD(100) 및 CESL(96)을 통해 게이트 층들(82)을 노출시기 위해 게이트 층들(82)의 상부 표면들과 동일 평면의 상부 표면들과 함께 형성된다. CMP와 같은 평탄화 공정은 제1 ILD(100) 및 CESL(96)의 상부 표면을 마스크 층(84)(및 경우에 따라 다층 게이트 스페이서들의 상부 부분들)을 제거할 수도 있는 게이트 층들(82)의 상부 표면들과 평평하게 하기 위해 수행될 수 있다.
게이트 층들(82)이 제1 ILD(100) 및 CESL(96)을 통해 노출되면, 게이트 층들(82) 및 유전체 층(80)은 예컨대 하나 이상의 에칭 공정에 의해 제거된다. 게이트 층들(82)은 게이트 층(82)에 선택적으로 에칭 공정에 의해 제거될 수 있으며, 유전체 층들(80)은 에칭 정지 층들로서 작용하고, 이어서 유전체 층들(80)은 유전체 층들(80)에 선택적으로 상이한 에칭 공정에 의해 제거될 수 있다. 리세스들은 게이트 스택들이 제거되고 핀들(74)의 채널 영역들이 리세스를 통해 노출되는 다층 게이트 스페이서들 사이에 형성된다.
대체 게이트 구조물들은 게이트 스택들이 제거된 곳에 형성된 리세스 내에 형성된다. 대체 게이트 구조물들은 각각 하나 이상의 등각층들(120) 및 게이트 도전성 충전 물질(122)을 포함한다. 하나 이상의 등각층들(120)은 게이트 유전체 층을 포함하고 하나 이상의 일 함수 튜닝 층들을 포함할 수 있다. 게이트 유전체 층은 게이트 스택들이 (예를 들어, 절연 영역들(78)의 상부 표면들, 채널 영역들을 따라 핀들(74)의 측벽들 및 상부 표면들, 및 다층 게이트 스페이서들의 측벽들 상에) 및 제1 ILD(100), CESL(96), 및 다층 게이트 스페이서들의 상부 표면들 상에 제거되는 리세스들 내에 등각으로 퇴적될 수 있다. 게이트 유전체 층은 실리콘 산화물, 실리콘 질화물, 하이-k의 유전체 물질(그 예시들은 절술함), 이들의 다중 층들, 또는 다른 유전체 물질일 수 있거나 포함할 수 있다.
그런 다음, 구현되는 경우, 일 함수 튜닝 층은 게이트 유전체 층 상에 등각으로 퇴적될 수 있다. 일 함수 튜닝 층은 탄탈늄, 탄탈늄 질화물, 티타늄, 티타늄 질화물 등, 또는 이들의 조합일 수 있거나 포함할 수 있다. 임의의 추가적인 일 함수 튜닝 층들은 제1 일 함수 튜닝 층과 유사하게 순차적으로 퇴적될 수 있다.
게이트 도전성 충전 물질(122)은 하나 이상의 등각층들(120) 위에 형성된다. 게이트 도전성 충전 물질(122)은 게이트 스택들이 제거되는 나머지 리세스들을 충전할 수 있다. 게이트 도전성 충전 물질(122)은 Co, Ru, Al, W, Cu, 이들의 다중 층들, 또는 이들의 조합과 같은 금속 함유 물질일 수 있거나 포함할 수 있다.
제1 ILD(100), CESL(96), 및 다중 층 게이트 스페이서들의 상부 표면 위의 게이트 도전성 충전 물질(122) 및 하나 이상의 등각층들(120)의 부분들은 CMP와 같은 평탄화 공정에 의해 제거된다. 따라서, 게이트 도전성 충전 물질(122) 및 하나 이상의 등각층들(120)을 포함하는 대체 게이트 구조물들은 도 6a에 도시된 바와 같이 형성될 수 있다.
제2 ILD(130)는 제1 ILD(100), 대체 게이트 구조물들, 다중 층 게이트 스페이서들, 및 CESL(96) 위에 형성된다. 제2 ILD(130)는 실리콘 이산화물, 실리콘 산질화물과 같은 로우-k의 유전체 물질, PSG, BSG, BPSG, USG, FSG, OSG, SiOxCy, 스핀-온-유리, 스핀-온-중합체들, 실리콘 탄소 물질, 이들의 화합물, 이들의 복합체 등, 또는 이들의 조합일 수 있거나 포함할 수 있다.
이어서, 도전성 피처들(134)이 제2 ILD(130), 제1 ILD(100), 및 CESL(96)을 통해 에피택시 소스/드레인 영역들(92)에 형성되며, 에피택시 소스/드레인 영역들(92) 상에 실리사이드 영역들(136)을 더 형성할 수 있다. 도전성 피처들(134) 및 실리사이드 영역들(136)은 도 5a 및 도 5b와 관련하여 전술한 바와 같이 도전성 피처들(104) 및 실리사이드 영역들(106)과 유사하게 형성될 수 있다.
도 7은 일부 실시예들에 따라 게이트 스페이서를 형성하기 위한 공정 흐름도(200)이다. 동작 202에서, 선택적으로, 도 2a 및 도 2b와 관련하여 일반적으로 예시되고 기술된 바와 같이 디바이스 구조물 상에 제1 게이트 스페이서 층이 형성된다. 이 동작 202는 생략될 수 있다. 동작 204에서, 원하는 k 값을 달성하기 위해 막 밀도를 제어할 수 있는 공정을 사용하여 로우-k의 게이트 스페이서 층이 형성된다. 로우-k의 게이트 스페이서 층 내의 탄소의 농도를 제어함으로써 막 밀도가 제어될 수 있다. 로우-k의 게이트 스페이서 층은 선택적으로 구현되는 경우 제1 게이트 스페이서 층 상에 또는 디바이스 구조물 상에 형성될 수 있다. 일반적으로, 로우-k의 게이트 스페이서 층의 형성은 도 2a 및 도 2b와 관련하여 도시되고 설명된다. 동작 206에서, 로우-k의 게이트 스페이서 층, 및 구현되는 경우, 제1 게이트 스페이서 층은 도 3a 및 도 3b와 관련하여 일반적으로 도시되고 설명된 바와 같이 게이트 스페이서를 형성하기 위해 이방성으로 에칭된다.
도 8은 일부 실시예들에 따라 로우-k의 게이트 스페이서 층(88)과 같은 로우-k의 유전체 막을 형성하기 위한 공정 흐름도(300)이다. 공정 흐름도(300)는 동작 204에서 로우-k의 게이트 스페이서 층을 형성하는데 사용될 수 있다.
이 예시에서 공정 흐름도(300)는 ALD 공정이다. 공정 흐름도(300)에 의해 형성된 로우-k 막은 변화하는 탄소의 농도를 갖는 실리콘 옥시카바이드(SiOC) 또는 다른 물질일 수 있거나 포함할 수 있다. 공정 흐름도(300)의 로우-k 막은 실리콘-탄소 소스 전구체 및 산소 소스 전구체를 교대로 유동시킴으로써 형성될 수 있다. 탄소의 농도는 로우-k 막의 밀도를 제어하고 로우-k 막의 목표 k 값을 달성하는데 사용될 수 있다. 막 내의 탄소 농도는 전구체들의 조성, 전구체들의 유속, 및/또는 각 전구체의 사이클 지속 기간들을 조절함으로써 변화될 수 있다.
동작 302에서, 초기 공정 파라미터들은 로우-k 막의 목표 k 값을 달성하도록 결정된다. 목표 k 목표 값은 막의 탄소 농도를 제어함으로써 달성될 수 있다. 본 발명의 일부 실시예들에 따르면, 하나 이상의 전구체 조성, 유속, 및 사이클 지속 기간이 목표 k 값을 달성하기 위한 변수들로서 사용될 수 있다.
로우-k의 막을 형성하기 위한 전구체들
일부 실시예들에서, 로우-k의 막은 실리콘-탄소 소스 전구체 및 산소 소스 전구체를 사용하는 ALD 공정에 의해 형성될 수 있다. 실리콘-탄소 소스 전구체는 2 개의 실리콘 원자들과 결합하는 하나 이상의 탄소 원자를 갖는 화학 구조를 포함할 수 있는데, 이는 기판 표면 상에 기공을 형성시키는 3 차원 구조물이다. 산소 소스 전구체는 수증기(H2O), 산소 가스(O2), 및/또는 유사한 것을 포함할 수 있다. 산소 소스 전구체는 기판 표면 상의 실리콘 탄소 화합물들과 반응할 수 있으며, 실리콘 옥시카바이드를 포함하는 로우-k의 막을 생성할 수 있다.
일부 실시예들에서, 실리콘-탄소 소스 전구체는 2 개의 실리콘 원자들 사이에 결합된 하나 이상의 H-작용기(H-C-H)를 갖는 일반 화학 구조를 포함할 수 있다. 다음의 화학식 1은 예시적인 실리콘-탄소 소스 전구체의 화학식이다.
Figure pat00001
여기서, n은 1 내지 3의 범위의 정수일 수 있고, Lg는 염소와 같은 할로겐 원소를 나타낸다. 실리콘-탄소 소스 전구체는 다음의 화학식 2에 나타낸 화학 구조를 갖는 비스(트리클로로실릴) 메탄, 즉(SiCl3)2CH2를 포함할 수 있다.
Figure pat00002
상기 실리콘-탄소 소스 전구체는 다음의 화학식 3에 도시된 화학 구조를 갖는 1,1,3,3-테트라클로로-1,3-디실레탄, 즉(SiCl2)2(CH2)2를 포함할 수 있다.
Figure pat00003
실리콘-탄소 소스 전구체는 다음의 화학식 4에 도시된 화학 구조를 갖는 1,3-디클로로-1,3-디실라비시클로 [1,1,1] 페탄, 즉(SiCl)2(CH2)3 을 포함할 수 있다.
Figure pat00004
일부 실시예들에서, 실리콘-탄소 소스 전구체는 2 개의 실리콘 원자들 사이에 결합된 하나 이상의 탄소 원자들을 갖는 일반적인 화학 구조를 포함할 수 있다. 예를 들어, 실리콘-탄소 소스 전구체는 다음의 화학식 5에 도시된 화학 구조를 갖는 비스(디클로로실릴리덴) 메탄, 즉 C(SiCl2)2 를 포함할 수 있다.
Figure pat00005
실리콘-탄소 소스 전구체는 전술한 화학 물질 중 하나 이상을 포함할 수 있다. 예를 들어, 전구체 내의 탄소 대 실리콘의 비율이 1 : 2 가 되도록 실리콘-탄소 소스 전구체는 100 %(SiCl3)2CH2 를 포함할 수 있다. 일부 실시예에서, 전구체 내의 탄소 대 실리콘의 비율을 증가시키기 위해 실리콘-탄소 소스 전구체는 (SiCl3)2CH2 및 (SiCl2)2(CH2)2, (SiCl)2(CH2)3, 또는 C(SiCl2)2 중 적어도 하나를 포함할 수 있다. 예를 들어, 일 실시예에서, 실리콘-탄소 소스 전구체는 분자 농도로 30 % 내지 70 % 범위의 (SiCl3)2CH2 를 포함할 수 있고, 실리콘-탄소 소스 전구체의 나머지는 분자 농도로 70 % 내지 30 %(각각)의 범위로 (SiCl2)2(CH2)2 를 포함할 수 있다. 다른 파라미터들이 동일하다고 가정하면, 전구체에서 탄소 대 실리콘 비율이 높으면 로우-k의 막에서 탄소 농도가 높아질 수 있다.
일부 실시예들에서, 실리콘-탄소 소스 전구체는 더 높은 막 밀도 및 더 높은 k 값을 달성할 수 있는 탄소 대 실리콘 비율을 낮추기 위해 화학식 1에 따른 화학 물질 이외에 탄소가 없는 실리콘 화합물을 포함할 수 있다. 일 실시예에서, 탄소가 없는 실리콘 화합물은 Si2Cl6 또는 다른 것일 수 있다. 예를 들어, 실리콘-탄소 소스 전구체는 분자 농도로 30 % 내지 70 %의 범위의 (SiCl3)2CH2 를 포함할 수 있고, 실리콘-탄소 소스 전구체의 나머지는 분자 농도로 70 % 내지 30 %(각각)의 범위로 헥사클로로디실란(Si2Cl6) 를 포함할 수 있다. 다른 파라미터들이 동일하다고 가정하면, 실리콘-탄소 소스 전구체 내의 헥사클로로디실란의 농도가 높을수록 탄소 농도가 낮아져서 로우-k 막에서 더 높은 밀도 및 더 높은 k 값을 얻을 수 있다.
변수로서 전구체 조성
일부 실시예들에서, 실리콘-탄소 소스 전구체의 조성은 목표 k 값에 따라 선택될 수 있다. 예를 들어, 실리콘-탄소 소스 전구체는 (SiCl3)2CH2, (SiCl2)2(CH2)2, (SiCl)2(CH2)3, 및 C(SiCl2)2 와 같은 2 개의 실리콘 원자들 사이에 결합된 탄소 원자 또는 탄소 작용기를 갖는 일반적인 화학 구조를 갖는 화합물을 포함할 수 있다. 일 실시예에서, 실리콘-탄소 소스 전구체의 조성에서 탄소 대 실리콘의 비율은 목표 막에서 감소된 k 값을 달성하도록 증가될 수 있다. 일 실시예에서, 탄소 대 실리콘의 비율은 (SiCl3)2CH2 에 (SiCl2)2(CH2)2 및/또는 (SiCl)2(CH2)3 을 첨가함으로써 증가될 수 있다.
한편, 탄소 대 실리콘 비율은 목표 막에서 증가된 k 값을 달성하기 위해 더 낮을 수도 있다. 일부 실시예들에서, 실리콘-탄소 소스 전구체는 탄소가 없는 실리콘 화합물을 더 포함할 수 있다. 예를 들어, 탄소 대 실리콘 비율은 (SiCl3)2CH2 에 SiCl6 을 첨가함으로써 낮아질 수 있다.
변수로서 산소 소스와 실리콘-탄소 소스의 비율
일부 실시예들에서, 목표 k 값은 각 사이클 도중에 공급된 실리콘-탄소 소스 전구체의 양에 대한 산소 소스 전구체의 양의 비율을 선택함으로써 달성될 수 있다. ALD 공정 도중에, 일정량의 실리콘-탄소 소스 전구체는 -Si-CH2-Si-와 같은 화학 구조를 포함하는 원자들 및/또는 분자들의 단일 층과 같은 단일 층의 물질이 처리되는 기판의 표면 상에 형성하도록 공정 챔버에 공급될 수 있다. 촉매(피리딘과 같은)는 전구체와 반응하여 물질의 단일 층을 형성하기 위해 실리콘-탄소 소스 전구체와 함께 공급될 수 있다. 다음에, 산소가 물질의 단일 층과 반응하도록 산소 소스 전구체의 양이 공정 챔버에 공급될 수 있다. 예를 들어, 단일 층과 반응하고 단일 층을 종결시키는 수산화기(-OH)를 형성하기 위해 촉매(피리딘과 같은)는 산소 소스 전구체(수증기(H2O)와 같은)와 반응할 수 있다. 실리콘-탄소 소스 전구체의 양보다 산소 소스 전구체의 양의 비율을 증가시킴(예를 들어, 산소 소스 전구체의 유속을 증가시킴)으로써, 더 많은 산소 소스 전구체가 형성된 막의 산소의 농도를 증가시키기 위해 더 많은 사용 가능한 반응 사이트로 반응(예를 들어, 포화 상태가 될때까지)할 수 있게 되어, 탄소의 농도를 감소시킨다. 따라서, 막의 k 값을 증가시킬 수 있다. 반대로, 비율을 줄이면 k 값을 감소시킬 수 있다.
따라서, ALD 공정 도중에(예를 들어, 사이클들 사이에) 실리콘-탄소 소스 대 산소 소스의 비율을 변화시키는 것은 목표 막에서 k 값을 변화시킬 수 있다. 예를 들어, 실리콘-탄소 소스 대 산소 소스의 비율이 높을수록 k 값이 낮아지고 실리콘-탄소 소스 대 산소 소스의 비율이 낮으면 k 값이 높아질 수 있다. 다른 실시예들에서, 산소 소스의 양이 변하지 않을 때, 실리콘-탄소 소스의 증가 또는 감소는 로우-k의 막에서 목표 k 값을 낮추거나 증가시키는데 사용된다.
사이클 시간이 일정하게 유지되는 동안 유속을 증가/감소시키거나, 유속이 일정하게 유지되는 동안 사이클 시간을 증가/감소시키거나, 또는 유속 및 사이클 시간을 동시에 조정함으로써 각 사이클 내에서 공급되는 전구체의 양이 조정될 수 있다.
동작 302에서, 조성, 유속 및 사이클 지속 기간의 초기 값은 목표 k 값을 달성하도록 선택될 수 있다. 예를 들어, 약 4.1의 목표 k 값을 달성하기 위해, 실리콘-탄소 소스 전구체의 조성은 100% (SiCl3)2CH2 를 포함할 수 있고, 산소 소스는 수증기(H2O)을 포함할 수 있다.
동작들 304 내지 310은 ALD 공정의 사이클을 도시한다. 이 사이클은 교류(또는 펄스) 및 퍼지(purge) 동작들을 포함하며, 각 전구체는 유동된(또는 펄스화된) 후 사이클 중에 적어도 한번은 퍼지된다. 동작 304에서, 실리콘-탄소 소스 전구체는 기판(예를 들어, 도 1a 내지 도 1c에 도시된 바와 같이 디바이스 구조물이 형성되는)이 전사되고, 이어서 동작 306에서, 실리콘-탄소 소스 전구체는 ALD 툴 챔버로부터 퍼지된다. 일부 예시들에서, 실리콘-탄소 소스 전구체는 퍼지되기 전에 기판 상에서 이용 가능한 반응 사이트들과 반응할 수 있다. 반응들은 일부 예시들에서 반응 사이트들을 포화시킬 수 있거나, 실리콘-탄소 소스 전구체는 기판 상에서 이용 가능한 일부 반응 사이트들과 반응하지 않을 수 있다. 일부 예시들에서, 반응을 증가시키기 위해 동작 304에서 ALD 툴 챔버 내에 피리딘(C5H5N)과 같은 촉매가 흐른다. 유사하게, 동작 308에서, 산소 소스 전구체는 ALD 툴 챔버에서 흐르고, 이어서, 동작 310에서, 산소 소스 전구체는 ALD 툴 챔버로부터 퍼지된다. 일부 예시들에서, 산소 소스 전구체는 퍼지되기 전에 기판 상에서 이용 가능한 반응 사이트들과 반응할 수 있다. 일부 예시들에서, 반응들은 반응 사이트들을 포화시키거나 산소 소스 전구체는 기판 상에서 이용 가능한 일부 반응 사이트들과 반응하지 않을 수 있다.
동작 310 후에, 추가의 사이클이 수행되어야 하는지 여부의 결정이 동작 312에서 이루어진다. 만일 그렇다면 다른 사이클이 수행된다. 원하는 두께를 갖는 로우-k의 게이트 스페이서 층을 퇴적시키기 위해 임의의 횟수의 사이클들이 수행될 수 있다.
도 9는 일부 실시예들에 따른 도 8의 공정 흐름도(300)에 따라 형성된 로우-k의 게이트 스페이서 층(88)의 추가의 세부 사항들을 도시하기 위해 도 6a의 중간 구조물의 일부의 단면도를 도시한다. 로우-k의 게이트 스페이서 층(88)은 탄소 농도 프로파일(902), 밀도 값 프로파일(904), 및 k 값 프로파일(906)을 갖는다. 일부 예시들에서, 로우-k의 게이트 스페이서 층(88)의 탄소 농도 프로파일(902)은 0 원자% 초과 내지 약 30 원자%의 범위이다.
일부 예시들에서, 도 8의 공정 흐름도(300)의 ALD 공정은 70 사이클들과 같은 25 사이클들 내지 175 사이클들의 범위에서 수행될 수 있다. 일부 예시들에서, 로우-k의 게이트 스페이서 층(88)의 두께(T)(예를 들어, 제1 게이트 스페이서 층(86)에 수직인 방향으로)는 약 40 Å과 같은 약 10 Å 내지 약 70 Å 범위 내에 있을 수 있다. 로우-k의 게이트 스페이서 층(88)의 두께(T)는 대체 게이트 구조물의 측벽과 도전성 피처(134)의 가장 가까운 표면 사이의 치수 D의 약 40 %와 같은 약 30 % 내지 약 40 % 범위 내에 있을 수 있다. 다른 개수의 사이클들 및/또는 상이한 공정들이 로우-k의 게이트 스페이서 층(88)을 형성하도록 구현될 수 있고, 및/또는 로우-k의 게이트 스페이서 층(88)은 상이한 두께를 가질 수 있다
도 8을 참조하면, 동작 312에서 추가의 사이클이 필요하다는 결정이 내려지면, 도 9에 도시된 바와 같이 로우-k의 게이트 스페이서 층(88) 내의 k 값 프로파일(906)과 같은 목표 k 값 프로파일을 달성하기 위해 동작 파라미터들을 조정하도록 선택적인 동작 314가 수행될 수 있다. 전구체들의 조성, 유속, 및/또는 사이클 지속 기간은 탄소 농도를 증가시키거나 또는 감소시키도록 조정될 수 있으며, 형성되는 로우-k의 막의 밀도 및 k 값을 조정할 수 있다. 일부 실시예에서, 로우-k의 게이트 스페이서 층(88)은 게이트 유전체(예를 들어, 하나 이상의 등각층(120))로부터 제1 ILD(100)로의 방향으로 감소하는 프로파일을 가질 수 있다. 도 9는 두께(922)에 대한 제1 k 값, 두께(924)에 대한 제2 k 값, 및 두께(926)에 대한 제3 k 값을 갖는 k 값 프로파일(906)을 도시하며, 제1 k 값은 제2 k 값보다 크고, 제2 k 값은 제3 k 값보다 높다. 제1 k 값으로부터 제3 k 값까지의 k 값의 감소는, 증가하는 탄소 농도 프로파일(902)을 얻고, 그에 따라 감소하는 밀도 값 프로파일(904) 및 감소하는 k 값 프로파일(906)을 얻기 위해서 동작 314에서 하나 이상의 공정 파라미터들을 조정함으로써 달성될 수 있다. 일 실시예에서, 두께(922)에 대한 탄소 농도는 0 원자% 내지 5 원자%의 범위일 수 있고; 두께(924)에 대한 탄소 농도는 5 원자% 내지 10 원자%의 범위일 수 있고; 두께(926)에 대한 탄소 농도는 10 원자% 내지 20 원자%의 범위일 수 있다. 일 실시예에서, 두께(922)에 대한 밀도는 2.0 g/cm3 내지 2.5 g/cm3 범위일 수 있고; 두께(924)에 대한 밀도는 1.8 g/cm3 내지 2.0 g/cm3 범위일 수 있고; 두께(926)에 대한 밀도는 1.5 g/cm3 내지 1.8 g/cm3 범위일 수 있다. 두께(922)에 대한 k 값은 3.9 내지 5.0 범위일 수 있고; 두께(924)에 대한 k 값은 3.7 내지 3.9의 범위일 수 있고; 두께(926)에 대한 k 값은 3.0 내지 3.7의 범위일 수 있다.
대안적으로, 동작 314는 생략될 수 있고 유전체 막의 탄소 농도, 밀도 및 k 값은 두께(T)를 통해 실질적으로 일정하게 유지된다. 예를 들어, 탄소 농도는 0 원자% 초과 내지 약 30 원자%의 범위, 예를 들면 약 15 원자%; 밀도는 1.5 g/cm3 내지 2.0 g/cm3 범위, 예를 들어 약 1.8 g/cm3 일 수 있고; k 값은 3.2 내지 4.2의 범위, 예를 들면, 약 3.9일 수 있다.
일부 실시예들은 이점들을 실현할 수 있다. 예를 들어, 실시예들은 FinFET와 같은 반도체 디바이스에서 k < 4.0과 같은 더 낮은 k 값을 실현하도록 구현될 수 있다. FinFET 디바이스에서, 실시예들에 따른 로우-k의 게이트 스페이서는 디바이스의 저항-커패시턴스(RC) 지연 값을 낮춤으로써 디바이스의 성능을 향상시킬 수 있다.
본 발명의 일 실시예는 원자 층 퇴적(ALD) 공정을 사용하여 로우-k 층을 형성하는 단계를 포함하는 방법을 제공한다. 원자 층 퇴적(ALD) 공정은, 한 사이클 동안 2 개의 실리콘 원자들 사이에 결합된 적어도 하나의 탄소 원자를 포함하는 화학 구조를 갖는 실리콘-탄소 소스 전구체를 유동시키는 단계, 및 사이클을 복수 회 반복하는 단계를 포함한다.
본 발명의 다른 실시예는 원자 층 퇴적(ALD) 공정을 사용하여 로우-k 층을 형성하는 단계를 포함하는 방법을 제공한다. 원자 층 퇴적(ALD) 공정은, 한 사이클 동안 적어도 2 개의 실리콘 원자들 사이에 결합된 적어도 하나의 탄소 원자를 포함하는 화학 구조를 갖는 실리콘-탄소 소스 전구체를 유동시키는 단계, 실리콘-탄소 소스 전구체의 조성 또는 사이클에서 실리콘-탄소 소스 전구체 대 산소 소스 전구체의 비율이 로우-k 층 내의 탄소 농도를 제어하도록 선택되는, 산소 소스 전구체를 유동시키는 단계, 및 사이클을 복수 회 반복하는 단계를 포함한다.
본 발명의 다른 실시예는 소스/드레인 영역을 포함하는 기판 위의 활성 영역, 활성 영역 위의 게이트 구조물, 및 게이트 구조물의 측벽을 따른 게이트 스페이서를 포함하는 구조물을 제공하며, 게이트 스페이서는 게이트 구조물과 소스/드레인 영역 사이에 측방향으로 배치되고, 게이트 스페이서는 0 원자% 초과 내지 30 원자% 범위의 탄소 농도 및 0 원자% 내지 3 원자%의 질소 농도를 갖는 로우-k 층을 포함한다.
전술한 내용은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇개의 실시예들의 피처들을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 및/또는 동일한 이점들을 달성하기 위한 다른 공정들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 수 있을 것이다. 또한, 당업자는 이러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경, 대체 및 변형을 가할 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
원자 층 퇴적(Atomic Layer Deposition; ALD) 공정을 사용하여 로우-k 층을 형성하는 단계
를 포함하고,
상기 ALD 공정은,
한 사이클 동안, 2 개의 실리콘 원자들 사이에 결합된 적어도 하나의 탄소 원자를 포함하는 화학 구조를 갖는 실리콘-탄소 소스(source) 전구체를 유동(flow)시키는 단계; 및
상기 사이클을 복수 회 반복하는 단계
를 포함하는 것인 방법.
실시예 2. 실시예 1에 있어서, 상기 실리콘-탄소 소스 전구체는,
Figure pat00006
의 화학 구조를 갖는 하나 이상의 화학 물질을 포함하고, n은 1 내지 3의 범위이고, Lg는 할로겐 원소를 나타내는 것인 방법.
실시예 3. 실시예 2에 있어서, 상기 할로겐 원소는 염소인 것인 방법.
실시예 4. 실시예 1에 있어서, 상기 실리콘-탄소 소스 전구체는 C(SiCl2)2 를 더 포함하는 것인 방법.
실시예 5. 실시예 4에 있어서, 상기 실리콘-탄소 소스 전구체는 Si2Cl6 을 더 포함하는 것인 방법.
실시예 6. 실시예 1에 있어서, 상기 실리콘-탄소 소스 전구체는 (SiCl3)2CH2, (SiCl2)2(CH2)2, (SiCl)2(CH2)3, C(SiCl2)2, 또는 이들의 조합 중 하나를 포함하는 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 적어도 하나의 탄소 원자는 또한, 2 개의 수소 원자들에 결합되는 것인 방법.
실시예 8. 실시예 1에 있어서, 한 사이클 동안, 산소 소스 전구체를 유동시키는 단계를 더 포함하고, 상기 산소 소스 전구체는 수증기(H2O)를 포함하는 것인 방법.
실시예 9. 실시예 1에 있어서, 상기 실리콘-탄소 소스 전구체와 함께 피리딘(C5H5N)을 유동시키는 단계를 더 포함하는 방법.
실시예 10. 실시예 1에 있어서, 상기 ALD 공정은 질소를 포함하는 전구체를 포함하지 않는 것인 방법.
실시예 11. 방법에 있어서,
원자 층 퇴적(Atomic Layer Deposition; ALD) 공정을 사용하여 로우-k 층을 형성하는 단계
를 포함하고,
상기 ALD 공정은,
한 사이클 동안, 적어도 2 개의 실리콘 원자들 사이에 결합된 적어도 하나의 탄소 원자를 포함하는 화학 구조를 갖는 실리콘-탄소 소스 전구체를 유동시키는 단계;
산소 소스 전구체를 유동시키는 단계 - 상기 실리콘-탄소 소스 전구체의 조성 또는 상기 사이클에서 상기 실리콘-탄소 소스 전구체 대 산소 소스 전구체의 비가, 상기 로우-k 층 내의 탄소 농도를 제어하도록 선택됨 -; 및
상기 사이클을 복수 회 반복하는 단계
를 포함하는 것인 방법.
실시예 12. 실시예 11에 있어서, 상기 실리콘-탄소 소스 전구체는
Figure pat00007
의 화학식을 갖는 하나 이상의 화학 물질을 포함하고, n은 1 내지 3의 범위이고, Lg는 할로겐 원소를 나타내는 것인 방법.
실시예 13. 실시예 12에 있어서, 상기 할로겐 원소는 염소인 것인 방법.
실시예 14. 실시예 11에 있어서, 상기 실리콘-탄소 소스 전구체는 (SiCl3)2CH2, (SiCl2)2(CH2)2, (SiCl)2(CH2)3, C(SiCl2)2, 또는 이들의 조합 중 하나를 포함하는 것인 방법.
실시예 15. 실시예 14에 있어서, 상기 실리콘-탄소 소스 전구체는 (SiCl3)2CH2 를 포함하는 것인 방법.
실시예 16. 실시예 15에 있어서, 탄소 농도를 증가시키고 로우-k 층에서 k 값을 낮추기 위해 (SiCl3)2CH2에 (SiCl2)2(CH2)2 또는 (SiCl)2(CH2)3를 부가하는 단계를 더 포함하는 방법.
실시예 17. 실시예 15에 있어서, 탄소 농도를 감소시키고 로우-k 층에서 k 값을 증가시키기 위해 (SiCl3)2CH2에 탄소 없는 실리콘 화합물을 부가하는 단계를 더 포함하는 방법.
실시예 18. 구조물으로서,
기판 상의 활성 영역 - 상기 활성 영역은 소스/드레인 영역을 포함함 -;
상기 활성 영역 위의 게이트 구조물; 및
상기 게이트 구조물의 측벽을 따르는 게이트 스페이서
를 포함하고,
상기 게이트 스페이서는, 상기 게이트 구조물과 상기 소스/드레인 영역 사이에 측방향으로 배치되고,
상기 게이트 스페이서는, 0 원자% 초과 내지 30 원자% 범위의 탄소 농도와 0 원자% 내지 3 원자%의 질소 농도를 갖는 로우-k 층을 포함하는 것인 구조물.
실시예 19. 실시예 18에 있어서, 상기 로우-k 층은 상기 게이트 구조물로부터 멀어지는 방향으로 증가하는 탄소의 농도를 갖는 것인 구조물.
실시예 20. 실시예 18에 있어서, 상기 로우-k 층은 4.0 미만의 k 값을 갖는 실리콘 옥시카바이드(SiOC) 막인 것인 구조물.

Claims (10)

  1. 방법에 있어서,
    원자 층 퇴적(Atomic Layer Deposition; ALD) 공정을 사용하여 로우-k 층을 형성하는 단계
    를 포함하고,
    상기 ALD 공정은,
    한 사이클 동안, 2 개의 실리콘 원자들 사이에 결합된 적어도 하나의 탄소 원자를 포함하는 화학 구조를 갖는 실리콘-탄소 소스(source) 전구체를 유동(flow)시키는 단계; 및
    상기 사이클을 복수 회 반복하는 단계
    를 포함하는 것인 방법.
  2. 제1항에 있어서, 상기 실리콘-탄소 소스 전구체는,
    Figure pat00008
    의 화학 구조를 갖는 하나 이상의 화학 물질을 포함하고, n은 1 내지 3의 범위이고, Lg는 할로겐 원소를 나타내는 것인 방법.
  3. 제2항에 있어서, 상기 할로겐 원소는 염소인 것인 방법.
  4. 제1항에 있어서, 상기 실리콘-탄소 소스 전구체는 (SiCl3)2CH2, (SiCl2)2(CH2)2, (SiCl)2(CH2)3, C(SiCl2)2, 또는 이들의 조합 중 하나를 포함하는 것인 방법.
  5. 제1항에 있어서, 상기 적어도 하나의 탄소 원자는 또한, 2 개의 수소 원자들에 결합되는 것인 방법.
  6. 제1항에 있어서, 한 사이클 동안, 산소 소스 전구체를 유동시키는 단계를 더 포함하고, 상기 산소 소스 전구체는 수증기(H2O)를 포함하는 것인 방법.
  7. 제1항에 있어서, 상기 실리콘-탄소 소스 전구체와 함께 피리딘(C5H5N)을 유동시키는 단계를 더 포함하는 방법.
  8. 제1항에 있어서, 상기 ALD 공정은 질소를 포함하는 전구체를 포함하지 않는 것인 방법.
  9. 방법에 있어서,
    원자 층 퇴적(Atomic Layer Deposition; ALD) 공정을 사용하여 로우-k 층을 형성하는 단계
    를 포함하고,
    상기 ALD 공정은,
    한 사이클 동안, 적어도 2 개의 실리콘 원자들 사이에 결합된 적어도 하나의 탄소 원자를 포함하는 화학 구조를 갖는 실리콘-탄소 소스 전구체를 유동시키는 단계;
    산소 소스 전구체를 유동시키는 단계 - 상기 실리콘-탄소 소스 전구체의 조성 또는 상기 사이클에서 상기 실리콘-탄소 소스 전구체 대 산소 소스 전구체의 비가, 상기 로우-k 층 내의 탄소 농도를 제어하도록 선택됨 -; 및
    상기 사이클을 복수 회 반복하는 단계
    를 포함하는 것인 방법.
  10. 구조물로서,
    기판 상의 활성 영역 - 상기 활성 영역은 소스/드레인 영역을 포함함 -;
    상기 활성 영역 위의 게이트 구조물; 및
    상기 게이트 구조물의 측벽을 따르는 게이트 스페이서
    를 포함하고,
    상기 게이트 스페이서는, 상기 게이트 구조물과 상기 소스/드레인 영역 사이에 측방향으로 배치되고,
    상기 게이트 스페이서는, 0 원자% 초과 내지 30 원자% 범위의 탄소 농도와 0 원자% 내지 3 원자%의 질소 농도를 갖는 로우-k 층을 포함하는 것인 구조물.
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