KR102482368B1 - 반도체 장치의 불량 검출 방법 - Google Patents

반도체 장치의 불량 검출 방법 Download PDF

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Abstract

반도체 장치의 불량 검출 방법에서, 제1 및 제2 영역들을 포함하는 기판 상에 제1 및 제2 액티브 핀들을 각각 형성할 수 있다. 상기 제1 및 제2 액티브 핀들 상에 제1 및 제2 게이트 구조물들을 각각 형성할 수 있다. 상기 제1 게이트 구조물 양측의 상기 제1 액티브 핀 부분들 상에 제1 소스/드레인 층들을 각각 형성하고, 상기 제2 게이트 구조물 양측의 상기 제2 액티브 핀 부분들 상에 제2 소스/드레인 층들을 각각 형성할 수 있다. 상기 제1 및 제2 소스/드레인 층들에 각각 전기적으로 연결되는 제1 및 제2 배선들을 형성할 수 있다. 상기 제2 배선에 전압을 인가하여 상기 제2 소스/드레인 층들 사이의 누설 전류를 측정할 수 있다. 상기 제1 및 제2 액티브 핀들은 상기 기판의 제1 및 제2 영역들 내에서 다른 부분들에 비해 높은 상면을 갖는 제1 및 제2 액티브 영역들 상에 각각 형성될 수 있으며, 상기 제2 액티브 영역 상에는 상기 제2 액티브 핀이 1개 혹은 2개만 형성될 수 있다.

Description

반도체 장치의 불량 검출 방법{METHOD OF DETECTING FAILURE OF A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 불량 검출 방법에 관한 것이다. 보다 상세하게 본 발명은 트랜지스터의 소스와 드레인 사이의 누설 전류 검출 방법에 관한 것이다.
반도체 칩의 불량은 EDS(Electrical Die Sorting) 이후 수행되는 테스트를 통해 검출할 수 있으나, 이 경우 제품 개발에 필요한 피드백 시간이 길어진다. 이에 따라, in-FAB 분석에서도 반도체 칩의 불량을 검출할 수 있는 TEG(Test Element Group) 패턴이 사용될 수 있다. 하지만, 상기 반도체 칩에 포함된 트랜지스터에서 소스와 드레인 사이의 누설 전류 불량은 그 원인이 다양하며, 특히 미세한 크기를 갖는 3D 구조의 트랜지스터에 대한 누설 전류 불량을 검출할 수 있는 TEG 패턴을 구현하는 것은 매우 어렵다.
본 발명의 과제는 효율적인 반도체 장치의 불량 검출 방법을 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 불량 검출 방법에서, 제1 및 제2 영역들을 포함하는 기판 상에 제1 및 제2 액티브 핀들을 각각 형성할 수 있다. 상기 제1 및 제2 액티브 핀들 상에 제1 및 제2 게이트 구조물들을 각각 형성할 수 있다. 상기 제1 게이트 구조물 양측의 상기 제1 액티브 핀 부분들 상에 제1 소스/드레인 층들을 각각 형성하고, 상기 제2 게이트 구조물 양측의 상기 제2 액티브 핀 부분들 상에 제2 소스/드레인 층들을 각각 형성할 수 있다. 상기 제1 및 제2 소스/드레인 층들에 각각 전기적으로 연결되는 제1 및 제2 배선들을 형성할 수 있다. 상기 제2 배선에 전압을 인가하여 상기 제2 소스/드레인 층들 사이의 누설 전류를 측정할 수 있다. 상기 제1 및 제2 액티브 핀들은 상기 기판의 제1 및 제2 영역들 내에서 다른 부분들에 비해 높은 상면을 갖는 제1 및 제2 액티브 영역들 상에 각각 형성될 수 있으며, 상기 제2 액티브 영역 상에는 상기 제2 액티브 핀이 1개 혹은 2개만 형성될 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치의 불량 검출 방법에서, 기판의 액티브 영역 상에 제1 방향으로 연장되는 액티브 핀을 형성할 수 있다. 상기 액티브 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조물을 형성할 수 있다. 상기 게이트 구조물 양측의 상기 액티브 핀 부분들 상에 소스/드레인 층들을 각각 형성할 수 있다. 상기 소스/드레인 층들에 전기적으로 연결되는 배선을 형성할 수 있다. 상기 배선에 전압을 인가하여 상기 소스/드레인 층들 사이의 누설 전류를 측정할 수 있다. 상기 액티브 핀은 상기 액티브 영역 상에 1개 혹은 2개만 형성될 수 있고, 상기 게이트 구조물은 상기 액티브 핀 상에 1개 혹은 2개만 형성될 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치의 불량 검출 방법에서, 기판 상부를 제거하여 제1 방향으로 각각 연장되는 복수의 액티브 핀들을 상기 제1 방향과 교차하는 제2 방향을 따라 형성할 수 있다. 상기 액티브 핀들 중 일부 및 상기 기판의 일부를 제거하여, 상기 제1 방향 혹은 상기 제2 방향을 따라 서로 이격되며 상부에 상기 액티브 핀들을 포함하는 복수의 액티브 영역들을 형성할 수 있다. 이때, 상기 액티브 영역들 중 적어도 하나의 제1 액티브 영역은 2개 이하의 상기 액티브 핀들을 포함할 수 있다. 상기 액티브 핀들 상에 상기 제2 방향으로 연장되는 게이트 구조물을 형성할 수 있다. 상기 게이트 구조물 양측의 상기 액티브 핀 부분들 상에 소스/드레인 층들을 각각 형성할 수 있다. 상기 소스/드레인 층들에 각각 전기적으로 연결되는 배선들을 형성할 수 있다. 상기 배선들 중에서 상기 제1 액티브 영역 내의 상기 액티브 핀들 상에 형성된 상기 소스/드레인 층들에 전기적으로 연결된 배선에 전압을 인가함으로써 상기 소스/드레인 층들 사이의 누설 전류를 측정할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 불량 검출 방법에서, 스크라이브 레인 영역에 형성되어 누설 전류를 측정하는 테그(TEG) 구조물은 낮은 밀도의 액티브 핀들을 포함할 수 있으며, 이에 따라 높은 누설 전류를 발생시키는 구조를 가짐에 따라 이를 효율적으로 검출할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 27은 예시적인 실시예들에 따른 반도체 장치의 제조 방법 및 불량 검출 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 28은 액티브 핀의 길이 및 액티브 영역에 포함된 상기 액티브 핀의 개수와 상기 액티브 핀 상에 형성된 소스/드레인 층의 누설 전류와의 관계를 설명하기 위한 그래프이고, 도 29는 액티브 핀을 각각 포함하는 액티브 영역들 사이의 거리와 상기 액티브 핀 상에 형성된 소스/드레인 층의 누설 전류와의 관계를 설명하기 위한 그래프이다.
도 30 내지 도 32는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
[실시예]
도 1 내지 도 27은 예시적인 실시예들에 따른 반도체 장치의 제조 방법 및 불량 검출 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 3, 6, 9, 12, 15 및 19는 평면도들이고, 도 2, 4-5, 7-8, 10-11, 13-14, 16-18 및 20-27은 단면도들이다.
이때, 도 2, 4, 10, 13, 20 및 24은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 5, 7, 11, 14, 16, 18, 21 및 25은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 8, 17, 22 및 26은 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이고, 도 23 및 27은 대응하는 각 평면도들의 D-D'선을 따라 절단한 단면도들이다.
도 1 및 도 2를 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(100) 상부를 부분적으로 식각하여 제1 리세스(105)를 형성함으로써, 기판(100)의 제1 및 제2 영역들(I, II) 상에 기판(100)의 나머지 부분들로부터 상부로 돌출된 제1 및 제2 액티브 핀들(102, 104)을 각각 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(100)의 제1 영역(I)은 상기 반도체 장치의 각종 소자들이 형성되는 칩(chip) 영역일 수 있고, 기판(100)의 제2 영역(II)은 상기 칩 영역을 둘러싸며 이후 다이싱(dicing)에 의해 제거되는 스크라이브 레인(scribe lane) 영역일 수 있다.
각 제1 및 제2 액티브 핀들(102, 104)은 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있다. 제1 액티브 핀(102)은 기판(100) 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성될 수 있으며, 제2 액티브 핀(104)은 기판(100)의 제2 영역(I) 상에서 하나만 형성되거나 혹은 상기 제2 방향을 따라 복수 개로 형성될 수도 있다. 예시적인 실시예들에 있어서, 상기 제2 방향은 상기 제1 방향과 직교할 수 있다.
제1 및 제2 액티브 핀들(102, 104)은 상기 제2 방향을 따라 각각 제1 및 제2 폭들(W1, W2)을 가질 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 폭들(W1, W2)은 서로 동일한 값을 가질 수 있다.
도 3 내지 도 5를 참조하면, 제1 및 제2 액티브 핀들(102, 104) 및 이에 인접하는 기판(100)의 일부를 커버하는 제1 마스크(도시되지 않음)를 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 수행함으로써, 기판(100) 상에 제1 리세스(105)보다 더 깊은 깊이를 가지며 이에 연결되는 제2 리세스(110)를 형성할 수 있다.
이에 따라, 기판(100)의 제1 및 제2 영역들(I, II) 내에는 제2 리세스(110)에 의해 정의되는 제1 및 제2 액티브 영역들(132, 134)이 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 액티브 영역들(132)은 기판(100)의 제1 영역(I) 내에서 상기 제1 방향 혹은 상기 제2 방향을 따라 복수 개로 형성될 수 있으며, 제2 액티브 영역들(134) 또한 기판(100)의 제2 영역(II) 내에서 상기 제1 방향 혹은 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 각 제1 및 제2 액티브 영역들(132, 134)은 기판(100)의 다른 부분들에 비해 높은 상면을 가질 수 있으며, 제1 및 제2 액티브 핀들(102, 104)은 이들 상면으로부터 각각 상부로 돌출될 수 있다.
예시적인 실시예들에 있어서, 제2 액티브 영역들(134) 중 적어도 하나는 상부에 단 하나의 제2 액티브 핀(104)만을 포함할 수 있다. 예를 들어, 기판(100)의 제2 영역(II) 내에 하나의 제2 액티브 핀(104)만이 형성된 경우, 각 제2 액티브 영역들(134)이 상기 하나의 제2 액티브 핀(104)의 일부를 포함하도록 제2 리세스(110)가 형성될 수 있으며, 또한 기판(100)의 제2 영역(II) 내에 복수의 제2 액티브 핀들(104)이 형성되는 경우, 제2 액티브 영역들(134) 중 적어도 하나는 제2 액티브 핀들(104) 중 어느 하나만의 일부를 포함하도록 제2 리세스(110)가 형성될 수 있다.
단 하나의 제2 액티브 핀(104)을 포함하는 상기 적어도 하나의 제2 액티브 영역(134)은 상기 제1 방향으로 제1 연장 길이(L1)를 가질 수 있으며, 이에 따라 상기 단 하나의 제2 액티브 핀(104) 역시 상기 제1 방향으로 제1 연장 길이(L1)를 가질 수 있다. 예시적인 실시예들에 있어서, 제2 액티브 핀(104)의 제1 연장 길이(L1)는 제2 액티브 핀(104)의 상기 제2 방향으로의 제2 폭(W2)의 대략 30배 이하의 값을 가질 수 있다.
도면 상에서는 각각 하나의 제2 액티브 핀(104)만을 포함하는 2개의 제2 액티브 영역들(134)이 도시되어 있다. 이때, 제2 액티브 영역들(134)은 상기 제1 방향으로 제1 거리(D1)만큼 서로 이격될 수 있다. 예시적인 실시예들에 있어서, 제1 거리(D1)는 제2 액티브 핀(104)의 상기 제2 방향으로의 제2 폭(W2)의 대략 30배 이상의 값을 가질 수 있다.
도시되지는 않았으나, 제2 액티브 영역들(104)이 상기 제2 방향으로 서로 이격되도록 형성된 경우, 이들 사이의 거리 역시 제2 액티브 핀(104)의 상기 제2 방향으로의 제2 폭(W2)의 대략 30배 이상의 값을 가질 수 있다.
이후, 제2 리세스(110), 및 제1 리세스(105)의 하부를 채우는 소자 분리 패턴(120)을 형성할 수 있다.
예시적인 실시예들에 있어서, 소자 분리 패턴(120)은 제1 및 제2 리세스들(105, 110)을 충분히 채우는 소자 분리막을 기판(100) 상에 형성하고, 제1 및 제2 액티브 핀들(102, 104) 상면이 노출될 때까지 상기 소자 분리막을 평탄화한 후, 제1 리세스(105)의 상부가 노출되도록 상기 소자 분리막 상부를 제거함으로써 형성될 수 있다. 소자 분리 패턴(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 액티브 핀(102)은 소자 분리 패턴(120)에 의해 측벽이 둘러싸인 제1 하부 액티브 패턴(102b), 및 소자 분리 패턴(120) 상면으로 돌출된 제1 상부 액티브 패턴(102a)을 포함할 수 있으며, 제2 액티브 핀(104)은 소자 분리 패턴(120)에 의해 측벽이 둘러싸인 제2 하부 액티브 패턴(104b), 및 소자 분리 패턴(120) 상면으로 돌출된 제2 상부 액티브 패턴(104a)을 포함할 수 있다.
도 6 내지 도 8을 참조하면, 기판(100)의 제1 영역(I) 상에 형성된 제1 액티브 핀들(102) 및 소자 분리 패턴(120) 상에 상기 제2 방향으로 연장되는 제1 더미 게이트 구조물(172)을 형성하고, 기판(100)의 제2 영역(II) 상에 형성된 제2 액티브 핀들(104) 및 소자 분리 패턴(120) 상에 상기 제2 방향으로 연장되는 제2 더미 게이트 구조물(174)을 형성할 수 있다.
제1 및 제2 더미 게이트 구조물들(172, 174)은 제1 및 제2 액티브 핀들(102, 104) 및 소자 분리 패턴(120) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막을 패터닝하여 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 제1 및 제2 더미 게이트 마스크들(162, 164)을 형성한 후, 이들을 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 형성할 수 있다.
이에 따라, 기판(100)의 제1 영역(I) 상에는 순차적으로 적층된 제1 더미 게이트 절연 패턴(142), 제1 더미 게이트 전극(152) 및 제1 더미 게이트 마스크(162)를 포함하는 제1 더미 게이트 구조물(172)이 형성될 수 있으며, 기판(100)의 제2 영역(II) 상에는 순차적으로 적층된 제2 더미 게이트 절연 패턴(144), 제2 더미 게이트 전극(154) 및 제2 더미 게이트 마스크(164)를 포함하는 제2 더미 게이트 구조물(174)이 형성될 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함할 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 더미 게이트 절연막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 더미 게이트 절연막은 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 상기 더미 게이트 절연막은 각 제1 및 제2 액티브 핀들(102, 104) 상면에만 형성될 수 있다. 한편, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
각 제1 및 제2 더미 게이트 구조물들(172, 174)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 기판(100)의 제2 영역(II) 상에서 단 하나의 제2 액티브 핀(104)만을 포함하는 상기 적어도 하나의 제2 액티브 영역(134) 내에 형성된 제2 액티브 핀(104) 상에는 하나의 제2 더미 게이트 구조물(174)만이 형성될 수 있다. 도면 상에서는 각 제2 액티브 핀들(104) 상에 하나의 제2 더미 게이트 구조물(174)만이 형성된 것이 도시되어 있다.
도 9 내지 도 11을 참조하면, 제1 및 제2 액티브 핀들(102, 104) 및 소자 분리 패턴(120) 상에 제1 및 제2 더미 게이트 구조물들(172, 174)을 커버하는 스페이서 막을 형성한 후, 이를 이방성 식각함으로써 각 제1 및 제2 더미 게이트 구조물들(172, 174)의 상기 제1 방향으로의 양 측벽들 상에 각각 제1 및 제2 게이트 스페이서들(182, 184)을 형성할 수 있다. 이때, 각 제1 및 제2 상부 액티브 패턴들(102a, 104a)의 상기 제2 방향으로의 양 측벽들 상에는 각각 제1 및 제2 핀 스페이서들(192, 194)이 형성될 수 있다.
상기 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 일 실시예에 있어서, 상기 스페이서 막은 질화물 및/또는 산화물을 각각 포함하는 복수의 층들이 적층된 구조를 가질 수도 있다.
이후, 제1 및 제2 게이트 스페이서들(182, 184)의 양측의 제1 및 제2 액티브 핀들(102, 104)의 상부를 식각하여 제3 및 제4 리세스들(202, 204)을 각각 형성할 수 있다.
도면 상에서는, 제1 및 제2 액티브 핀들(102, 104)의 제1 및 제2 상부 액티브 패턴들(102a, 104a)의 일부만이 식각되어 제3 및 제4 리세스들(202, 204)이 형성됨에 따라, 제3 및 제4 리세스들(202, 204)의 저면이 제1 및 제2 하부 액티브 패턴들(102b, 104b)의 상면보다 각각 높은 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 각 제3 및 제4 리세스들(202, 204)은 제1 및 제2 상부 액티브 패턴들(102a, 104a)뿐만 아니라 제1 및 제2 하부 액티브 패턴들(102b, 104b)의 일부도 함께 식각되어 형성될 수도 있으며, 이에 따라 제3 및 제4 리세스들(202, 204)의 저면의 높이가 이들이 형성되지 않은 제1 및 제2 하부 액티브 패턴들(102b, 104b) 부분의 높이보다 낮을 수도 있다.
한편, 제3 및 제4 리세스들(202, 204)이 형성될 때, 제1 및 제2 상부 액티브 패턴들(102a, 104a)의 상기 제2 방향으로의 양 측벽들 상에 각각 형성된 제1 및 제2 핀 스페이서들(192, 194)도 부분적으로 제거되어 일부가 잔류하거나, 혹은 완전히 제거될 수도 있다.
예시적인 실시예들에 있어서, 제3 및 제4 리세스들(202, 204)을 형성하는 식각 공정은 제1 및 제2 게이트 스페이서들(182, 184)을 형성하는 식각 공정과 인-시튜로 수행될 수 있다.
도 12 내지 도 14를 참조하면, 제3 및 제4 리세스들(202, 204)을 각각 채우는 제1 및 제2 소스/드레인 층들(212, 214)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 소스/드레인 층들(212, 214)은 제3 및 제4 리세스들(202, 204)에 의해 각각 노출된 제1 및 제2 액티브 핀들(102, 104)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 게르마늄 소스 가스, 식각 가스 및 캐리어 가스를 공급하여 수행될 수 있으며, 이에 따라 각 제1 및 제2 소스/드레인 층들(212, 214)로서 단결정의 실리콘-게르마늄 층이 형성될 수 있다. 또한, 상기 선택적 에피택시얼 성장(SEG) 공정은 p형 불순물 소스 가스를 함께 사용할 수 있으며, 이에 따라 각 제1 및 제2 소스/드레인 층들(212, 214)로서 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층이 형성될 수 있다.
이와는 달리. 상기 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 탄소 소스 가스, 식각 가스 및 캐리어 가스를 사용하여 수행될 수 있으며, 이에 따라 각 제1 및 제2 소스/드레인 층들(212, 214)로서 단결정 실리콘 탄화물 층이 형성될 수 있다. 또한, 상기 선택적 에피택시얼 성장(SEG) 공정은 n형 불순물 소스 가스를 함께 사용할 수 있으며, 이에 따라 각 제1 및 제2 소스/드레인 층들(212, 214)로서 n형 불순물이 도핑된 단결정 실리콘 탄화물 층이 형성될 수 있다. 혹은, 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 식각 가스 및 캐리어 가스를 사용하여 수행될 수도 있으며, 이에 따라 각 제1 및 제2 소스/드레인 층들(212, 214)로서 단결정 실리콘 층이 형성될 수 있다. 이때에도 역시, n형 불순물 소스 가스를 함께 사용하여 n형 불순물이 도핑된 단결정 실리콘 층이 형성될 수 있다.
제1 및 제2 소스/드레인 층들(212, 214)은 수직 방향뿐만 아니라 수평 방향으로도 성장하여 제3 및 제4 리세스들(202, 204)을 각각 채울 수 있으며, 상부가 제1 및 제2 게이트 스페이서들(182, 184)의 측벽에 각각 접촉할 수도 있다. 예시적인 실시예들에 있어서, 제1 및 제2 소스/드레인 층들(212, 214)은 상기 제2 방향을 따라 절단된 단면이 5각형에 유사한 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 서로 이웃하는 제1 액티브 핀들(102) 사이의 거리가 작은 경우, 각 제1 액티브 핀들(102) 상으로 성장하는 각 제1 소스/드레인 층들(212)이 서로 연결되어 병합될 수 있다. 도면 상에서는 상기 제2 방향으로 서로 이웃하는 2개의 제1 액티브 핀들(102) 상부로 각각 성장한 2개의 제1 소스/드레인 층들(212)이 서로 병합된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 임의의 복수의 제1 소스/드레인 층들(212)이 서로 병합될 수 있다.
이후, 제1 및 제2 더미 게이트 구조물들(172, 174), 제1 및 제2 게이트 스페이서들(182, 184), 제1 및 제2 핀 스페이서들(192, 194), 및 제1 및 제2 소스/드레인 층들(212, 214)을 덮는 제1 층간 절연막(220)을 제1 및 제2 액티브 핀들(102, 104) 및 소자 분리 패턴(120) 상에 충분한 높이로 형성한 후, 제1 및 제2 더미 게이트 구조물들(172, 174)에 각각 포함된 제1 및 제2 더미 게이트 전극들(152, 154)의 상면이 노출될 때까지 제1 층간 절연막(220)을 평탄화한다. 이때, 제1 및 제2 더미 게이트 마스크들(162, 164)도 함께 제거될 수 있다.
한편, 서로 병합된 제1 소스/드레인 층들(212)과 소자 분리 패턴(120) 사이에는 제1 층간 절연막(220)이 모두 채워지지 않을 수 있으며, 이에 따라 에어 갭(230)이 형성될 수도 있다.
제1 층간 절연막(220)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 한편, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
도 15 내지 도 17을 참조하면, 노출된 제1 및 제2 더미 게이트 전극들(152, 154) 및 그 하부의 제1 및 제2 더미 게이트 절연 패턴들(142, 144)을 제거하여, 제1 게이트 스페이서(182)의 내측벽 및 제1 액티브 핀(102)의 상면을 노출시키는 제1 개구, 및 제2 게이트 스페이서(184)의 내측벽 및 제2 액티브 핀(104)의 상면을 노출시키는 제2 개구를 형성한 후, 상기 제1 및 제2 개구들을 각각 채우는 제1 및 제2 게이트 전극 구조물들(272, 274)을 형성할 수 있다. 다만, 경우에 따라 제1 및 제2 더미 게이트 절연 패턴들(142, 144)은 제거되지 않고 잔류할 수도 있다.
구체적으로, 상기 제1 및 제2 개구들에 의해 노출된 제1 및 제2 액티브 핀들(102, 104) 상면, 소자 분리 패턴(120) 상면, 제1 및 제2 게이트 스페이서들(182, 184)의 내측벽, 및 제1 층간 절연막(220) 상에 게이트 절연막 및 일함수 조절막을 순차적으로 형성하고, 상기 제1 및 제2 개구들의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 일함수 조절막 상에 형성한다. 게이트 절연막은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있고, 일함수 조절막은 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 금속 질화물 혹은 합금을 포함할 수 있으며, 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속과 이의 질화물을 포함할 수 있다.
이후, 제1 층간 절연막(220)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막 및 상기 게이트 절연막을 평탄화하여, 제1 액티브 핀(102) 상면, 소자 분리 패턴(120) 상면, 및 제1 게이트 스페이서(182)의 내측벽 상에 순차적으로 적층된 제1 게이트 절연 패턴(242) 및 제1 일함수 조절 패턴(252)을 형성하고, 제1 일함수 조절 패턴(252) 상에 상기 제1 개구의 나머지 부분을 채우는 제1 게이트 전극(262)을 형성할 수 있다. 또한, 제2 액티브 핀(104) 상면, 소자 분리 패턴(120) 상면, 및 제2 게이트 스페이서(184)의 내측벽 상에 순차적으로 적층된 제2 게이트 절연 패턴(244) 및 제2 일함수 조절 패턴(254)을 형성하고, 제2 일함수 조절 패턴(254) 상에 상기 제2 개구의 나머지 부분을 채우는 제2 게이트 전극(264)을 형성할 수 있다.
순차적으로 적층된 제1 게이트 절연 패턴(242), 제1 일함수 조절 패턴(252) 및 제1 게이트 전극(262)은 제1 게이트 전극 구조물(272)을 형성할 수 있으며, 제1 소스/드레인 층(212)과 함께 제1 트랜지스터를 형성할 수 있다. 또한, 순차적으로 적층된 제2 게이트 절연 패턴(244), 제2 일함수 조절 패턴(254) 및 제2 게이트 전극(264)은 제2 게이트 전극 구조물(274)을 형성할 수 있으며, 제2 소스/드레인 층(214)과 함께 제2 트랜지스터를 형성할 수 있다. 상기 제1 및 제2 트랜지스터들은 각각 제1 및 제2 소스/드레인 층들(212, 214)의 도전형에 따라서 피모스(PMOS) 트랜지스터 혹은 엔모스(NMOS) 트랜지스터를 형성할 수 있다.
도 18을 참조하면, 제1 및 제2 게이트 전극 구조물들(272, 274) 및 제1 및 제2 게이트 스페이서들(182, 184)의 상부를 제거하여 각각 제5 및 제6 리세스들을 형성한 후, 상기 제5 리세스 및 상기 제6 리세스를 각각 채우는 제1 캐핑 패턴(282, 도 19 및 23 참조) 및 제2 캐핑 패턴(284)을 형성할 수 있다.
제1 및 제2 캐핑 패턴들(282, 284)은 상기 제5 및 제6 리세스들을 채우는 캐핑막을 제1 및 제2 게이트 전극 구조물들(272, 274), 제1 및 제2 게이트 스페이서들(182, 184), 및 제1 층간 절연막(220) 상에 형성한 후, 제1 층간 절연막(220) 상면이 노출될 때까지 상기 캐핑막을 평탄화함으로써 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 캐핑 패턴들(282, 284)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이하에서는, 제1 게이트 전극 구조물(272), 제1 게이트 전극 구조물(272)의 측벽을 커버하는 제1 게이트 스페이서(182), 및 제1 게이트 전극 구조물(272) 및 제1 게이트 스페이서(182)의 상면들을 커버하는 제1 캐핑 패턴(282)을 함께 제1 게이트 구조물로 지칭하고, 제2 게이트 전극 구조물(274), 제2 게이트 전극 구조물(274)의 측벽을 커버하는 제2 게이트 스페이서(184), 및 제2 게이트 전극 구조물(274) 및 제2 게이트 스페이서(184)의 상면들을 커버하는 제2 캐핑 패턴(284)을 함께 제2 게이트 구조물로 지칭하기로 한다.
도 19 내지 도 23을 참조하면, 제1 층간 절연막(220) 및 제1 및 제2 캐핑 패턴들(282, 284) 상에 제2 층간 절연막(290)을 형성하고, 제1 및 제2 층간 절연막들(220, 290)을 관통하여 제1 및 제2 소스/드레인 층들(212, 214) 상면을 각각 노출시키는 제3 및 제4 개구들을 형성한 후, 상기 제3 개구에 의해 노출된 제1 소스/드레인 층(212) 상에 제1 금속 실리사이드 패턴(302) 및 제1 콘택 플러그(312)를 순차적으로 형성하고, 또한 상기 제4 개구에 의해 노출된 제2 소스/드레인 층(214) 상에 제2 금속 실리사이드 패턴(304) 및 제2 콘택 플러그(314)를 순차적으로 형성할 수 있다.
구체적으로, 노출된 제1 및 제2 소스/드레인 층들(212, 214)의 상면, 상기 제3 및 제4 개구들의 측벽, 및 제2 층간 절연막(290) 상면에 제1 금속막을 형성하고, 열처리 공정을 수행하여 제1 및 제2 소스/드레인 층들(212, 214) 상부에 각각 제1 및 제2 금속 실리사이드 패턴들(302, 304)을 형성할 수 있다. 제1 및 제2 금속 실리사이드 패턴들(302, 304)은 예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등을 포함할 수 있다.
상기 제1 금속막의 미반응 부분들을 제거한 후, 제1 및 제2 금속 실리사이드 패턴들(302, 304)의 상면, 상기 제3 및 제4 개구들의 측벽, 및 제2 층간 절연막(290) 상면에 제1 배리어 막(도시되지 않음)을 형성하고, 상기 제1 배리어 막 상에 상기 제3 및 제4 개구들을 채우는 제2 금속막을 형성한 후, 제2 층간 절연막(290) 상면이 노출될 때까지 상기 제2 금속막 및 상기 제1 배리어 막을 평탄화할 수 있다.
이에 따라, 제1 금속 실리사이드 패턴(302) 상에 상기 제3 개구를 채우며 제1 배리어 패턴 및 제2 금속 패턴을 포함하는 제1 콘택 플러그(312)가 형성될 수 있으며, 제2 금속 실리사이드 패턴(304) 상에 상기 제4 개구를 채우며 제2 배리어 패턴 및 제3 금속 패턴을 포함하는 제2 콘택 플러그(314)가 형성될 수 있다. 상기 제1 및 제2 배리어 패턴들은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있으며, 상기 제2 및 제3 금속 패턴들은 예를 들어, 텅스텐, 구리, 알루미늄 등의 금속을 포함할 수 있다.
도면 상에서는 각 제1 및 제2 콘택 플러그들(312, 314)이 제1 및 제2 게이트 스페이서들(182, 184)의 측벽에 직접 접촉하지 않는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 즉, 제1 및 제2 콘택 플러그들(312, 314)은 제1 및 제2 게이트 스페이서들(182, 184)의 측벽에 셀프-얼라인되어 이들에 각각 접촉하도록 형성될 수도 있다.
이후, 제2 층간 절연막(290) 및 제1 및 제2 콘택 플러그들(312, 314) 상에 제3 층간 절연막(320)을 형성하고, 제2 및 제3 층간 절연막들(290, 320) 및 제1 및 제2 캐핑 패턴들(282, 284)을 각각 관통하여 제1 및 제2 게이트 전극들(262, 264) 상면을 각각 노출시키는 제5 및 제6 개구들을 형성한 후, 상기 제5 및 제6 개구들에 의해 노출된 제1 및 제2 게이트 전극들(262, 264) 상에 제3 및 제4 콘택 플러그들(332, 334)을 각각 형성할 수 있다.
도 24 내지 도 27을 참조하면, 제3 층간 절연막(320) 및 제3 및 제4 콘택 플러그들(332, 334) 상에 제4 층간 절연막(340)을 형성하고, 제3 및 제4 층간 절연막들(320, 330)을 관통하여 제1 및 제2 콘택 플러그들(312, 314) 상면을 각각 노출시키는 제7 및 제8 개구들을 형성한 후, 상기 제7 및 제8 개구들에 의해 노출된 제1 및 제2 콘택 플러그들(312, 314) 상에 제1 및 제2 비아들(352, 354)을 각각 형성할 수 있으며, 또한 제4 층간 절연막(340)을 관통하여 제3 및 제4 콘택 플러그들(332, 334) 상면을 각각 노출시키는 제9 및 제10 개구들을 형성한 후, 상기 제9 및 제10 개구들에 의해 노출된 제3 및 제4 콘택 플러그들(332, 334) 상에 제3 및 제4 비아들(356, 358)을 각각 형성할 수 있다.
이후, 제4 층간 절연막(340) 및 제1 내지 제4 비아들(352, 354, 356, 358) 상에 제5 층간 절연막(360)을 형성하고, 제5 층간 절연막(360)을 관통하여 제1 내지 제4 비아들(352, 354, 356, 358) 상면을 각각 노출시키는 제11 및 제14 개구들을 형성한 후, 상기 제11 내지 제14 개구들에 의해 노출된 제1 내지 제4 비아들(352, 354, 356, 358) 상에 제1 내지 제4 배선들(372, 374, 376, 378)을 각각 형성할 수 있다. 각 제1 내지 제4 배선들(372, 374, 376, 378)은 상기 제1 방향 혹은 상기 제2 방향으로 연장될 수 있다.
이후, 제5 층간 절연막(360) 및 제1 내지 제4 배선들(372, 374, 376, 378) 상에 제6 층간 절연막(380)을 형성하고, 제6 층간 절연막(380)을 관통하여 제1 배선(372) 상면에 접촉하며 순차적으로 적층된 제5 비아(392) 및 제5 배선(402), 및 제2 배선(374) 상면에 접촉하며 순차적으로 적층된 제6 비아(394) 및 제6 배선(404)을 형성할 수 있다. 각 제5 및 제6 배선들(402, 404)은 상기 제1 방향 혹은 상기 제2 방향으로 연장될 수 있다.
한편, 도시하지는 않았으나, 제6 층간 절연막(380)을 관통하여 제3 배선(376) 상면에 접촉하며 순차적으로 적층된 제7 비아 및 제7 배선, 및 제4 배선(378) 상면에 접촉하며 순차적으로 적층된 제8 비아 및 제8 배선을 더 형성할 수도 있다.
예시적인 실시예들에 있어서, 제6 배선(404)에 테스트 전압을 인가함으로써, 제6 비아(394), 제2 배선(374), 제2 비아(354) 및 제2 콘택 플러그(314)를 통해 이에 전기적으로 연결된 제2 소스/드레인 층(214)의 누설 전류를 측정할 수 있다. 특히, 단 하나의 제2 액티브 핀(104)만을 포함하는 상기 적어도 하나의 제2 액티브 영역(134) 상에 형성된 제2 소스/드레인 층(214)에 전기적으로 연결된 제6 배선(404)에 상기 테스트 전압을 인가함으로써 상기 누설 전류를 측정할 수 있다.
예시적인 실시예들에 있어서, 제2 액티브 핀(104)의 상기 제1 방향으로의 제1 연장 길이(L1)는 상기 제2 방향으로의 제2 폭(W2)의 대략 30배 이하의 작은 값을 가질 수 있으며, 또한 제2 액티브 핀(104)을 포함하는 제2 액티브 영역(134)과 이에 이웃하는 제2 액티브 영역(134) 사이의 제1 거리(D1)는 제2 액티브 핀(104)의 상기 제2 방향으로의 제2 폭(W2)의 대략 30배 이상의 큰 값을 가질 수 있다. 이에 따라, 일정 영역 내에서 제2 액티브 핀(104)의 밀도가 상대적으로 매우 낮으므로, 제2 액티브 핀(104)은 이를 커버하는 다른 막 구조물들로부터 상대적으로 큰 스트레스를 받을 수 있다.
그 결과, 제2 액티브 핀(104) 상에 형성된 제2 소스/드레인 층(214)의 누설 전류는 상대적으로 큰 값을 가질 수 있으며, 그 측정이 용이하게 수행될 수 있다. 결국, 기판(100)의 제2 영역(II) 상에 형성된 제2 액티브 핀(104), 그 상부에 형성된 상기 제2 게이트 구조물 및 제2 소스/드레인 층(214)을 포함하는 트랜지스터, 및 이에 연결된 제2 콘택 플러그(314), 제2 배선(374), 제6 비아(394) 및 제6 배선(404)을 포함하는 테그(Test Element Group: TEG) 구조물을 통해서, 반도체 소자가 형성되는 기판(100)의 제1 영역(I) 내의 제1 소스/드레인 층(212)의 누설 전류를 용이하게 확인할 수 있다.
상기 누설 전류 측정 결과에 따라, 이후의 공정 수행 여부를 결정할 수 있다. 예를 들어, 일정 기준을 넘어서는 누설 전류 검출 시, 이후 공정을 수행하지 않을 수 있으며, 상기 기준 이하의 누설 전류 검출 시, 이후 공정을 더 수행함으로써 상기 반도체 장치를 완성할 수 있다.
상기 반도체 장치 완성 후, 기판(100)의 제2 영역(II)을 제거함으로써 복수의 반도체 칩들을 제조할 수 있으며, 기판(100)의 제2 영역(II) 내에 형성된 상기 테그 구조물도 이와 함께 제거될 수 있다.
도 28은 액티브 핀의 길이 및 액티브 영역에 포함된 상기 액티브 핀의 개수와 상기 액티브 핀 상에 형성된 소스/드레인 층의 누설 전류와의 관계를 설명하기 위한 그래프이고, 도 29는 액티브 핀을 각각 포함하는 액티브 영역들 사이의 거리와 상기 액티브 핀 상에 형성된 소스/드레인 층의 누설 전류와의 관계를 설명하기 위한 그래프이다.
도 28을 참조하면, 소스/드레인 층의 누설 전류는 액티브 영역 내의 액티브 핀의 개수가 증가할수록, 예를 들어, 3개 이상인 경우 아주 작은 값을 가짐을 알 수 있다. 또한, 상기 액티브 영역 내의 상기 액티브 핀의 개수가 작은 경우, 예를 들어 1개 혹은 2개인 경우에, 상기 액티브 핀의 연장 길이가 증가할수록, 예를 들어, 3X 이상인 경우 아주 작은 값을 나타내고 있다.
이에 따라, 하나의 액티브 영역 내에 1개 혹은 2개의 작은 개수의 액티브 핀을 포함하며, 상기 각 액티브 핀들의 연장 길이가 X 혹은 2X와 같이 작은 값을 갖는 경우, 그 상부에 형성된 소스/드레인 층의 누설 전류가 높은 값을 나타냄을 알 수 있다. 일 실시예에 있어서, 상기 X는 상기 액티브 핀의 폭의 대략 15배의 값을 가질 수 있으며, 이에 따라 상기 액티브 핀의 연장 길이가 상기 액티브 핀 폭의 대략 30배 이하의 값을 가질 때 높은 누설 전류가 발생할 수 있다.
도 29를 참조하면, 소스/드레인 층의 누설 전류는 하나의 액티브 영역 내에 많은 수, 예를 들어 10개의 액티브 핀들을 포함하는 경우 이들 사이의 거리에 무관하게 아주 작은 값을 가짐을 알 수 있으며, 각각 하나의 액티브 핀만을 포함하는 액티브 영역들의 경우, 이들 사이의 거리가 증가할수록, 예를 들어, 1.25Y 이상일 때 높은 값을 가짐을 알 수 있다. 일 실시예에 있어서, 상기 Y는 상기 액티브 핀 폭의 대략 24배이 값을 가질 수 있으며, 이에 따라 상기 액티브 영역들 사이의 거리가 상기 액티브 핀 폭의 대략 30배 이상의 값을 가질 때 높은 누설 전류가 발생할 수 있다.
도 28 및 29를 종합적으로 참조할 때, 일정 영역 내에 포함되는 액티브 핀의 밀도가 낮을수록, 상기 액티브 핀 상에 형성되는 소스/드레인 층의 누설 전류가 높음을 알 수 있으며, 이는 상기 액티브 핀을 둘러싸는 막 구조물들로부터 받는 스트레스가 증가하기 때문으로 추정된다. 이에 따라, 칩 영역 내에서 상대적으로 낮은 밀도로 형성되는 액티브 핀 주변에서 상대적으로 높은 누설 전류가 발생할 수 있으므로, 스크라이브 레인 영역에 형성되어 누설 전류를 측정하는 테그 구조물은 상대적으로 높은 누설 전류를 발생시키는 구조로 형성되어, 효율적으로 누설 전류를 검출할 수 있다.
도 30 내지 도 32는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도들이다. 구체적으로 도 30 내지 도 32는 도 19에 대응하는 평면도들이다.
상기 반도체 장치는 하나의 제2 액티브 영역에 포함된 제2 액티브 핀의 개수, 상기 제2 액티브 핀 상에 형성되는 제2 게이트 구조물의 개수, 및 제2 액티브 영역들 사이의 거리를 제외하고는 도 19에 도시된 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 자세한 설명은 생략한다.
도 30을 참조하면, 제2 액티브 영역(134) 상에는 상기 제2 방향으로 서로 이격되는 2개의 제2 액티브 핀들(104)이 형성될 수 있다. 전술한 바와 같이, 하나의 제2 액티브 영역(134) 내에 1개 혹은 2개의 액티브 핀들(104)이 포함되는 경우 높은 누설 전류가 발생할 수 있으며, 이는 본 발명의 범위에 포함될 수 있다.
도 31을 참조하면, 제2 액티브 영역(134) 상에는 상기 제1 방향으로 서로 이격되는 2개의 제2 게이트 구조물이 형성될 수 있다. 이에 따라, 제2 액티브 영역(134) 내에 형성되는 제2 액티브 핀(104)은 상기 제1 방향으로의 제2 연장 길이(L2)를 가질 수 있다. 다만, 제2 연장 길이(L2) 역시 제2 액티브 핀(104)의 상기 제2 방향으로의 제2 폭(W2)의 대략 30배 이하의 값을 가질 수 있으며, 이에 따라 높은 누설 전류가 발생할 수 있다.
도 32를 참조하면, 각각이 하나의 제2 액티브 핀(104)을 포함하며 상기 제1 방향으로 배치된 제2 액티브 영역들(134)은 제2 거리(D2)만큼 서로 이격될 수 있다. 이때 제2 거리(D2)는 제2 액티브 핀(104)의 제2 폭(W2)의 대략 30배 이상의 값을 가질 수 있으며, 이에 따라 높은 누설 전류가 발생할 수 있다.
전술한 반도체 장치는 핀펫(finFET), 게이트-올-어라운드(GAA) 트랜지스터, 멀티 채널 트랜지스터(MBCFet) 등을 포함하는 다양한 메모리 장치 및 시스템에 사용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 102, 104: 제1, 제2 액티브 핀
105, 110, 202, 204: 제1 내지 제4 리세스 120: 소자 분리 패턴
132, 134: 제1, 제2 액티브 영역
142, 144: 제1, 제2 더미 게이트 절연 패턴
152, 154: 제1, 제2 더미 게이트 전극
162, 164; 제1, 제2 더미 게이트 마스크
172, 174: 제1, 제2 더미 게이트 구조물 182, 184: 게이트 스페이서
192, 194: 핀 스페이서
212, 214: 제1, 제2 소스/드레인 층
220, 290, 320, 340, 360, 380: 제1 내지 제6 층간 절연막
230: 에어 갭
242, 244; 제1, 제2 게이트 절연 패턴
252, 254: 제1, 제2 일함수 조절 패턴 262, 264: 제1, 제2 게이트 전극
272, 274: 제1, 제2 게이트 전극 구조물 282, 284: 제1, 제2 캐핑 패턴
302, 304: 제1, 제2 금속 실리사이드 패턴
312, 314, 332, 334: 제1 내지 제4 콘택 플러그
352, 354, 356, 358, 392, 394: 제1 내지 제6 비아
372, 374, 376, 378, 402, 404: 제1 내지 제6 배선

Claims (10)

  1. 제1 및 제2 영역들을 포함하는 기판 상에 제1 및 제2 액티브 핀들을 각각 형성하되, 상기 제1 및 제2 액티브 핀들은 상기 기판의 제1 및 제2 영역들 내에서 다른 부분들에 비해 높은 상면을 갖는 제1 및 제2 액티브 영역들 상에 각각 형성되며, 상기 제2 액티브 영역 상에는 상기 제2 액티브 핀이 1개 혹은 2개만 형성되고;
    상기 제1 및 제2 액티브 핀들 상에 제1 및 제2 게이트 구조물들을 각각 형성하고;
    상기 제1 게이트 구조물 양측의 상기 제1 액티브 핀 부분들 상에 제1 소스/드레인 층들을 각각 형성하고, 상기 제2 게이트 구조물 양측의 상기 제2 액티브 핀 부분들 상에 제2 소스/드레인 층들을 각각 형성하고;
    상기 제1 및 제2 소스/드레인 층들에 각각 전기적으로 연결되는 제1 및 제2 배선들을 형성하고; 그리고
    상기 제2 배선에 전압을 인가하여 상기 제2 소스/드레인 층들 사이의 누설 전류를 측정하는 것을 포함하는 반도체 장치의 불량 검출 방법.
  2. 제 1 항에 있어서, 상기 제2 액티브 핀 상에는 상기 제2 게이트 구조물이 1개 혹은 2개만 형성된 반도체 장치의 불량 검출 방법.
  3. 제 2 항에 있어서, 상기 제1 액티브 핀 상에는 상기 제1 게이트 구조물이 1개 혹은 복수 개로 형성된 반도체 장치의 불량 검출 방법.
  4. 제 1 항에 있어서, 상기 제1 액티브 영역 상에는 상기 제1 액티브 핀이 1개 혹은 복수 개로 형성된 반도체 장치의 불량 검출 방법.
  5. 제 1 항에 있어서, 상기 각 제1 및 제2 액티브 핀들은 제1 방향으로 연장되고, 상기 각 제1 및 제2 게이트 구조물들은 상기 제1 방향과 교차하는 제2 방향으로 연장된 반도체 장치의 불량 검출 방법.
  6. 제 5 항에 있어서, 상기 제2 액티브 영역은 상기 제1 방향을 따라 복수 개로 형성되되,
    서로 이웃하는 상기 제2 액티브 영역들 사이의 거리는 상기 제2 액티브 핀의 상기 제2 방향으로의 폭의 30배 이상인 반도체 장치의 불량 검출 방법.
  7. 제 5 항에 있어서, 상기 제2 액티브 핀의 상기 제1 방향으로의 연장 길이는 상기 제2 방향으로의 폭의 30배 이하인 반도체 장치의 불량 검출 방법.
  8. 기판의 액티브 영역 상에 제1 방향으로 연장되는 액티브 핀을 형성하고;
    상기 액티브 핀 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조물을 형성하고;
    상기 게이트 구조물 양측의 상기 액티브 핀 부분들 상에 소스/드레인 층들을 각각 형성하고;
    상기 소스/드레인 층들에 전기적으로 연결되는 배선을 형성하고; 그리고
    상기 배선에 전압을 인가하여 상기 소스/드레인 층들 사이의 누설 전류를 측정하는 것을 포함하며,
    상기 액티브 핀은 상기 액티브 영역 상에 1개 혹은 2개만 형성되고,
    상기 게이트 구조물은 상기 액티브 핀 상에 1개 혹은 2개만 형성된 반도체 장치의 불량 검출 방법.
  9. 제 8 항에 있어서, 상기 액티브 영역은 상기 제1 방향 혹은 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성된 반도체 장치의 불량 검출 방법.
  10. 기판 상부를 제거하여 제1 방향으로 각각 연장되는 복수의 액티브 핀들을 상기 제1 방향과 교차하는 제2 방향을 따라 형성하고;
    상기 액티브 핀들 중 일부 및 상기 기판의 일부를 제거하여, 상기 제1 방향 혹은 상기 제2 방향을 따라 서로 이격되며 상부에 상기 액티브 핀들을 포함하는 복수의 액티브 영역들을 형성하되, 상기 액티브 영역들 중 적어도 하나의 제1 액티브 영역은 2개 이하의 상기 액티브 핀들을 포함하고;
    상기 액티브 핀들 상에 상기 제2 방향으로 연장되는 게이트 구조물을 형성하고;
    상기 게이트 구조물 양측의 상기 액티브 핀 부분들 상에 소스/드레인 층들을 각각 형성하고;
    상기 소스/드레인 층들에 각각 전기적으로 연결되는 배선들을 형성하고; 그리고
    상기 배선들 중에서 상기 제1 액티브 영역 내의 상기 액티브 핀들 상에 형성된 상기 소스/드레인 층들에 전기적으로 연결된 배선에 전압을 인가함으로써 상기 소스/드레인 층들 사이의 누설 전류를 측정하는 것을 포함하는 반도체 장치의 불량 검출 방법.
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