KR102155181B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법에서, 챔버 내에 배치된 기판의 액티브 핀상부를 부분적으로 제거하여 트렌치를 형성하고, 소스/드레인 층을 형성한다. 소스/드레인 층을 형성할 때, 챔버 내에 실리콘 소스 가스, 게르마늄 소스 가스, 식각 가스 및 캐리어 가스를 공급하여, 트렌치에 의해 노출된 액티브 영역 상면을 시드로 하는 선택적 에피택시얼 성장 공정을 수행함으로써 실리콘-게르마늄 층을 성장시킨다. 캐리어 가스를 공급하면서 챔버를 퍼지함으로써, 실리콘-게르마늄 층을 식각한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 핀펫(finFET) 및 그 제조 방법에 관한 것이다.
핀펫(finFET) 형성 시, 액티브 핀 상에 게이트 구조물들을 형성하고, 상기 게이트 구조물들에 의해 커버되지 않은 상기 액티브 핀 상부에 트렌치를 형성한 후, 선택적 에피택시얼 성장(SEG) 공정에 의해 상기 트렌치를 채우는 소스/드레인 층을 형성한다. 그런데, 상기 게이트 구조물들 사이의 간격이 큰 경우, 상기 소스/드레인 층의 성장 방향에 따른 패싯(facet)에 의해 가운데가 V자 형상으로 패인 소스/드레인 층이 형성되어 상기 트렌치를 완전히 채우지 못하게 된다. 이에 따라, 이후 상기 소스/드레인 층 상에 형성되는 콘택 플러그와의 접촉 불량이 야기될 수 있다.
본 발명의 일 목적은 우수한 특성을 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 우수한 특성을 갖는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 목적을 달성하기 위한 실시예들에 따른 반도체 장치의 제조 방법에서, 챔버 내에 배치된 기판의 액티브 핀(active fin) 상부를 부분적으로 제거하여 트렌치를 형성하고, 소스/드레인 층을 형성한다. 상기 소스/드레인 층을 형성할 때, 상기 챔버 내에 실리콘 소스 가스, 게르마늄 소스 가스, 식각 가스 및 캐리어 가스를 공급하여, 상기 트렌치에 의해 노출된 상기 액티브 영역 상면을 시드로 하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 실리콘-게르마늄 층을 성장시킨다. 그리고 상기 캐리어 가스를 공급하면서 상기 챔버를 퍼지(purge)함으로써, 상기 실리콘-게르마늄 층을 식각한다.
예시적인 실시예들에 있어서, 상기 실리콘 소스 가스는 디클로로실란(DCS) 가스를 포함할 수 있고, 상기 게르마늄 소스 가스는 저메인(GeH4) 가스를 포함할 수 있으며, 상기 식각 가스는 염화수소(HCl) 가스를 포함할 수 있고, 상기 캐리어 가스는 수소(H2) 가스를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘-게르마늄 층을 식각할 때, 상기 챔버를 퍼지함에 따라, 적어도 일정 시간 동안 상기 실리콘-게르마늄 층을 성장시킬 때에 비하여 상기 챔버 내에 잔류하는 상기 게르마늄 소스 가스에 대한 상기 식각 가스의 비율이 더 높을 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘-게르마늄 층을 성장시킬 때, 상기 실리콘 소스 가스, 게르마늄 소스 가스, 식각 가스 및 캐리어 가스 이외에, p형 불순물 소스 가스로서 디보란(B2H6) 가스를 더 공급할 수 있다.
예시적인 실시예들에 있어서, 상기 소스/드레인 층을 형성할 때, 상대적으로 낮은 농도의 게르마늄 및 붕소를 포함하는 제1 실리콘-게르마늄 층을 형성하고, 상대적으로 높은 농도의 게르마늄 및 붕소를 포함하는 제2 실리콘-게르마늄 층을 상기 제1 실리콘-게르마늄 층 상에 형성하며, 상기 제2 실리콘-게르마늄 층 상에 실리콘 층을 형성할 수 있다. 상기 제2 실리콘-게르마늄 층을 형성할 때, 상기 실리콘-게르마늄 층을 성장시키고, 상기 실리콘-게르마늄 층을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘-게르마늄 층을 성장시키는 것 및 상기 실리콘-게르마늄 층을 식각하는 것은 각각 복수 회 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 복수 회 수행되는 실리콘-게르마늄 층을 성장시키는 것 중 마지막 회의 수행에 의해 상기 트렌치가 완전히 채워질 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘-게르마늄 층을 식각하는 것은 상기 실리콘-게르마늄 층을 성장시키는 것보다 고온에서 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 트렌치를 형성하기 이전에, 상기 액티브 핀 상에 복수 개의 더미 게이트 구조물들을 형성할 수 있으며, 상기 트렌치는 상기 더미 게이트 구조물들에 의해 커버되지 않은 상기 액티브 핀 상부를 제거하여 형성될 수 있다.
상기 본 발명의 다른 목적을 달성하기 위한 실시예들에 따른 반도체 장치는 제2 방향으로 연장되는 액티브 핀을 포함하는 기판, 상기 제2 방향에 수직한 제1 방향으로 각각 연장되며 상기 액티브 핀 상에 형성된 복수 개의 게이트 구조물들, 및 상기 게이트 구조물들 사이의 상기 액티브 핀 상부에 형성된 트렌치를 채우며 상기 제1 방향으로의 단면이 내부에 타원형 링 또는 원형 링 일부 형상의 띠를 포함하고 외곽은 오각형 또는 육각형 형상인 소스/드레인 층을 포함한다.
예시적인 실시예들에 있어서, 상기 소스/드레인 층은 상기 제2 방향을 따라 일정한 높이의 상면을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 소스/드레인 층은, 상대적으로 낮은 농도의 게르마늄 및 붕소를 포함하는 제1 실리콘-게르마늄 층, 상대적으로 높은 농도의 게르마늄 및 붕소를 포함하며 상기 제1 실리콘-게르마늄 층 상에 형성된 제2 실리콘-게르마늄 층, 및 상기 제2 실리콘-게르마늄 층 상에 형성된 실리콘 층을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 실리콘-게르마늄 층은 상기 제1 방향으로의 단면이 내부에 타원형 링 또는 원형 링 일부 형상의 띠를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 타원형 링 또는 원형 링 일부 형상의 띠는 인접하는 부분에 비해 상대적으로 실리콘 함량이 높은 실리콘 리치 실리콘-게르마늄 층일 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 소스/드레인 층 하부 측벽 및 상기 액티브 핀 상부 측벽을 커버하는 스페이서를 더 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 더미 게이트 구조물들에 의해 커버되지 않은 액티브 핀의 상부를 제거하여 트렌치를 형성하고, 상기 트렌치에 의해 노출된 액티브 핀 상면을 시드로 하여 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 실리콘-게르마늄 층을 형성한다. 이후, 수소(H2) 가스를 공급하여 퍼지 공정을 수행하며, 이때 상기 실리콘-게르마늄 층이 부분적으로 식각된다. 상기 선택적 에피택시얼 성장(SEG) 공정 및 퍼지 공정을 반복적으로 수행함으로써, 상기 트렌치를 완전히 채우는 실리콘-게르마늄 층을 용이하게 형성할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 31은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 3, 7, 10, 21, 24 및 28은 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 2, 4-6, 8-9, 11-20, 22-23, 25-27 및 29-31은 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 31은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 3, 7, 10, 21, 24 및 28은 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 2, 4-6, 8-9, 11-20, 22-23, 25-27 및 29-31은 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이때, 도 4, 8, 11, 13, 15, 17, 19, 22, 25 및 29는 대응하는 상기 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 2, 5, 26 및 30은 대응하는 상기 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 6, 9, 12, 14, 16, 18, 20, 23, 27 및 31은 대응하는 상기 각 평면도들의 C-C'선을 따라 절단한 단면도들이다.
도 1 및 도 2를 참조하면, 기판(100) 상부를 부분적으로 식각하여 제1 트렌치(110)를 형성하고, 제1 트렌치(110) 하부를 채우는 소자 분리막(120)을 형성한다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium-On-Insulator: GOI) 기판 등일 수 있다.
예시적인 실시예들에 있어서, 소자 분리막(120)은 제1 트렌치(110)를 충분히 채우는 절연막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화한 후, 제1 트렌치(110) 상부가 노출되도록 상기 절연막 상부를 제거함으로써 형성될 수 있다. 상기 절연막 상부를 제거할 때, 이에 인접하는 기판(100) 상부가 함께 부분적으로 제거될 수도 있다. 상기 절연막은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
소자 분리막(120)이 형성됨에 따라, 기판(100)에는 상면이 소자 분리막(120)에 의해 커버된 필드 영역 및 상면이 소자 분리막(120)에 의해 커버되지 않으며 소자 분리막(120)으로부터 상부로 돌출된 액티브 영역이 정의될 수 있다. 이때, 상기 액티브 영역은 상부로 돌출된 핀(fin) 형상을 가지므로, 이하에서는 이를 액티브 핀(active fin)(105)으로 부르기로 한다.
예시적인 실시예들에 있어서, 액티브 핀(105)은 기판(100) 상면에 평행한 제2 방향으로 연장될 수 있으며, 기판(100) 상면에 평행하고 상기 제2 방향에 실질적으로 수직한 제1 방향을 따라 복수 개로 형성될 수 있다. 이때, 액티브 핀(105)은 상기 제1 방향으로 일정한 폭(W1)을 가질 수 있다.
도 3 내지 도 6을 참조하면, 기판(100)상에 복수 개의 더미(dummy) 게이트 구조물들을 형성한다.
상기 더미 게이트 구조물들은 기판(100)의 액티브 핀(105) 및 소자 분리막(120) 상에 게이트 절연막, 더미 게이트 전극막 및 게이트 마스크막을 순차적으로 형성하고, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 게이트 마스크막을 패터닝하여 게이트 마스크(150)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 게이트 절연막을 순차적으로 식각함으로써 형성될 수 있다. 이에 따라, 상기 각 더미 게이트 구조물은 기판(100)의 액티브 핀(105) 및 상기 제1 방향으로 이에 인접하는 소자 분리막(120) 부분 상에 순차적으로 적층된 게이트 절연막 패턴(130), 더미 게이트 전극(140) 및 게이트 마스크(150)를 포함하도록 형성될 수 있다.
상기 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 게이트 마스크막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있으며, 이와는 달리, 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있다. 한편, 상기 더미 게이트 전극막 및 상기 게이트 마스크막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 더미 게이트 구조물들은 기판(100)의 액티브 핀들(105) 및 소자 분리막(120) 상에 상기 제1 방향으로 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 일정한 간격(G)으로 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 이온 주입 공정을 수행하여, 상기 더미 게이트 구조물들에 인접하는 액티브 핀(105) 상부에 불순물 영역(도시되지 않음)을 형성할 수 있다.
도 7 내지 도 9를 참조하면, 상기 더미 게이트 구조물들의 측벽 및 액티브 핀(105)의 측벽 상에 게이트 스페이서(160) 및 스페이서(170)를 각각 형성한다.
예시적인 실시예들에 있어서, 게이트 스페이서(160) 및 스페이서(170)는 상기 더미 게이트 구조물들, 액티브 핀(105) 및 소자 분리막(120) 상에 스페이서막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 상기 스페이서막은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN)과 같은 질화물을 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 게이트 스페이서(160)는 상기 각 더미 게이트 구조물들의 상기 제2 방향으로의 양 측벽 상에 형성될 수 있으며, 스페이서(170)는 각 액티브 핀(105)의 상기 제1 방향으로의 양 측벽 상에 형성될 수 있다.
도 10 내지 도 12를 참조하면, 상기 더미 게이트 구조물들 및 게이트 스페이서(160)를 식각 마스크로 사용하여 이들에 의해 커버되지 않은 액티브 핀(105)의 상부를 식각함으로써 제2 트렌치(180)를 형성한다.
상기 식각 공정에서 스페이서(170)의 상부도 부분적으로 제거되어 이들의 상면이 당초의 액티브 핀(105) 상면보다 낮아질 수도 있다. 하지만 이하에서는, 상기 식각 공정에 의해 상부가 제거된 후의 액티브 핀(105)의 상면과, 상기 식각 공정을 수행하기 전에 액티브 핀(105)의 양 측벽 상에 당초 형성되었던 스페이서(170)의 내측벽에 의해 형성되는 가상의 공간을 제2 트렌치(180)로 정의하기로 한다. 이때, 제2 트렌치(180)는 기판(100) 내부를 향해 일정한 깊이(D)를 가질 수 있으며, 또한 상기 제2 방향을 따라 일정한 폭(W2)을 갖도록 형성될 수 있다.
한편, 제2 트렌치(180)를 형성하는 식각 공정은 도 7 내지 도 9를 참조로 설명한 상기 스페이서 막에 대한 이방성 식각 공정과 인-시튜(in-situ)로 수행될 수 있다.
도 13 및 도 14를 참조하면, 제2 트렌치(180)를 부분적으로 채우는 제1 및 제2 실리콘-게르마늄 층들(190, 200)을 액티브 핀(105) 상면에 순차적으로 형성한다.
예시적인 실시예들에 있어서, 제1 실리콘-게르마늄 층(190)은 공정 챔버(도시되지 않음) 내에 상기 결과물들이 형성된 기판(100)을 로딩하고, 상기 공정 챔버 내에 실리콘 소스 가스, 게르마늄 소스 가스, 식각 가스 및 캐리어 가스를 공급하여, 제2 트렌치(180)에 의해 노출된 액티브 핀(105) 상면을 시드로 하는 제1 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 형성할 수 있다. 이후, 상기 챔버 내에 상기 실리콘 소스 가스, 게르마늄 소스 가스, 식각 가스 및 캐리어 가스를 계속해서 공급하여 제2 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써, 제1 실리콘-게르마늄 층(190) 상에 제2 실리콘-게르마늄 층(200)을 형성할 수 있다.
상기 제1 및 제2 선택적 에피택시얼 성장(SEG) 공정들은 상기 실리콘 소스 가스로서 예를 들어 디클로로실란(SiH2Cl2) 가스를 사용하고, 상기 게르마늄 소스 가스로서 예를 들어 저메인(GeH4) 가스를 사용하며, 상기 식각 가스로서 염화수소(HCl) 가스를 사용하고, 상기 캐리어 가스로서 수소(H2) 가스를 사용하여 수행될 수 있으며, 이에 따라 단결정의 제1 및 제2 실리콘-게르마늄 층들(190, 200)이 형성될 수 있다. 이때, 상기 제1 및 제2 선택적 에피택시얼 성장(SEG) 공정은 p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스를 함께 사용하여, p형 불순물이 도핑된 단결정의 제1 및 제2 실리콘-게르마늄 층들(190, 200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 선택적 에피택시얼 성장(SEG) 공정들에 사용되는 상기 가스들의 유량을 조절함으로써, 제2 실리콘-게르마늄 층(200)에 비해 제1 실리콘-게르마늄 층(190)이 상대적으로 낮은 게르마늄 및 붕소 함량을 갖도록 형성할 수 있다. 이에 따라, 제1 실리콘-게르마늄 층(190)은 예를 들어 기판(100)이 실리콘 기판인 경우, 액티브 핀(105)과의 격자 미스매치(lattice mismatch)를 감소시킬 수 있으며, 이에 따라 실리콘 기판(100)과 제2 실리콘-게르마늄 층(200) 사이의 일종의 버퍼막(buffer layer)으로서의 기능을 수행할 수 있다.
예시적인 실시예들에 있어서, 제1 실리콘-게르마늄 층(190)은 제2 트렌치(180)의 상기 제2 방향으로의 양 측벽 및 저면 상에 컨포멀하게 형성될 수 있다. 이때, 제2 트렌치(180)의 저면 상에 형성된 제1 실리콘-게르마늄 층(190) 부분은 그 상면이 액티브 핀(105)의 상기 제1 방향으로의 양 측벽 상에 형성된 스페이서들(170)의 상면보다 아래에 위치하도록 형성될 수 있다. 이에 따라, 상기 제1 실리콘-게르마늄 층(190) 부분은 스페이서들(170)에 의해 수평 방향의 성장이 제한되므로, 액티브 핀(105)의 상면 및 스페이서들(170)의 내측벽에 의해 형성되는 공간 즉, 제2 트렌치(180)의 하부에서만 형성될 수 있다.
하지만 이와는 달리, 제2 트렌치(180)의 저면 상에 형성된 제1 실리콘-게르마늄 층(190) 부분이 두껍게 형성되어 액티브 핀(105)의 양 측벽 상에 형성된 스페이서들(170)의 상면 위로 돌출될 수도 있으며, 이 경우에는 제1 실리콘-게르마늄 층(190)의 상부도 이하에서 설명하는 제2 실리콘-게르마늄 층(200)과 유사하게 수평적 성장이 스페이서들(170)에 의해 제한되지 않을 수 있으며, 이에 따라 제2 실리콘-게르마늄 층(200)과 유사한 형상을 갖도록 형성될 수도 있다.
제2 실리콘-게르마늄 층(200)은 제1 실리콘-게르마늄 층(190) 상에 형성되어 제2 트렌치(180)를 부분적으로 채울 수 있으며, 스페이서(170) 상부로 돌출되도록 형성될 수 있다. 이에 따라 제2 실리콘-게르마늄 층(200)은 스페이서들(170)의 상면 아래에서는 제1 실리콘-게르마늄 층(190) 및 스페이서들(170)의 내측벽에 의해 정의되는 공간에서만 형성되지만, 스페이서들(170)의 상면 위에서는 수직 방향뿐만 아니라 수평 방향으로도 성장할 수 있다. 기판(100)이 (100) 실리콘 기판이고 액티브 핀(105)이 <110> 결정 방향을 가지는 경우, 제2 실리콘-게르마늄 층(200)은 <111> 결정 방향으로 가장 낮은 성장 속도를 가지므로, 결과적으로 제2 실리콘-게르마늄 층(200)은 {111} 결정면을 갖도록 형성될 수 있다.
이에 따라, 제2 실리콘-게르마늄 층(200)은 상기 제1 방향을 따라 절단된 단면이 5각형 혹은 6각형의 외곽 형상을 가질 수 있다. 또한, 제2 실리콘-게르마늄 층(200)은 제2 트렌치(180)의 상기 제2 방향으로의 양 측벽 상에 형성된 제1 실리콘-게르마늄 층(190) 부분들로부터도 성장하여 {111} 결정면을 가질 수 있으므로, 제2 실리콘-게르마늄 층(200)은 상기 제2 방향을 따라 절단된 단면의 상부 외곽이 가운데가 오목한 V자 형상을 가질 수 있다.
특히, 액티브 핀(105)의 상기 제1 방향으로의 폭(W1)이 너무 좁거나, 상기 더미 게이트 구조물들 사이의 상기 제2 방향으로의 간격(G)이 너무 넓어 제2 트렌치(180)의 상기 제2 방향으로의 폭(W2)이 너무 넓거나, 혹은 제2 트렌치(180)의 깊이(D)가 너무 깊은 경우에는, 제2 실리콘-게르마늄 층(200)은 상기 제2 방향을 따라 절단된 단면의 상부 외곽이 깊게 패인 V자 형상을 가질 수 있으며, 경우에 따라서는 제2 트렌치(180) 중심부 저면 상에 제2 실리콘-게르마늄 층(200)이 아예 형성되지 않을 수도 있다.
도 15 및 도 16을 참조하면, 상기 공정 챔버 내에 잔류하는 가스들을 외부로 배출시키는 제1 퍼지(purge) 공정을 수행한다.
예시적인 실시예들에 있어서, 상기 제1 퍼지 공정은 상기 제1 및 제2 선택적 에피택시얼 성장(SEG) 공정들을 수행할 때 캐리어 가스로 사용되는 수소(H2) 가스를 상기 공정 챔버 내로 공급하면서 수행될 수 있다. 즉, 수소(H2) 가스는 상기 제1 퍼지 공정에서는 일종의 퍼지 가스로서 사용될 수 있다.
이때, 상대적으로 분자량이 작은 가스들이 상대적으로 분자량이 큰 가스들보다 빠른 속도로 상기 공정 챔버로부터 외부로 배출될 수 있다. 이에 따라, 상기 제1 및 제2 선택적 에피택시얼 성장(SEG) 공정들에서 사용된 상기 가스들 중에서 상대적으로 분자량이 작은 저메인(GeH4) 가스가 빠른 속도로 상기 공정 챔버로부터 외부로 배출될 수 있으며, 상대적으로 분자량이 큰 염화수소(HCl) 가스 혹은 디클로로실란(DCS) 가스는 느린 속도로 상기 공정 챔버로부터 외부로 배출될 수 있다.
따라서 상기 제1 퍼지 공정을 수행하는 적어도 초기의 일정 시간 동안에는 상기 제2 선택적 에피택시얼 성장(SEG) 공정에 비하여, 상기 공정 챔버 내에 잔류하는 저메인(GeH4) 가스에 대한 염화수소(HCl) 가스의 비율이 더 높을 수 있다. 이에 따라, 상기 공정 챔버 내에는 상대적으로 게르마늄 소스 가스보다 식각 가스가 더 많이 잔류하여, 이미 형성되어 있는 제2 실리콘-게르마늄 층(200)이 부분적으로 식각될 수 있다. 즉, 상기 제1 퍼지 공정은 일종의 식각 공정의 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 퍼지 공정에서 제2 실리콘-게르마늄 층(200)의 {111} 결정면이 식각될 수 있으며, 이에 따라 제2 실리콘-게르마늄 층 패턴(205)이 형성될 수 있다. 제2 실리콘-게르마늄 층 패턴(205)은 상기 제1 방향을 따라 절단된 단면의 상부 외곽이 타원형 링 또는 원형 링의 일부 형상을 가질 수 있다. 또한, 제2 실리콘-게르마늄 층 패턴(205)은 상기 제2 방향을 따라 절단된 단면의 상부 외곽이 제2 실리콘-게르마늄 층(200)보다 부드러운 오목한 곡선 형상을 가질 수 있다.
한편, 상기 제1 퍼지 공정을 수행하는 동안 상기 공정 챔버 내에는 적은 양이지만 실리콘 소스 가스 및 게르마늄 소스 가스도 잔류하므로, 실리콘-게르마늄 층이 얇은 두께로 성장할 수 있다. 전술한 바와 같이, 게르마늄 소스 가스에 비해 실리콘 소스 가스가 상기 공정 챔버 내에 상대적으로 많이 잔류하므로, 제2 실리콘-게르마늄 층(200) 혹은 제2 실리콘-게르마늄 층 패턴(205)에 비해 게르마늄 함량이 적고 실리콘 함량이 많은 제1 실리콘 리치 실리콘-게르마늄 층(210)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 실리콘 리치 실리콘-게르마늄 층(210)은 제2 실리콘-게르마늄 층 패턴(205) 상에 얇은 두께로 컨포멀하게 형성될 수 있으며, 이에 따라 상기 제2 방향을 따라 절단한 단면이 타원형 링 혹은 원형 링의 일부 형상을 갖는 띠 모양일 수 있다.
한편, 상기 제1 퍼지 공정에서 공급되는 수소(H2) 가스의 유량을 조절하거나 혹은 상기 제1 퍼지 공정이 수행되는 온도를 조절함으로써 제2 실리콘-게르마늄 층(200)이 식각되는 정도를 조절할 수 있다. 즉, 상기 제1 퍼지 공정에서 공급되는 수소(H2) 가스의 유량을 증가시키거나 혹은 상기 제1 퍼지 공정이 수행되는 온도를 높임으로써 제2 실리콘-게르마늄 층(200)을 보다 많이 식각할 수 있다. 일 실시예에 있어서, 상기 제1 퍼지 공정은 상기 제2 선택적 에피택시얼 성장(SEG) 공정에 비해 높은 온도에서 수행될 수 있다.
도 17 및 도 18을 참조하면, 도 13 및 도 14를 참조로 설명한 공정 중에서 제2 선택적 에피택시얼 성장(SEG) 공정과 실질적으로 동일하거나 유사한 제3 선택적 에피택시얼 성장(SEG) 공정을 수행한다.
이에 따라, 제1 실리콘 리치 실리콘-게르마늄 층(210) 상에 제3 실리콘-게르마늄 층(220)이 형성될 수 있다. 이때, 제3 실리콘-게르마늄 층(220)은 상기 제1 방향을 따라 절단된 단면이 5각형 혹은 6각형의 외곽 형상을 가질 수 있다. 또한, 제3 실리콘-게르마늄 층(220)은 상기 제2 방향을 따라 절단된 단면의 상부 외곽이 가운데가 오목한 V자 형상을 가질 수 있다. 다만, 제3 실리콘-게르마늄 층(220)은 제2 실리콘-게르마늄 층(200)에 비해 보다 얕게 패인 V자 형상의 상부 외곽 단면을 가질 수 있다.
예시적인 실시예들에 있어서, 제3 실리콘-게르마늄 층(220)은 제2 실리콘-게르마늄 층(200)과 실질적으로 동일한 조성을 갖도록 형성될 수 있다. 이와는 달리, 제3 선택적 에피택시얼 성장(SEG) 공정을 수행할 때 각종 가스들의 유량을 조절함으로써, 제3 실리콘-게르마늄 층(220)은 제2 선택적 에피택시얼 성장(SEG) 공정에 의해 형성된 제2 실리콘-게르마늄 층(200)과 다른 조성을 갖도록 형성될 수도 있다.
도 19 및 도 20을 참조하면, 도 15 및 도 16을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
즉, 상기 공정 챔버 내에 수소(H2) 가스를 공급하면서, 상기 공정 챔버 내에 잔류하는 가스들을 외부로 배출시키는 제2 퍼지(purge) 공정을 수행한다.
이에 따라, 상기 제1 방향을 따라 절단된 단면의 상부 외곽이 타원형 링 또는 원형 링의 일부 형상을 가지며, 상기 제2 방향을 따라 절단된 단면의 상부 외곽이 제3 실리콘-게르마늄 층(220)보다 부드러운 오목한 곡선 형상을 갖는 제3 실리콘-게르마늄 층 패턴(225)이 형성된다. 또한, 제3 실리콘-게르마늄 층(220) 혹은 제3 실리콘-게르마늄 층 패턴(225)에 비해 게르마늄 함량이 적고 실리콘 함량이 많은 제2 실리콘 리치 실리콘-게르마늄 층(230)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 실리콘 리치 실리콘-게르마늄 층(230)은 제3 실리콘-게르마늄 층 패턴(225) 상에 얇은 두께로 컨포멀하게 형성될 수 있으며, 이에 따라 상기 제2 방향을 따라 절단한 단면이 타원형 링 혹은 원형 링의 일부 형상의 띠 모양일 수 있다.
예시적인 실시예들에 있어서, 제2 실리콘 리치 실리콘-게르마늄 층(230)은 제1 실리콘 리치 실리콘-게르마늄 층(210)과 실질적으로 동일한 조성을 갖도록 형성될 수 있다. 이와는 달리, 제2 퍼지 공정에서 공급되는 수소(H2) 가스의 유량을 조절하거나 혹은 상기 제2 퍼지 공정이 수행되는 온도를 조절함으로써, 제2 실리콘 리치 실리콘-게르마늄 층(230)은 제1 퍼지 공정에 의해 형성되는 제1 실리콘 리치 실리콘-게르마늄 층(210)과 다른 조성을 갖도록 형성될 수도 있다.
도 21 내지 도 23을 참조하면, 먼저 도 17 및 도 18을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 제4 선택적 에피택시얼 성장(SEG) 공정을 수행한다.
이에 따라, 제2 실리콘 리치 실리콘-게르마늄 층(230) 상에 제4 실리콘-게르마늄 층(240)이 형성될 수 있다. 이때, 제4 실리콘-게르마늄 층(240)은 상기 제1 방향을 따라 절단된 단면이 5각형 혹은 6각형의 외곽 형상을 가질 수 있다. 한편, 제4 실리콘-게르마늄 층(240)은 제2 트렌치(180)를 완전히 채울 수 있으며, 이에 따라 상기 제2 방향을 따라 절단된 단면의 상부 외곽이 편평한 형상을 가질 수 있다.
만약, 상기 제4 선택적 에피택시얼 성장(SEG) 공정에 의해 형성되는 제4 실리콘-게르마늄 층(240)이 제2 트렌치(180)를 완전히 채우지 못하는 경우에는, 상기 퍼지 공정 및 상기 선택적 에피택시얼 성장(SEG) 공정을 각각 1회 이상 더 수행할 수도 있다. 즉, 선택적 에피택시얼 성장(SEG) 공정에 의해 제2 트렌치(180)를 완전히 채울 때까지 상기 퍼지 공정 및 상기 선택적 에피택시얼 성장(SEG) 공정을 반복하여 수행할 수 있다.
이후, 제5 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 제4 실리콘-게르마늄 층(240) 상에 실리콘 층(250)을 형성한다.
상기 제5 선택적 에피택시얼 성장(SEG) 공정을 수행할 때, 상기 공정 챔버 내로 게르마늄 소스 가스를 공급하지 않으며, 이에 따라 제4 실리콘-게르마늄 층(240) 상에는 실리콘 층(250)이 형성될 수 있다. 예시적인 실시예들에 있어서, 실리콘 층(250)은 제4 실리콘-게르마늄 층(240) 상에 컨포멀하게 형성될 수 있으며, 이에 따라 상기 제1 방향을 따라 절단된 단면이 5각형 혹은 6각형의 링 형상을 가질 수 있다. 한편, 실리콘 층(250)은 상기 제2 방향을 따라 절단된 단면의 상부 외곽이 편평한 형상을 가질 수 있다.
실리콘 층(250)은 게르마늄을 포함하지 않으므로, 이후 실리콘 층(250)을 커버하는 층간 절연막(270, 도 24 내지 도 27 참조)을 형성한 후 이를 식각하여 실리콘 층(250)을 노출시키는 콘택 홀(도시되지 않음)을 형성할 때, 실리콘 층(250)이 빠르게 식각되지 않을 수 있다.
도 13 내지 도 23을 참조로 설명한 공정들에 의해 형성된 제1 실리콘-게르마늄 층(190), 제2 실리콘-게르마늄 층 패턴(205), 제1 실리콘 리치 실리콘-게르마늄 층(210), 제3 실리콘-게르마늄 층 패턴(225), 제2 실리콘 리치 실리콘-게르마늄 층(230), 제4 실리콘-게르마늄 층(240) 및 실리콘 층(250)은 함께 피모스(Positive-channel Metal Oxide Semiconductor: PMOS) 트랜지스터의 소스/드레인 영역의 기능을 수행할 수 있으며, 이에 따라 전체적으로 이들을 소스/드레인 층(260)으로 정의할 수 있다.
도 24 내지 도 27을 참조하면, 먼저 상기 더미 게이트 구조물들, 게이트 스페이서(160), 소스/드레인 층(260), 스페이서(170) 및 소자 분리막(120)을 덮는 층간 절연막(270)을 충분한 높이로 형성한 후, 상기 더미 게이트 구조물들의 더미 게이트 전극들(140)의 상면이 노출될 때까지 층간 절연막(270)을 평탄화한다. 이때, 상기 더미 게이트 구조물들의 게이트 마스크들(150) 및 게이트 스페이서(160)의 상부도 함께 제거될 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다.
이후, 노출된 더미 게이트 전극들(140)을 제거하여, 게이트 절연막 패턴들(130)의 상면을 노출시키는 개구들(280)을 형성한다.
예시적인 실시예들에 있어서, 더미 게이트 전극들(140)은 1차적으로 건식 식각 공정을 수행한 후, 2차적으로 습식 식각 공정을 수행함으로써 충분히 제거될 수 있다. 상기 습식 식각 공정은 HF를 식각액으로 사용하여 수행될 수 있다.
도 28 내지 도 31을 참조하면, 각 개구들(280)을 채우는 고유전막 패턴(290) 및 게이트 전극(300)을 형성한다.
구체적으로, 먼저 노출된 게이트 절연막 패턴들(130) 상면, 개구들(280)의 측벽 및 층간 절연막(270)의 상면에 고유전막을 형성하고, 각 개구들(280)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 고유전막 상에 형성한다.
상기 고유전막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 사용하여 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다. 이와는 달리, 상기 게이트 전극막은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다.
이후, 층간 절연막(270)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 고유전막을 평탄화하여, 각 게이트 절연막 패턴들(130) 상면 및 각 개구들(280)의 측벽 상에 고유전막 패턴(290)을 형성하고, 고유전막 패턴(290) 상에 각 개구들(280)의 나머지 부분을 채우는 게이트 전극(300)을 형성할 수 있다. 이에 따라, 게이트 전극(300)의 저면 및 측벽은 고유전막 패턴(290)에 의해 커버될 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
게이트 절연막 패턴(130), 고유전막 패턴(290) 및 게이트 전극(300)은 게이트 구조물을 형성할 수 있으며, 상기 게이트 구조물과 이에 인접하는 소스/드레인 층(260)은 피모스 트랜지스터를 형성할 수 있다.
한편, 상기 피모스 트랜지스터를 커버하는 층간 절연막(도시되지 않음)을 더 형성하고, 이를 관통하면서 소스/드레인 층(260) 또는 상기 게이트 구조물에 전기적으로 연결되는 콘택 플러그(도시되지 않음) 및 배선(도시되지 않음)을 더 형성할 수도 있다.
전술한 바와 같이, 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 상기 더미 게이트 구조물들에 의해 커버되지 않은 액티브 핀(105)의 상부를 제거하여 제2 트렌치(180)를 형성하고, 제2 트렌치(180)에 의해 노출된 액티브 핀(105) 상면을 시드로 하여 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 실리콘-게르마늄 층을 형성한다. 이후, 수소(H2) 가스를 공급하여 퍼지 공정을 수행하며, 이때 상기 실리콘-게르마늄 층이 부분적으로 식각된다. 상기 선택적 에피택시얼 성장(SEG) 공정 및 퍼지 공정을 반복적으로 수행함으로써, 제2 트렌치(180)를 완전히 채우는 실리콘-게르마늄 층을 형성할 수 있다.
전술한 공정들에 의해 형성되는 상기 반도체 장치는 상기 제2 방향으로 연장되는 액티브 핀(105)을 포함하는 기판(100)과, 상기 제1 방향으로 각각 연장되며 액티브 핀(105) 상에 형성된 상기 복수 개의 게이트 구조물들과, 상기 게이트 구조물들(310) 사이의 액티브 핀(105) 상부에 형성된 제2 트렌치(180)를 채우며 상기 제1 방향으로의 단면이 내부에 타원형 링 또는 원형 링 일부 형상의 띠를 포함하고 외곽은 오각형 또는 육각형 형상인 소스/드레인 층(260)을 포함할 수 있다.
전술한 반도체 장치 및 그 제조 방법은 핀펫(finFET) 및 에피택시얼 성장 공정에 의해 형성되는 소스/드레인 층을 포함하는 다양한 메모리 장치 및 시스템에 사용될 수 있다. 예를 들어, 상기 반도체 장치 및 그 제조 방법은 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치 및 그 제조 방법에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 액티브 핀
110, 180: 제1, 제2 트렌치 120: 소자 분리막
130: 게이트 절연막 패턴 140: 더미 게이트 전극
150: 게이트 마스크 160: 게이트 스페이서
170: 스페이서
190, 200, 220, 240: 제1, 제2, 제3, 제4 실리콘-게르마늄 층
205, 225: 제2, 제3 실리콘-게르마늄 층 패턴
210, 230: 제1, 제2 실리콘 리치 실리콘-게르마늄 층
250: 실리콘 층 260: 소스/드레인 층
270: 층간 절연막 280: 개구
290: 고유전막 패턴 300: 게이트 전극

Claims (10)

  1. 챔버 내에 배치된 기판의 액티브 핀(active fin) 상부를 부분적으로 제거하여 트렌치를 형성하는 단계; 및
    상기 챔버 내에 실리콘 소스 가스, 게르마늄 소스 가스, 식각 가스 및 캐리어 가스를 공급하여, 상기 트렌치에 의해 노출된 상기 액티브 핀의 상면을 시드로 하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 실리콘-게르마늄 층을 성장시키는 단계; 및
    상기 캐리어 가스를 공급하면서 상기 챔버를 퍼지(purge)함으로써, 상기 실리콘-게르마늄 층을 식각하는 단계를 포함하는 소스/드레인 층을 형성하는 단계를 구비하며,
    상기 소스/드레인 층을 형성하는 단계는,
    상대적으로 낮은 농도의 게르마늄 및 붕소를 포함하는 제1 실리콘-게르마늄 층을 형성하는 단계;
    상대적으로 높은 농도의 게르마늄 및 붕소를 포함하는 제2 실리콘-게르마늄 층을 상기 제1 실리콘-게르마늄 층 상에 형성하는 단계; 및
    상기 제2 실리콘-게르마늄 층 상에 실리콘 층을 형성하는 단계를 포함하며,
    상기 제2 실리콘-게르마늄 층을 형성하는 단계는 상기 실리콘-게르마늄 층을 성장시키는 단계 및 상기 실리콘-게르마늄 층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 실리콘 소스 가스는 디클로로실란(DCS) 가스를 포함하고, 상기 게르마늄 소스 가스는 저메인(GeH4) 가스를 포함하며, 상기 식각 가스는 염화수소(HCl) 가스를 포함하고, 상기 캐리어 가스는 수소(H2) 가스를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서, 상기 실리콘-게르마늄 층을 식각하는 단계는, 상기 챔버를 퍼지함에 따라, 적어도 일정 시간 동안 상기 실리콘-게르마늄 층을 성장시키는 단계에 비하여 상기 챔버 내에 잔류하는 상기 게르마늄 소스 가스에 대한 상기 식각 가스의 비율이 더 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 2 항에 있어서, 상기 실리콘-게르마늄 층을 성장시키는 단계는 상기 실리콘 소스 가스, 게르마늄 소스 가스, 식각 가스 및 캐리어 가스 이외에, p형 불순물 소스 가스로서 디보란(B2H6) 가스를 더 공급하여 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 삭제
  6. 제 1 항에 있어서, 상기 실리콘-게르마늄 층을 성장시키는 단계 및 상기 실리콘-게르마늄 층을 식각하는 단계는 각각 복수 회 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제2 방향으로 연장되는 액티브 핀을 포함하는 기판;
    상기 제2 방향에 수직한 제1 방향으로 각각 연장되며, 상기 액티브 핀 상에 형성된 복수 개의 게이트 구조물들; 및
    상기 게이트 구조물들 사이의 상기 액티브 핀 상부에 형성된 트렌치를 채우며, 상기 제1 방향으로의 단면이 내부에 타원형 링 또는 원형 링 일부 형상의 띠를 포함하고 외곽은 오각형 또는 육각형 형상인 소스/드레인 층을 포함하며,
    상기 소스/드레인 층은,
    상대적으로 낮은 농도의 게르마늄 및 붕소를 포함하는 제1 실리콘-게르마늄 층;
    상대적으로 높은 농도의 게르마늄 및 붕소를 포함하며 상기 제1 실리콘-게르마늄 층 상에 형성된 제2 실리콘-게르마늄 층; 및
    상기 제2 실리콘-게르마늄 층 상에 형성된 실리콘 층을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 소스/드레인 층은 상기 제2 방향을 따라 일정한 높이의 상면을 갖는 것을 특징으로 하는 반도체 장치.
  9. 삭제
  10. 제 7 항에 있어서, 상기 제2 실리콘-게르마늄 층은 상기 제1 방향으로의 단면이 내부에 타원형 링 또는 원형 링 일부 형상의 띠를 포함하는 것을 특징으로 하는 반도체 장치.
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