KR102264257B1 - 막 형성 방법 및 이를 이용한 반도체 장치 제조 방법 - Google Patents

막 형성 방법 및 이를 이용한 반도체 장치 제조 방법 Download PDF

Info

Publication number
KR102264257B1
KR102264257B1 KR1020140193004A KR20140193004A KR102264257B1 KR 102264257 B1 KR102264257 B1 KR 102264257B1 KR 1020140193004 A KR1020140193004 A KR 1020140193004A KR 20140193004 A KR20140193004 A KR 20140193004A KR 102264257 B1 KR102264257 B1 KR 102264257B1
Authority
KR
South Korea
Prior art keywords
substrate
gas
wafer
edge
reference angle
Prior art date
Application number
KR1020140193004A
Other languages
English (en)
Other versions
KR20160080923A (ko
Inventor
이민주
김원홍
송문균
유동수
최수정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140193004A priority Critical patent/KR102264257B1/ko
Priority to US14/970,105 priority patent/US9698021B2/en
Publication of KR20160080923A publication Critical patent/KR20160080923A/ko
Application granted granted Critical
Publication of KR102264257B1 publication Critical patent/KR102264257B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45544—Atomic layer deposition [ALD] characterized by the apparatus
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C23C16/4584—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally the substrate being rotated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

막 형성 방법에서, 챔버 내에 기판을 로딩하여 기준 각도로 배치시키고, 기판의 제1 가장자리로부터 소스 가스를 제공하고, 챔버를 퍼지(purge)하고, 기판의 제1 가장자리로부터 반응 가스를 제공하고, 챔버를 퍼지하는 것을 포함하는 하나의 싸이클(cycle)을 n회(n은 1보다 큰 자연수) 수행하고, 그리고 기판을 기준 각도에서 x도만큼 회전시킨 상태에서, 싸이클을 m회(m은 n보다 작은 자연수) 수행한다.

Description

막 형성 방법 및 이를 이용한 반도체 장치 제조 방법{METHOD OF FORMING A LAYER BAND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 막 형성 방법 및 이를 이용한 반도체 장치 제조 방법에 관한 것이다. 보다 자세하게 본 발명은 원자층 증착 공정을 통한 막 형성 방법 및 이를 이용한 반도체 장치 제조 방법에 관한 것이다.
소스 가스 및 반응 가스가 웨이퍼의 일 측으로부터 유입되어 타 측으로 배기되는 진행파(traveling wave) 타입의 원자층 증착(Atomic Layer Deposition: ALD) 시스템에서는, 챔버의 가스 유입구에 인접한 웨이퍼 부분에서 막이 상대적으로 두껍게 형성되어 면내 균일성(Within Wafer Non-Uniformity: WIWNU)이 나빠진다.
본 발명의 일 과제는 면내 균일성이 개선된 막 형성 방법을 제공하는 데 있다.
본 발명의 다른 과제는 면내 균일성이 개선된 막 형성 방법을 사용하여 반도체 장치를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 실시예들에 따른 막 형성 방법에서, 챔버 내에 기판을 로딩하여 기준 각도로 배치시킨다. 상기 기판의 제1 가장자리로부터 소스 가스를 제공한다. 상기 챔버를 퍼지(purge)한다. 상기 기판의 상기 제1 가장자리로부터 반응 가스를 제공한다. 상기 챔버를 퍼지하는 것을 포함하는 하나의 싸이클(cycle)을 n회(n은 1보다 큰 자연수) 수행한다. 그리고, 상기 기판을 상기 기준 각도에서 x도만큼 회전시킨 상태에서, 상기 싸이클을 m회(m은 n보다 작은 자연수) 수행한다.
예시적인 실시예들에 있어서, x는 180일 수 있다.
예시적인 실시예들에 있어서, n은 11 내지 13일 수 있고, m은 7 내지 9일 수 있다.
예시적인 실시예들에 있어서, x는 120일 수 있고, 상기 기판을 상기 기준 각도에서 240도만큼 회전시킨 상태에서, 상기 싸이클을 m회 더 수행할 수 있다.
예시적인 실시예들에 있어서, n은 8일 수 있고, m은 6일 수 있다.
예시적인 실시예들에 있어서, 상기 기판의 상기 제1 가장자리로부터 제공된 상기 소스 가스 및 상기 반응 가스는 상기 제1 가장자리에 대향하는 상기 기판의 제2 가장자리를 향해 이동할 수 있다.
예시적인 실시예들에 있어서, 상기 소스 가스는 하프늄 가스 또는 지르코늄 가스를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 소스 가스는 염화하프늄(HfCl4) 가스 또는 염화지르코늄(ZrCl4) 가스를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반응 가스는 수증기(H2O)를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 챔버를 퍼지하는 것은 비활성 가스를 사용하여 수행될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 다른 실시예들에 따른 막 형성 방법에서, i) 챔버 내에 기판을 로딩하여 기준 각도로 배치시킨다. ii) 상기 기판의 제1 가장자리에 소스 가스, 제1 퍼지 가스, 반응 가스 및 제2 퍼지 가스를 순차적으로 공급하는 것을 포함하는 하나의 싸이클을 n번(n은 1보다 큰 자연수) 수행한다. 그리고, iii) 상기 기판을 상기 기준 각도에서 {(360/a) X(b)}도만큼 회전시킨 상태에서, 상기 싸이클을 m번(a는 2보다 같거나 큰 자연수, b는 자연수, m은 n보다 작은 자연수) 수행한다. 단, 상기 iii)은 b가 1에서부터 (a-1)가 될 때까지 반복된다.
예시적인 실시예들에 있어서, 상기 기판의 상기 제1 가장자리로부터 제공된 상기 소스 가스, 상기 제1 퍼지 가스, 상기 반응 가스 및 상기 제2 퍼지 가스는 상기 제1 가장자리에 대향하는 상기 기판의 제2 가장자리를 향해 이동할 수 있다.
예시적인 실시예들에 있어서, 상기 소스 가스는 하프늄 가스 또는 지르코늄 가스를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반응 가스는 수증기(H2O)를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 퍼지 가스들은 서로 동일한 가스를 포함할 수 있다.
예시적인 실시예들에 있어서, n은 8이고, m은 6일 수 있다.
예시적인 실시예들에 있어서, a는 3일 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 원형의 웨이퍼일 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 실시예들에 따른 반도체 장치 제조 방법에서, 기판 상에 소자 분리막을 형성하여, 상기 소자 분리막에 의해 커버되는 필드 영역 및 상기 소자 분리막에 의해 커버되지 않으며 상기 소자 분리막으로부터 상부로 돌출되는 액티브 영역을 정의한다. 상기 액티브 영역 및 상기 소자 분리막 상에 더미 게이트 구조물을 형성한다. 상기 더미 게이트 구조물의 측벽에 게이트 스페이서를 형성한다. 상기 더미 게이트 구조물 및 상기 게이트 스페이서를 커버하는 층간 절연막을 상기 액티브 영역 및 상기 소자 분리막 상에 형성한다. 상기 더미 게이트 구조물이 노출될 때까지 상기 층간 절연막 상부를 평탄화하여 층간 절연막 패턴을 형성한다. 상기 노출된 더미 게이트 구조물을 제거하여 상기 액티브 영역 및 상기 소자 분리막 상면을 노출시키는 개구를 형성한다. 상기 개구를 적어도 부분적으로 채우며, 상기 액티브 영역 상에 순차적으로 적층된 인터페이스 막 패턴, 게이트 절연막 패턴 및 게이트 전극을 포함하는 게이트 구조물을 형성하는 것을 포함한다. 단, 상기 게이트 절연막 패턴을 형성할 때, 상기 기판을 기준 각도로 배치시키고, 상기 기판의 제1 가장자리로부터 소스 가스를 제공하며, 상기 챔버를 퍼지(purge)하고, 상기 기판의 상기 제1 가장자리로부터 반응 가스를 제공하며, 상기 챔버를 퍼지하는 것을 포함하는 하나의 싸이클(cycle)을 n회 수행한다(n은 1보다 큰 자연수). 상기 기판을 상기 기준 각도에서 120도만큼 회전시킨 상태에서, 상기 싸이클을 m회 수행한다(m은 n보다 작은 자연수). 상기 기판을 상기 기준 각도에서 240도만큼 회전시킨 상태에서, 상기 싸이클을 m회 수행하여 게이트 절연막을 형성한다.
예시적인 실시예들에 있어서, 상기 게이트 구조물을 형성할 때, 상기 액티브 영역 상에 상기 인터페이스 막 패턴을 형성한다. 상기 인터페이스 막 패턴의 상면, 상기 개구의 측벽 및 상기 층간 절연막 패턴 상에 상기 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 상기 개구의 나머지 부분을 채우는 게이트 전극막을 형성한다. 상기 층간 절연막 패턴의 상면이 노출될 때까지 상기 게이트 전극막 및 상기 게이트 절연막을 평탄화하여, 상기 게이트 전극 및 상기 게이트 절연막 패턴을 각각 형성한다.
예시적인 실시예들에 따른 원자층 증착 공정을 몇 개의 스텝들로 분리하여, 막이 형성되는 웨이퍼가 기준 각도에 대해 일정한 각도를 갖도록 상기 웨이퍼를 회전시킨 후 상기 각 스텝들을 수행함으로써, 상기 막이 상기 웨이퍼 상에서 전체적으로 균일한 두께를 갖도록 형성할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 막 형성 방법에 사용되는 원자층 증착 장치를 설명하기 위한 단면도이고, 도 2 및 도 3은 상기 원자층 증착 장치를 사용하여 수행되는 상기 막 형성 방법을 설명하기 위한 평면도들이다.
도 4는 비교예에 따른 막 형성 방법을 설명하기 위한 평면도이다.
도 5는 비교예 및 실시예 1 및 2에 따라 웨이퍼(W) 상에 형성된 막의 두께 분포를 도시하는 평면도이다.
도 6은 비교예 및 실시예 1 및 2에 따라 웨이퍼(W) 상에 형성된 하프늄 산화막의 두께 분포를 설명하기 위한 그래프이다.
도 7은 각 스텝별로 포함된 싸이클 횟수를 다양하게 한 경우, 실시예 1에 따라 웨이퍼(W) 상에 형성된 하프늄 산화막의 두께 분포를 설명하기 위한 그래프이다.
도 8 내지 도 34는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 예시적인 실시예들에 따른 막 형성 방법에 사용되는 원자층 증착(Atomic Layer Deposition: ALD) 장치를 설명하기 위한 단면도이고, 도 2 및 도 3은 상기 원자층 증착 장치를 사용하여 수행되는 상기 막 형성 방법을 설명하기 위한 평면도들이다.
먼저 도 1을 참조하면, 상기 원자층 증착 장치는 외측 챔버(10), 내측 챔버(20), 서셉터(susceptor)(30), 구동축(40), 가스 탱크(50), 유량비 컨트롤러(60), 배기관(70), 배기 펌프(80) 및 제어부(90)를 포함할 수 있다. 또한 상기 원자층 증착 장치는 제1 및 제2 가스 공급 라인들(55, 65)을 더 포함할 수 있다.
내측 챔버(20)는 외측 챔버(10) 내에 배치될 수 있으며, 내부에 기판이 로딩되는 서셉터(30)를 포함할 수 있다.
서셉터(30)는 하부에 연결된 구동축(40)에 의해 내측 챔버(20) 내에서 상하로 이동하거나 혹은 회전할 수 있다. 서셉터(30) 상에 로딩되는 기판은 예를 들어, 원형의 웨이퍼(W)일 수 있다. 웨이퍼(W) 상에는 각종 막(L)이 증착될 수 있다.
구동축(40)의 상기 상하 운동 혹은 상기 회전 운동은 제어부(90)에 의해 제어될 수 있다.
가스 탱크(50)는 외측 챔버(10)의 외부에 배치될 수 있으며, 식각 가스, 반응 가스, 퍼지(purge) 가스 등이 각각 저장되는 탱크들을 포함할 수 있다.
가스 탱크(50)에 저장된 각종 가스들은 이에 연결된 제1 가스 공급 라인들(55)을 통해 외측 챔버(10) 내부에 배치된 유량비 컨트롤러(60)로 공급될 수 있으며, 이에 의해 유량비가 조절되어 제2 가스 공급 라인(65)을 통해 내측 챔버(20) 내부로 공급될 수 있다.
예시적인 실시예들에 있어서, 제2 가스 공급 라인(65)은 내측 챔버(20) 상부의 일 측에 배치될 수 있으며, 이에 따라 이를 통해 내측 챔버(20) 내부로 공급되는 상기 식각 가스, 반응 가스 및 퍼지 가스는 서셉터(30) 상에 로딩된 웨이퍼(W)의 제1 가장자리로 공급될 수 있다. 한편, 상기 가스들은 상기 제1 가장자리에 대향하는 웨이퍼(W)의 제2 가장자리를 향해 이동할 수 있으며, 상기 제2 가장자리에 인접하는 내측 챔버(20)의 하부로부터 외측 챔버(10)의 하부로 연결되도록 배치된 배기관(70)을 통해 외부로 배기될 수 있다. 배기관(70)에는 배기 펌프(80)가 연결될 수 있다.
전술한 바와 같이, 상기 원자층 증착 장치는 각종 가스들이 서셉터(30) 상에 로딩된 웨이퍼(W)의 상기 제1 가장자리로 공급되고, 이에 대향하는 상기 제2 가장자리로 이동하여 외부로 배기되는 진행파(traveling wave) 타입의 원자층 증착 장치일 수 있다.
한편, 외측 챔버(10) 내부에 전극(도시되지 않음)이 배치되거나, 외측 챔버(10) 외부에 RF 파워(도시되지 않음)가 배치되어, 내측 챔버(20) 내부로 공급되는 각종 가스들로부터 플라즈마가 생성될 수 있다.
이제 도 1 및 도 2를 함께 참조하면, 실시예 1에 따른 막 형성 방법에서, 먼저 내측 챔버(20) 내에 예를 들어, 웨이퍼(W)와 같은 기판을 로딩하여 이를 기준 각도로 배치시킨다.
예시적인 실시예에 있어서, 웨이퍼(W) 상에 형성된 노치(notch)(N)가 가상의 기준 라인(BL) 상에 놓이도록 하여, 웨이퍼(W)의 중심과 웨이퍼(W)의 노치(N)를 연결하는 또 다른 가상의 지시 라인(I)이 기준 라인(BL)과 일치되도록 할 수 있다. 이에 따라, 웨이퍼(W)가 기준 각도 즉, 기준 라인(BL)에 대해 회전 각도가 0도인 위치에 배치될 수 있다.
웨이퍼(W)가 상기 기준 각도로 배치된 상태에서, 원자층 증착 공정의 싸이클(cycle)을 복수 회 수행하는 제1 스텝을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 싸이클은 웨이퍼(W)에 소스 가스를 제공하고, 내부 챔버(20)를 퍼지(purge)하며, 웨이퍼(W)에 반응 가스를 제공하고, 내측 챔버(20)를 다시 퍼지하는 것을 포함할 수 있다. 내측 챔버(20)를 퍼지하는 것은 퍼지 가스를 내측 챔버(20)로 공급함으로써 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 소스 가스는, 예를 들어, 염화하프늄(HfCl4) 가스와 같은 하프늄 소스 가스, 염화지르코늄(ZrCl4) 가스와 같은 지르코늄 소스 가스 등을 포함할 수 있다. 상기 퍼지 가스는, 예를 들어, 질소, 아르곤, 네온 등과 같은 비활성 가스를 포함할 수 있다. 상기 반응 가스는, 예를 들어, 수증기(H2O)를 포함할 수 있다.
즉, 상기 막 형성 방법은 고유전막 형성 방법을 포함할 수 있으나, 반드시 이에 한정되지는 않으며, 저유전막, 금속막 등 다양한 막 형성 방법에도 적용될 수 있다.
전술한 바와 같이, 상기 원자층 증착 장치는 진행파 타입의 원자층 증착 장치이므로, 상기 소스 가스, 상기 퍼지 가스 및 상기 반응 가스는 웨이퍼(W)의 제1 가장자리 부근으로 주로 공급되어, 웨이퍼(W)의 중심을 기준으로 상기 제1 가장자리에 대향하는 제2 가장자리 부근으로 주로 이동할 수 있다. 이에 따라, 웨이퍼(W) 상에 형성되는 막(L)은 웨이퍼(W)의 상기 제1 가장자리 부근에서 가장 높은 두께를 갖도록 형성될 수 있다.
이후, 웨이퍼(W)를 상기 기준 각도에서 120도만큼 회전시킨 상태에서, 상기 싸이클을 복수 회 수행하는 제2 스텝을 수행할 수 있다.
예시적인 실시예들에 있어서, 제어부(90)에 의해 구동축(40)을 회전시켜 구동축(40) 상면에 배치된 서셉터(30)를 회전시킬 수 있다. 서셉터(30)의 회전에 따라, 그 위에 로딩된 웨이퍼(W)도 함께 회전할 수 있으며, 웨이퍼(W)의 중심과 웨이퍼(W)의 노치(N)를 연결하는 지시 라인(I)이 기준 라인(BL)에 대해 120도 회전하도록 할 수 있다. 이에 따라, 웨이퍼(W)가 상기 기준 각도에 대해, 예를 들어, 시계 방향으로 120도만큼 회전될 수 있다.
웨이퍼(W)가 시계 방향으로 120도 회전된 상태에서, 전술한 원자층 증착 공정의 싸이클을 다시 복수 회 수행함에 따라, 상기 제2 스텝에서는, 웨이퍼(W) 상에 형성되는 막(L)이 웨이퍼(W)의 상기 제1 가장자리에서 반시계 방향으로 120도만큼 회전한 곳 부근에서 가장 높은 두께를 갖도록 형성될 수 있다.
마지막으로, 웨이퍼(W)를 상기 기준 각도에서 240도만큼 회전시킨 상태에서, 상기 싸이클을 복수 회 수행하는 제3 스텝을 수행할 수 있다.
즉, 제2 스텝에서와 동일한 방법에 의해서, 웨이퍼(W)의 중심과 웨이퍼(W)의 노치(N)를 연결하는 지시 라인(I)이 기준 라인(BL)에 대해 240도 회전하도록 할 수 있으며, 이에 따라, 웨이퍼(W)가 상기 기준 각도에 대해, 예를 들어, 시계 방향으로 240도만큼 회전될 수 있다.
웨이퍼(W)가 240도 시계 방향으로 회전된 상태에서, 전술한 원자층 증착 공정의 싸이클을 다시 복수 회 수행함에 따라, 상기 제3 스텝에서는, 웨이퍼(W) 상에 형성되는 막(L)이 웨이퍼(W)의 상기 제1 가장자리에서 반시계 방향으로 240도만큼 회전한 곳 부근에서 가장 높은 두께를 갖도록 형성될 수 있다.
이와 같이, 원자층 증착 공정에서 가스들이 주로 공급되는 웨이퍼(W)의 위치를 세 곳으로 분배함으로써, 웨이퍼(W) 상에 형성되는 막(L)의 두께를 전체적으로 균일하게 할 수 있다.
다만, 원자층 증착 공정에서 제일 먼저 수행되는 싸이클에 의해 형성되는 막의 두께가 상대적으로 작으므로, 이를 고려하여 상기 제1 스텝에서 수행되는 싸이클 수를 상기 각 제2 및 제3 스텝들에서 수행되는 싸이클 수보다 크게 할 수 있다.
예를 들어, 상기 원자층 증착 공정이 전체적으로 20 싸이클을 포함하는 경우, 상기 제1 내지 제3 스텝들은 각각 8 싸이클, 6 싸이클 및 6 싸이클을 포함할 수 있다. 다만, 실제로 각 싸이클에 따라 형성되는 막의 두께를 고려하여, 상기 제1 스텝이 포함하는 싸이클 수가 이후 수행되는 상기 각 제2 및 제3 스텝들이 포함하는 싸이클 수보다 크다면, 상기 제1 내지 제3 스텝들은 위와는 다른 횟수의 싸이클을 포함할 수도 있다.
또한, 상기 원자층 증착 공정은 반드시 3개의 스텝들을 포함할 필요는 없으며, 2개의 스텝들만을 포함하거나, 혹은 3개의 스텝들보다 많은 스텝들을 포함할 수도 있다.
즉, 상기 원자층 증착 공정은 a(a는 1보다 큰 자연수)개의 스텝들을 포함할 수 있으며, 이때 각 스텝들은 웨이퍼(W)를 상기 기준 각도에서 (360/a)도만큼 회전시킨 상태에서 각 싸이클들이 수행될 수 있다. 예를 들어, 상기 원자층 증착 공정이 4개의 스텝들을 포함하는 경우, 제1 스텝은 기준 각도에서 수행되고, 제2 스텝은 상기 기준 각도에서 시계 방향으로 90도 회전한 상태에서 수행되며, 제3 스텝은 상기 기준 각도에서 시계 방향으로 180도 회전한 상태에서 수행되고 제4 스텝은 상기 기준 각도에서 시계 방향으로 270도 회전한 상태에서 수행될 수 있다. 이때, 각 제1 내지 제4 스텝들은, 예를 들어, 전체 원자층 증착 공정이 22개의 싸이클들을 포함하는 경우에, 7 싸이클, 5 싸이클, 5 싸이클 및 5 싸이클을 포함할 수 있다.
이제 도 1 및 도 3을 함께 참조하여, 상기 원자층 증착 공정이 2개의 스텝들을 포함하는 실시예 2에 따른 막 형성 방법을 살펴보면, 웨이퍼(W)가 기준 각도로 배치된 후, 11 싸이클을 포함하는 제1 스텝이 수행되고, 웨이퍼(W)가 상기 기준 각도로부터 180도 회전한 후, 나머지 9 싸이클을 포함하는 제2 스텝이 수행되는 것이 도시되어 있다. 물론, 상기 각 제1 및 제2 스텝들이 포함하는 싸이클 횟수는 예시적인 것이며, 상기 제1 스텝이 상기 제2 스텝보다 많은 싸이클을 포함한다면, 이와는 다른 횟수, 예를 들어, 12 싸이클/8 싸이클 또는 13 싸이클/7 싸이클을 포함할 수도 있다. 다만, 상기 각 제1 및 제2 스텝들이 동일한 싸이클을 포함하는 경우, 예를 들어 각각 10 싸이클들을 포함하는 경우에도, 상기 원자층 증착 공정이 복수 개로 분리되어 각각이 기준 각도로부터 회전되어 수행되는 스텝들을 포함하는 이상, 비록 두께 분포의 균일성은 다소 낮아질 수 있지만, 반드시 본 발명의 범위에서 제외되는 것은 아니다.
한편, 도 4는 비교예에 따른 막 형성 방법을 설명하기 위한 평면도이다.
도 4를 참조하면, 웨이퍼(W)가 기준 각도로 배치된 후, 20개의 모든 싸이클들이 그 상태에서 수행되는 것이 도시되어 있다.
이하에서는, 실시예 1 및 2에 따른 막 형성 방법과 비교예에 따른 막 형성 방법에 의해 형성되는 막의 면내 균일도(Within Wafer Non-Uniformity: WIWNU) 차이를 설명하도록 한다. 이때, 실시예 1에 따른 막 형성 방법은 원자층 증착 공정이 3개의 스텝들로 나뉘어지고, 각 제1 내지 제3 스텝들이 8 싸이클, 6 싸이클 및 6 싸이클을 포함하며, 실시예 2에 따른 막 형성 방법은 원자층 증착 공정이 2개의 스텝들로 나뉘어지고, 각 제1 및 제2 스텝들이 10 싸이클 및 10 싸이클을 포함한다. 한편, 비교예에 따른 막 형성 방법은 원자층 증착 공정이 모든 20 싸이클을 포함하는 1개의 스텝으로 수행된다.
도 5는 비교예 및 실시예 1 및 2에 따라 웨이퍼(W) 상에 형성된 막의 두께 분포를 도시하는 평면도이다.
도 5를 참조하면, 먼저 비교예를 살펴보면, 가장 작은 두께인 제1 두께(T1)를 갖는 부분으로부터 가장 큰 두께인 제8 두께(T8)를 갖는 부분까지 다양하게 웨이퍼(W) 상에 배치되었다. 특히, 가스들이 주로 공급되는 웨이퍼(W)의 가장자리 부근에 막이 가장 큰 두께로 형성되었음을 알 수 있다.
한편 실시예 2를 살펴보면, 가장 작은 두께인 제1 두께(T1)를 갖는 부분으로부터 가장 큰 두께인 제6 두께(T6)를 갖는 부분까지 다양하게 웨이퍼(W) 상에 배치되어 있으나, 비교예에 비해서 막 두께의 분포 범위가 줄어듦에 따라 막이 보다 균일한 두께로 형성되었다. 다만, 가스들이 주로 공급되는 웨이퍼(W)의 양 가장자리 부근에는 막이 다소 큰 두께로 형성되었다. 또한, 각 스텝들이 동일한 싸이클 횟수를 포함함에 따라서, 제1 스텝에서 가스가 주로 공급되는 부분에 비해 상대적으로 제2 스텝에서 가스가 주로 공급되는 부분의 막이 큰 두께로 형성되었다.
한편 실시예 1을 살펴보면, 두께 분포가 작은 두께인 제1 두께(T1)와 이보다 큰 두께인 제2 두께(T2)로만 구성되어 있으며, 전체적으로 균일한 두께로 막이 형성되었다.
이에 따라, 실시예 1 및 2에 의해 형성된 막들이 비교예에 의해 형성된 막보다 더 균일한 두께를 가짐을 알 수 있다.
도 6은 비교예 및 실시예 1 및 2에 따라 웨이퍼(W) 상에 형성된 하프늄 산화막의 두께 분포를 설명하기 위한 그래프이고, 도 7은 각 스텝별로 포함된 싸이클 횟수를 다양하게 한 경우, 실시예 1에 따라 웨이퍼(W) 상에 형성된 하프늄 산화막의 두께 분포를 설명하기 위한 그래프이다.
먼저 도 6을 참조하면, 비교예에 비해 실시예 1 및 2에 따라 형성된 하프늄 산화막의 두께 분포가, 그 평균, 표준편차 및 범위에 있어서 모두 훨씬 양호함을 알 수 있다.
이제 도 7을 참조하면, 하프늄 산화막에 두께 분포는 제1 스텝이 보다 많은 싸이클을 포함하는 경우에 보다 양호하였으며, 특히 전체 20개의 싸이클이 제1 내지 제3 스텝별로 각각 8 싸이클, 6 싸이클 및 6 싸이클로 분배된 경우 가장 양호하였다.
전술한 바와 같이, 가스들이 웨이퍼(W)의 일 가장자리로 주로 공급되어 이에 대향하는 제2 가장자리로 주로 진행하는 진행파 타입의 원자층 증착 장치를 이용한 원자층 증착 공정에 의해 막을 형성하는 경우에, 상기 원자층 증착 공정이 포함하는 싸이클들을 몇 개의 스텝들로 나누어, 웨이퍼(W)가 기준 각도에 비해 점차 증가되는 각도만큼 회전된 상태로 상기 스텝들을 수행함으로써, 상기 막이 웨이퍼 전체에서 보다 균일한 두께를 갖도록 형성할 수 있다.
또한, 상대적으로 초기 싸이클에서 막이 얇게 형성되는 것을 감안하여, 상기 스텝들 중 제일 먼저 수행되는 스텝이 이후 수행되는 스텝들보다 상대적으로 많은 싸이클들을 포함하도록 함으로써, 상기 막이 보다 균일한 두께로 형성되도록 할 수 있다.
도 8 내지 도 34는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 8, 10, 13, 15, 19, 22, 25, 28 및 31은 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 9, 11-12, 14, 16-18, 20-21, 23-24, 26-27, 29-30 및 32-34는 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이때, 도 11, 14, 16, 18, 20, 23, 26, 29 및 32는 대응하는 상기 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 9, 17, 21, 24 및 33은 대응하는 상기 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 12, 27, 30 및 34는 대응하는 상기 각 평면도들의 C-C'선을 따라 절단한 단면도들이다.
도 8 및 도 9를 참조하면, 기판(100) 상부를 부분적으로 식각하여 트렌치(110)를 형성하고, 트렌치(110) 하부를 채우는 소자 분리막(120)을 형성한다.
기판(100)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
트렌치(110) 형성 이전에, 이온 주입 공정을 통해 기판(100)에 불순물을 주입하여 웰(well) 영역(도시되지 않음)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 웰 영역은 예를 들어, 붕소, 알루미늄 등과 같은 p형 불순물을 주입하여 형성할 수 있다. 이와는 달리, 상기 웰 영역은 예를 들어, 인, 비소 등과 같은 n형 불순물을 주입하여 형성할 수도 있다.
예시적인 실시예들에 있어서, 소자 분리막(120)은 트렌치(110)를 충분히 채우는 절연막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화한 후, 트렌치(110) 상부가 노출되도록 상기 절연막 상부를 제거함으로써 형성될 수 있다. 상기 절연막 상부를 제거할 때, 이에 인접하는 기판(100) 상부가 함께 부분적으로 제거되어 그 폭이 다소 좁아질 수도 있다. 상기 절연막은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
소자 분리막(120)이 형성됨에 따라, 기판(100)에는 상면이 소자 분리막(120)에 의해 커버된 필드 영역 및 상면이 소자 분리막(120)에 의해 커버되지 않는 액티브 영역이 정의될 수 있다. 상기 액티브 영역은 기판(100) 상부로 돌출된 핀(fin) 형상을 가지므로 액티브 핀(105)으로 부를 수 있다. 한편, 액티브 핀(105)은 측면이 소자 분리막(120)에 의해 커버되는 하부(105b)와, 측면이 소자 분리막(120)에 의해 커버되지 않고 소자 분리막(120) 상부로 돌출된 상부(105a)를 포함할 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(105)은 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(100) 상면에 평행하고 상기 제1 방향과 일정한 각도를 이루는 제2 방향을 따라 복수 개로 형성될 수 있다. 일 실시예에 있어서, 상기 제2 방향은 상기 제1 방향에 대해 90도의 각도를 이룰 수 있으며, 이에 따라 상기 제1 및 제2 방향들은 서로 수직할 수 있다.
도 10 내지 도 12를 참조하면, 기판(100)상에 더미(dummy) 게이트 구조물을 형성한다.
상기 더미 게이트 구조물은 기판(100)의 액티브 핀(105) 및 소자 분리막(120) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크막을 순차적으로 형성하고, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 더미 게이트 마스크막을 패터닝하여 더미 게이트 마스크(150)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 형성될 수 있다. 이에 따라, 상기 더미 게이트 구조물은 기판(100)의 액티브 핀(105) 및 상기 제2 방향으로 이에 인접하는 소자 분리막(120) 부분 상에 순차적으로 적층된 더미 게이트 절연막 패턴(130), 더미 게이트 전극(140) 및 더미 게이트 마스크(150)를 포함하도록 형성될 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 더미 게이트 마스크막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 절연막, 상기 게이트 전극막 및 상기 게이트 마스크막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있다. 다만, 상기 더미 게이트 절연막은 액티브 핀(105)에 대한 열산화 공정으로 형성될 수도 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 기판(100)의 액티브 핀들(105) 및 소자 분리막(120) 상에 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 일정한 간격으로 서로 이격되도록 복수 개로 형성될 수 있다.
상기 더미 게이트 구조물 형성 이후에, 이온 주입 공정을 통해 기판(100)에 불순물을 주입하여 헤일로(halo) 영역(도시되지 않음) 및 엘디디(lightly doped drain: LDD) 영역(도시되지 않음)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 헤일로 영역은 예를 들어, 붕소, 알루미늄 등과 같은 p형 불순물을 주입하여 형성할 수 있으며, 상기 엘디디 영역은 예를 들어, 인, 비소 등과 같은 n형 불순물을 주입하여 형성할 수 있다. 이와는 달리, 상기 헤일로 영역은 n형 불순물을 주입하여 형성하고, 상기 엘디디 영역은 p형 불순물을 주입하여 형성할 수도 있다.
도 13 및 도 14를 참조하면, 상기 더미 게이트 구조물의 측벽 상에 게이트 스페이서(160)를 형성한다. 이때, 액티브 핀(105)의 측벽에도 스페이서(도시되지 않음)가 더 형성될 수도 있다.
예시적인 실시예들에 있어서, 게이트 스페이서(160)는 상기 더미 게이트 구조물, 액티브 핀(105) 및 소자 분리막(120) 상에 스페이서 막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 상기 스페이서 막은 산소를 포함하는 저유전 물질, 예를 들어, 실리콘 산질화물(SiON) 또는 실리콘 산탄질화물(SiOCN)을 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 게이트 스페이서(160)는 상기 더미 게이트 구조물의 상기 제1 방향으로의 양 측벽 상에 형성될 수 있다.
도 15 내지 도 17을 참조하면, 상기 더미 게이트 구조물 및 게이트 스페이서(160)를 식각 마스크로 사용하여 이들에 의해 커버되지 않은 액티브 핀(105)을 부분적으로 식각함으로써 리세스(180)를 형성한다.
예시적인 실시예들에 있어서, 리세스(180)는 액티브 핀(105)의 상부(105a) 및 액티브 핀(105)의 하부(105b) 일부를 제거함으로써 형성될 수 있다. 이에 따라, 리세스(180)의 저면은 리세스(180)가 형성되지 않은 액티브 핀 하부(105b)의 상면보다 낮도록 형성될 수 있다.
이와는 달리, 도 18을 참조하면, 리세스(180)는 액티브 핀(105)의 상부(105a) 일부만을 제거함으로써 형성될 수도 있으며, 이에 따라 리세스(180)의 저면은 리세스(180)가 형성되지 않은 액티브 핀 상부(105a)의 저면보다 높도록 형성될 수도 있다.
이하에서는 설명의 편의상, 리세스(180)의 저면이 리세스(180)가 형성되지 않은 액티브 핀 하부(105b)의 상면보다 낮도록 형성되는 경우에 대해서만 설명하기로 한다.
한편, 리세스(180)를 형성하는 식각 공정은 도 13 및 도 14를 참조로 설명한 상기 스페이서 막에 대한 이방성 식각 공정과 인-시튜(in-situ)로 수행될 수도 있다.
도 19 내지 도 21을 참조하면, 리세스(180)를 채우는 에피택시얼 층(200)을 액티브 핀(105) 상에 형성한다.
예시적인 실시예들에 있어서, 리세스(180)에 의해 노출된 액티브 핀(105) 부분, 즉 액티브 핀 하부(105b)의 상면 및 액티브 핀 상부(105a)의 측면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행함으로써 에피택시얼 층(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 다이실란(Si2H6) 가스를 실리콘 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘 층이 형성될 수 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, n형 불순물이 도핑된 단결정 실리콘 층을 형성할 수 있다. 이와는 달리, 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 실리콘 소스 가스로서의 다이실란(Si2H6) 가스와 함께 탄소 소스 가스로서 SiH3CH3 가스 등을 사용하여 수행할 수도 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수도 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, n형 불순물이 도핑된 단결정 실리콘 탄화물 층을 형성할 수 있다.
다른 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스와, 예를 들어 저메인(GeH4) 가스와 같은 게르마늄 소스 가스를 사용하여 수행될 수 있으며, 또한 예를 들어, 디보란(B2H6) 가스와 같은 p형 불순물 소스 가스를 함께 사용할 수 있다. 이에 따라, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층이 형성될 수도 있다.
n형 불순물이 도핑된 단결정 실리콘 층 혹은 n형 불순물이 도핑된 단결정 실리콘 탄화물 층으로 형성되는 에피택시얼 층(200), 혹은 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층으로 형성되는 에피택시얼 층(200)은 수직 및 수평 방향으로 성장할 수 있으며, 그 상부는 상기 제2 방향을 따라 절단된 단면이 5각형 혹은 6각형의 형상을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 에피택시얼 층(200)은 리세스(180)를 채우며 게이트 스페이서(160)의 하부 측벽을 커버하도록 형성될 수 있다.
이후, 이온 주입 공정을 수행하여 액티브 핀(105)에 불순물을 주입함으로써 불순물 영역(도시되지 않음)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 불순물 영역은 예를 들어, 인, 비소와 같은 n형 불순물을 주입하여 형성할 수 있다. 상기 이온 주입 공정은 상기 더미 게이트 구조물들 및 게이트 스페이서(160)를 이온 주입 마스크로 하여 수행될 수 있으며, 이후 열처리(annealing) 공정을 더 수행하여 상기 불순물이 주변으로 확산될 수 있다.
이에 따라, 상기 불순물은 에피택시얼 층(200) 및 그 하부의 액티브 핀(105) 부분에 주입될 수 있으며, 이하에서는 상기 불순물이 주입된 액티브 핀(105) 부분만을 상기 불순물 영역으로 정의하기로 한다. 에피택시얼 층(200) 및 상기 불순물 영역은 함께 엔모스(Negative-channel metal oxide semiconductor: NMOS) 트랜지스터의 소스/드레인 영역의 기능을 수행할 수 있다.
다른 실시예들에 있어서, 상기 불순물 영역은 예를 들어, 붕소, 알루미늄과 같은 p형 불순물을 주입하여 형성할 수도 있으며, 이때 에피택시얼 층(200) 및 상기 불순물 영역은 함께 피모스(Positive-channel metal oxide semiconductor: PMOS) 트랜지스터의 소스/드레인 영역의 기능을 수행할 수 있다.
도 22 내지 도 24를 참조하면, 상기 더미 게이트 구조물, 게이트 스페이서(160), 에피택시얼 층(200) 및 소자 분리막(120) 상에 상기 더미 게이트 구조물의 상면보다 높은 상면을 갖도록 제1 층간 절연막(220)을 형성한다. 제1 층간 절연막(220)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
도 25 및 도 27을 참조하면, 상기 더미 게이트 구조물의 더미 게이트 전극(140) 상면이 노출될 때까지, 제1 층간 절연막(220)을 평탄화하여 제1 층간 절연막 패턴(225)을 형성한다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다. 상기 평탄화 공정에서, 상기 더미 게이트 구조물의 더미 게이트 마스크(150) 및 게이트 스페이서(160)의 상부가 함께 제거될 수 있다.
이후, 노출된 더미 게이트 전극(140) 및 그 하부의 더미 게이트 절연막 패턴(130)을 제거하여, 기판(100)의 액티브 영역(105) 상면 및 소자 분리막(120) 상면을 노출시키는 개구(280)를 형성한다.
예시적인 실시예들에 있어서, 더미 게이트 전극(140)은 1차적으로 건식 식각 공정을 수행한 후, 2차적으로 습식 식각 공정을 수행함으로써 제거될 수 있다. 예시적인 실시예들에 있어서, 더미 게이트 절연막 패턴(130)은 예를 들어, 불산(HF)을 포함하는 식각액을 사용하는 습식 식각 공정에 의해 제거될 수 있다.
도 28 내지 도 30을 참조하면, 개구(280)를 채우는 인터페이스 막 패턴(230), 게이트 절연막 패턴(290) 및 게이트 전극(300)을 순차적으로 형성한다.
구체적으로, 개구(280)에 의해 노출된 기판(100)의 액티브 영역(105) 상면에 대해 열산화 공정을 수행하여 실리콘 산화물을 포함하는 인터페이스 막 패턴(230)을 형성한다. 다만, 인터페이스 막 패턴(230)은 경우에 따라 형성되지 않고 생략될 수도 있다.
이후, 인터페이스 막 패턴(230) 상면, 소자 분리막(120) 상면, 개구(280)의 측벽 및 제1 층간 절연막 패턴(225)의 상면에 게이트 절연막을 형성하고, 개구(280)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 게이트 절연막 상에 형성한다.
상기 게이트 절연막은 도 1 내지 도 3을 참조로 설명한 막 형성 방법으로 형성할 수 있다. 즉, 상기 게이트 절연막은 진행파 타입의 원자층 증착 장치를 사용하여 원자층 증착 공정에 의해 형성될 수 있으며, 상기 원자층 증착 공정은, 예를 들어, 각각이 8 싸이클, 6 싸이클 및 6 싸이클을 포함하는 제1 내지 제3 스텝들로 나뉘어 수행될 수 있다. 이때, 상기 제1 스텝에서는 기판(100)이 기준 각도에 배치된 상태로 싸이클이 수행될 수 있고, 상기 제2 스텝에서는 기판(100)이 상기 기준 각도에서 120도 회전한 상태에서 싸이클이 수행될 수 있으며, 상기 제3 스텝에서는 기판(100)이 상기 기준 각도에서 240도 회전한 상태에서 싸이클이 수행될 수 있다. 이에 따라, 상기 게이트 절연막은 기판(100) 전체에서 균일한 두께를 갖도록 형성될 수 있다.
상기 게이트 절연막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있다.
한편, 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 사용하여 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다. 상기 게이트 전극막이 원자층 증착 공정에 의해 형성되는 경우에는, 상기 게이트 절연막 형성 공정과 유사하게 도 1 및 도 2를 참조로 설명한 막 형성 방법을 통해 형성될 수도 있다.
이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다. 이와는 달리, 상기 게이트 전극막은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다.
이후, 제1 층간 절연막 패턴(225)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 게이트 절연막을 평탄화하여, 인터페이스 막 패턴(230) 상면, 소자 분리막(120) 상면 및 개구(280)의 측벽 상에 게이트 절연막 패턴(290)을 형성하고, 게이트 절연막 패턴(290) 상에 개구(280)의 나머지 부분을 채우는 게이트 전극(300)을 형성할 수 있다. 이에 따라, 게이트 전극(300)의 저면 및 측벽은 게이트 절연막 패턴(290)에 의해 커버될 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
순차적으로 적층된 인터페이스 막 패턴(230), 게이트 절연막 패턴(290) 및 게이트 전극(300)은 게이트 구조물을 형성할 수 있으며, 상기 게이트 구조물과 상기 소스/드레인 영역은 엔모스 트랜지스터 혹은 피모스 트랜지스터를 형성할 수 있다.
도 31 내지 도 34를 참조하면, 상기 트랜지스터를 커버하는 제2 층간 절연막(320)을 제1 층간 절연막 패턴(225) 상에 형성하고, 제2 층간 절연막(320) 및 제1 층간 절연막 패턴(225)을 관통하면서 에피택시얼 층(200) 상면에 접촉하는 콘택 플러그(330)를 형성할 수 있다.
예시적인 실시예들에 있어서, 콘택 플러그(330)는 제2 층간 절연막(320) 및 제1 층간 절연막 패턴(225)을 관통하는 개구(도시되지 않음)를 형성하여 에피택시얼 층(200) 상면을 노출시킨 후, 상기 개구를 채우는 도전막을 상기 노출된 에피택시얼 층(200) 상면 및 제2 층간 절연막(320) 상에 형성하고, 제2 층간 절연막(320) 상면이 노출될 때까지 상기 도전막을 평탄화하여 형성할 수 있다.
예시적인 실시예들에 있어서, 콘택 플러그(330)는 상기 제2 방향으로 연장되도록 형성될 수 있다. 이와는 달리, 콘택 플러그(330)는 각 에피택시얼 층(200) 상면에 접촉하도록 상기 제2 방향을 따라 복수 개로 형성될 수도 있다.
전술한 공정들을 수행함으로써, 상기 반도체 장치를 제조할 수 있다.
전술한 막 형성 방법 및 이를 이용한 반도체 장치 제조 방법은 원자층 증착 공정에 의해 형성되는 막 구조물을 포함하는 다양한 메모리 장치의 제조 방법에 사용될 수 있다. 예를 들어, 상기 막 형성 방법 및 이를 이용한 반도체 장치 제조 방법은 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 제조 방법에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 외측 챔버 20: 내측 챔버
30: 서셉터 40: 구동축
50: 가스 탱크 60: 유량비 컨트롤러
55, 65: 제1, 제2 가스 라인 70: 배기관
80: 배기 펌프 90: 제어부
100: 기판 105: 액티브 핀
110: 트렌치 120: 소자 분리막
130: 더미 게이트 절연막 패턴 140: 더미 게이트 전극
150: 더미 게이트 마스크 160: 게이트 스페이서
180: 리세스 200: 에피택시얼 층
220: 제1 층간 절연막 225: 제1 층간 절연막 패턴
230: 인터페이스 막 패턴 280: 개구
290: 게이트 절연막 패턴 300: 게이트 전극

Claims (10)

  1. 챔버 내에 기판을 로딩하여 기준 각도로 배치시키고;
    상기 기판의 제1 가장자리로부터 소스 가스를 제공하고;
    상기 챔버를 퍼지(purge)하고;
    상기 기판의 상기 제1 가장자리로부터 반응 가스를 제공하고;
    상기 챔버를 퍼지하는 것을 포함하는 하나의 싸이클(cycle)을 n회(n은 1보다 큰 자연수) 수행하고; 그리고
    상기 기판을 상기 기준 각도에서 x도만큼 회전시킨 상태에서, 상기 싸이클을 m회(m은 n보다 작고, 1보다 크거나 같은 자연수) 수행하는 것을 포함하는 막 형성 방법.
  2. 제 1 항에 있어서, x는 180인 막 형성 방법.
  3. 제 2 항에 있어서, n은 11 내지 13이고, m은 7 내지 9인 막 형성 방법.
  4. 제 1 항에 있어서, x는 120이고,
    상기 기판을 상기 기준 각도에서 240도만큼 회전시킨 상태에서, 상기 싸이클을 m회 수행하는 것을 더 포함하는 막 형성 방법.
  5. 제 4 항에 있어서, n은 8이고, m은 6인 막 형성 방법.
  6. 제 1 항에 있어서, 상기 기판의 상기 제1 가장자리로부터 제공된 상기 소스 가스 및 상기 반응 가스는 상기 제1 가장자리에 대향하는 상기 기판의 제2 가장자리를 향해 이동하는 막 형성 방법.
  7. 제 1 항에 있어서, 상기 소스 가스는 하프늄 가스 또는 지르코늄 가스를 포함하는 막 형성 방법.
  8. 제 7 항에 있어서, 상기 소스 가스는 염화하프늄(HfCl4) 가스 또는 염화지르코늄(ZrCl4) 가스를 포함하는 막 형성 방법.
  9. 제 1 항에 있어서, 상기 반응 가스는 수증기(H2O)를 포함하는 막 형성 방법.
  10. i) 챔버 내에 기판을 로딩하여 기준 각도로 배치시키고;
    ii) 상기 기판의 제1 가장자리에 소스 가스, 제1 퍼지 가스, 반응 가스 및 제2 퍼지 가스를 순차적으로 공급하는 것을 포함하는 하나의 싸이클을 n번(n은 1보다 큰 자연수) 수행하고; 그리고
    iii) 상기 기판을 상기 기준 각도에서 {(360/a) X(b)}도만큼 회전시킨 상태에서, 상기 싸이클을 m번(a는 2보다 같거나 큰 자연수, b는 자연수, m은 n보다 작고 1보다 크거나 같은 자연수) 수행하는 것을 포함하되,
    상기 iii)은 b가 1에서부터 (a-1)가 될 때까지 반복되는 막 형성 방법.
KR1020140193004A 2014-12-30 2014-12-30 막 형성 방법 및 이를 이용한 반도체 장치 제조 방법 KR102264257B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140193004A KR102264257B1 (ko) 2014-12-30 2014-12-30 막 형성 방법 및 이를 이용한 반도체 장치 제조 방법
US14/970,105 US9698021B2 (en) 2014-12-30 2015-12-15 Deposition methods of forming a layer while rotating the substrate in angular increments and methods of manufacturing a semiconductor device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140193004A KR102264257B1 (ko) 2014-12-30 2014-12-30 막 형성 방법 및 이를 이용한 반도체 장치 제조 방법

Publications (2)

Publication Number Publication Date
KR20160080923A KR20160080923A (ko) 2016-07-08
KR102264257B1 true KR102264257B1 (ko) 2021-06-14

Family

ID=56165040

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140193004A KR102264257B1 (ko) 2014-12-30 2014-12-30 막 형성 방법 및 이를 이용한 반도체 장치 제조 방법

Country Status (2)

Country Link
US (1) US9698021B2 (ko)
KR (1) KR102264257B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
US11486038B2 (en) 2019-01-30 2022-11-01 Applied Materials, Inc. Asymmetric injection for better wafer uniformity
CN114599816A (zh) * 2019-09-09 2022-06-07 应用材料公司 输送反应物气体的处理系统和方法
FI129609B (en) * 2020-01-10 2022-05-31 Picosun Oy SUBSTRATE PROCESSING EQUIPMENT

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004134466A (ja) * 2002-10-08 2004-04-30 Hitachi Kokusai Electric Inc 基板処埋装置
JP2011103495A (ja) 2008-06-27 2011-05-26 Tokyo Electron Ltd 成膜装置、成膜方法及び記憶媒体

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100283281B1 (ko) * 1999-02-25 2001-02-15 정수홍 원자층 박막 증착장치
US20030164143A1 (en) 2002-01-10 2003-09-04 Hitachi Kokusai Electric Inc. Batch-type remote plasma processing apparatus
US6921702B2 (en) * 2002-07-30 2005-07-26 Micron Technology Inc. Atomic layer deposited nanolaminates of HfO2/ZrO2 films as gate dielectrics
TWI334450B (en) 2004-03-12 2010-12-11 Hitachi Int Electric Inc Wafer treatment device and the manufacturing method of semiconductor device
KR100600051B1 (ko) 2005-02-22 2006-07-13 주식회사 하이닉스반도체 원자층 증착 장비 및 그를 이용한 3원계 박막 형성 방법
KR100675893B1 (ko) * 2005-06-14 2007-02-02 주식회사 하이닉스반도체 원자층증착방법을 이용한 하프늄지르코늄옥사이드막형성방법
US8287647B2 (en) 2007-04-17 2012-10-16 Lam Research Corporation Apparatus and method for atomic layer deposition
US20090085156A1 (en) 2007-09-28 2009-04-02 Gilbert Dewey Metal surface treatments for uniformly growing dielectric layers
JP2010123752A (ja) 2008-11-19 2010-06-03 Hitachi Kokusai Electric Inc 基板処理装置
US8071452B2 (en) 2009-04-27 2011-12-06 Asm America, Inc. Atomic layer deposition of hafnium lanthanum oxides
JP5579009B2 (ja) 2010-09-29 2014-08-27 東京エレクトロン株式会社 成膜装置および成膜方法
KR101804127B1 (ko) 2011-01-28 2018-01-10 주식회사 원익아이피에스 박막 증착 방법
KR101292399B1 (ko) 2011-12-19 2013-08-01 주식회사 케이씨텍 공전 및 자전 가능한 서셉터 모듈을 구비하는 원자층 증착장치
JP5823922B2 (ja) 2012-06-14 2015-11-25 東京エレクトロン株式会社 成膜方法
US8664627B1 (en) 2012-08-08 2014-03-04 Asm Ip Holding B.V. Method for supplying gas with flow rate gradient over substrate
JP5886730B2 (ja) * 2012-11-26 2016-03-16 東京エレクトロン株式会社 成膜方法、その成膜方法のプログラム、そのプログラムを記録した記録媒体、及び、成膜装置
JP6071537B2 (ja) 2012-12-26 2017-02-01 東京エレクトロン株式会社 成膜方法
JP6267080B2 (ja) * 2013-10-07 2018-01-24 東京エレクトロン株式会社 シリコン窒化物膜の成膜方法および成膜装置
US9920427B2 (en) * 2015-02-02 2018-03-20 Toshiba Memory Corporation Semiconductor manufacturing apparatus and manufacturing method of semiconductor device
JP6479560B2 (ja) * 2015-05-01 2019-03-06 東京エレクトロン株式会社 成膜装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004134466A (ja) * 2002-10-08 2004-04-30 Hitachi Kokusai Electric Inc 基板処埋装置
JP2011103495A (ja) 2008-06-27 2011-05-26 Tokyo Electron Ltd 成膜装置、成膜方法及び記憶媒体

Also Published As

Publication number Publication date
KR20160080923A (ko) 2016-07-08
US9698021B2 (en) 2017-07-04
US20160189951A1 (en) 2016-06-30

Similar Documents

Publication Publication Date Title
KR102155181B1 (ko) 반도체 장치 및 그 제조 방법
US11469237B2 (en) Semiconductor devices with layers commonly contacting fins and methods of manufacturing the same
TWI655681B (zh) 半導體結構的製造方法
KR102128514B1 (ko) 금속 게이트의 에치 백 및 선택적 성막
US11817499B2 (en) P-type strained channel in a fin field effect transistor (FinFET) device
TWI578529B (zh) 鰭式場效電晶體元件結構與其形成方法
KR102245522B1 (ko) 콘택 형성에서의 상 제어
CN107689397B (zh) 半导体器件及其制造方法
US9583592B2 (en) Methods of manufacturing semiconductor devices
US20180301452A1 (en) Semiconductor devices and methods of manufacturing the same
TW201703122A (zh) 鰭式場效電晶體元件結構與其形成方法
CN108231897B (zh) 半导体装置的形成方法
US20150364574A1 (en) Semiconductor devices and methods of manufacturing the same
TWI697039B (zh) 半導體裝置及其形成方法
US11289479B2 (en) Fin-type field effect transistor structure and manufacturing method thereof
CN110957260A (zh) 鳍状场效晶体管的制作方法
TWI737007B (zh) 積體電路裝置及其形成方法
KR102264257B1 (ko) 막 형성 방법 및 이를 이용한 반도체 장치 제조 방법
US20200075617A1 (en) Electronic devices including vertical memory cells and related methods
US9324832B1 (en) Methods of manufacturing semiconductor devices using masks having varying widths
US11088014B2 (en) Semiconductor device, method, and multi-wafer deposition apparatus
US20240079265A1 (en) Deposition Method for Semiconductor Device
US20220384450A1 (en) Integrated circuit device
TW202117820A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant