CN102522407A - 具有垂直晶体管的存储器阵列结构及其形成方法 - Google Patents

具有垂直晶体管的存储器阵列结构及其形成方法 Download PDF

Info

Publication number
CN102522407A
CN102522407A CN2011104399801A CN201110439980A CN102522407A CN 102522407 A CN102522407 A CN 102522407A CN 2011104399801 A CN2011104399801 A CN 2011104399801A CN 201110439980 A CN201110439980 A CN 201110439980A CN 102522407 A CN102522407 A CN 102522407A
Authority
CN
China
Prior art keywords
grid
vertical transistor
layer
groove
memory array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011104399801A
Other languages
English (en)
Other versions
CN102522407B (zh
Inventor
潘立阳
麻昊志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tsinghua University
Original Assignee
Tsinghua University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tsinghua University filed Critical Tsinghua University
Priority to CN201110439980.1A priority Critical patent/CN102522407B/zh
Publication of CN102522407A publication Critical patent/CN102522407A/zh
Priority to PCT/CN2012/078446 priority patent/WO2013091374A1/en
Priority to US13/576,944 priority patent/US8541826B2/en
Application granted granted Critical
Publication of CN102522407B publication Critical patent/CN102522407B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Abstract

本发明提供一种具有垂直晶体管的4F2存储器阵列结构及其形成方法，该阵列结构包括：衬底；位于衬底上的多个存储单元，每个存储单元包括垂直晶体管，垂直晶体管的栅极位于沿第一方向延伸且与垂直晶体管的半导体柱相邻的第一沟槽内；多条沿第一方向的字线，字线位于第一沟槽内用于连接栅极；多条沿所述第二方向的位线，位线位于半导体柱下侧用于连接位于半导体柱下端的源区或漏区；多条沿第一方向的体线，体线的第一部分位于部分栅极之上，体线的第二部分覆盖部分半导体柱的顶部，用于为垂直沟道区提供衬底接触；多个存储器件接触，存储器件接触位于半导体柱上端的源区或漏区上。通过本发明可以简便地实现有衬底接触的4F2 DRAM存储阵列。

Description

具有垂直晶体管的存储器阵列结构及其形成方法
技术领域
本发明涉及半导体设计及制造技术领域，特别涉及一种具有垂直晶体管的存储阵列结构及其形成方法。
背景技术
在半导体尤其是存储器领域，增大器件集成度的方法包括减小器件特征尺寸和改善单元结构。但是随着特征尺寸的减小，小尺寸晶体管会产生严重的短沟道效应；故通过改善存储单元拓扑结构，在相同特征尺寸条件下减小存储单元所占面积是增大器件集成度的另一条有效途径。例如在DRAM(Dynamic Random Access Memory，动态随机存取存储器)领域，现有的主流工艺通过采用6F2单元代替8F2单元，显著提升DRAM的集成度。图1为6F2 DRAM存储单元阵列的俯视图，图2为沿图1中线HH’的剖面图。参考图1和图2，6F2 DRAM存储单元阵列包括字线2、位线1、源区与位线的接触3，、容接触4、源区与位线的接触3与电容接触4之间被字线2覆盖的区域为沟道区5、用于隔离的字线2’、隔离层6以及节点电容7。
而对于存储密度更大的4F2 DRAM存储单元，需要存储单元的长度和宽度均为2F由于每个节点晶体管需要同存储器件(在DRAM中为节点电容)、字线、位线相连，需要三个引出端，对于源、栅、漏水平分布的晶体管，三端均须从晶体管表面引出，对于水平晶体管结构，如图2所示，在保证阵列中晶体管间有效隔离的基础上至少需要3F的长度，从而无法实现4F2结构。
一种可以有效解决短沟道效应以及存储单元晶体管引出困难的方案是采用源、栅、漏垂直分布的垂直晶体管结构代替源、栅、漏水平分布的水平晶体管结构。垂直晶体管制作于一个柱状半导体材料上。栅位于半导体柱的侧壁，源端和漏端分别位于半导体柱的上端和下端。通常是存储器件，例如节点电容位于晶体管的上端，而位线同晶体管下端的扩散区连接。在占用相同衬底面积前提下，垂直晶体管可以通过增大柱状半导体材料的高度增加有效沟道长度，克服短沟道效应，同时，由于垂直晶体管的源或者漏端位于晶体管底部，无需直接在从晶体管表面引出，使阵列中晶体管间的隔离更加容易形成。
在垂直晶体管结构中，由于位线(漏端)位于晶体管的下端，难以实现沟道与衬底的接触，从而产生一系列沟道悬空效应，影响晶体管的性能。专利申请US2008/0093644“DRAM Array，Vertical Transistor Structures，and Method of FormingTransistor Structures and DRAM Arrays，公开日2008/04/24”提出将位线偏移来得到制作衬底接触所需空间的方案解决该问题。但是，位线的偏移会直接导致位线与相邻晶体管距离较近，隔离较差，容易产生严重的串扰。专利US 6104061“Memory Cell withVertical Transistor and Buried Word and Body Line”提出在与字线间隔的沟槽中单独制作衬底接触的方案解决该问题。但是其工艺繁琐，不利于大规模生产。
因此需要一种具有良好的衬底接触并且制备工艺简单的4F2垂直晶体管1T1C(One Transistor One Capacitor，一晶体管一电容)高密度DRAM存储阵列结构。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一，特别是提供一种具有垂直晶体管的4F2存储器阵列结构及其形成方法，简便地实现了由4F2垂直晶体管构成的DRAM存储阵列的衬底接触。
为达到上述目的，本发明一方面提供一种具有垂直晶体管的存储器阵列结构，包括：衬底；位于所述衬底上的多个存储单元，所述多个存储单元沿第一方向和第二方向平行排列，每个所述存储单元包括垂直晶体管，所述垂直晶体管包括：半导体柱，位于所述半导体柱侧壁的栅极、分别位于所述半导体柱的上端和下端的源区和漏区，以及位于所述源区和漏区之间的垂直沟道区，其中，所述栅极位于沿所述第一方向延伸且与所述半导体柱相邻的第一沟槽内；多条沿所述第一方向的字线，所述字线位于所述第一沟槽内用于连接所述栅极；多条沿所述第二方向的位线，所述位线位于所述半导体柱下侧用于连接位于所述半导体柱下端的源区或漏区；多条沿所述第一方向的体线(body line)，所述体线的第一部分位于部分所述栅极之上，所述体线的第二部分覆盖部分所述半导体柱的顶部，用于为所述垂直沟道区提供衬底接触；多个存储器件接触，所述存储器件接触位于所述半导体柱上端的源区或漏区上，用于为存储器件和所述垂直晶体管之间提供接触。本发明的存储器阵列结构采用垂直晶体管，相对于平面晶体管的优点有二点：一是在占用相同衬底面积前提下，垂直晶体管可以通过增大半导体柱的高度增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；二是由于垂直晶体管的源端或者漏端位于晶体管底部，无需直接在从晶体管表面引出，使阵列中晶体管间的隔离更加容易形成，在相同尺寸情况下减小存储单元面积。
在本发明的一个实施例中，所述体线的第二部分与所述半导体柱顶部的相接处包括掺杂区，所述掺杂区的掺杂类型与所述垂直沟道区的掺杂类型一致。所述体线为衬底接触，所述垂直沟道区通过所述掺杂区与所述体线相接，即相当于与衬底进行接触。所述掺杂区形成在所述半导体柱中，形成该掺杂区的目的在于：一方面，由于半导体柱位于两个栅极之间，故半导体柱(垂直晶体管)既可以在其上端的源区或漏区所靠近的栅极的作用下开启，也可以在该掺杂区所靠近的栅极的作用下开启，尽管后者由于与位于半导体柱上端的源区或漏区相隔一段水平沟道而使开启更为困难，但还是存在从该侧开启导致漏电的可能性，故通过形成掺杂区，使这部分半导体材料的反型更加困难，避免垂直晶体管在该侧开启，从而实现更好的隔离；另一方面，由于该掺杂区电阻较小，使得衬底接触更为有效。
在本发明的一个实施例中，所述源区和漏区中之一位于所述半导体柱的上端且靠近所述栅极部分，所述源区和漏区中另一位于所述半导体柱的整个下端。
在本发明的一个实施例中，相邻所述位线之间包括第一隔离层。
在本发明的一个实施例中，所述栅极和所述位线之间包括第二隔离层，用于实现字线与位线的隔离，并且淀积较厚的隔离层有利于降低寄生电容。
在本发明的一个实施例中，优选地，所述栅极和字线的材料不同，所述栅极形成在所述第一沟槽的内侧壁和内底壁上，所述字线形成在所述栅极上；可选地，所述栅极和字线的材料相同，所述栅极和字线一体化形成在所述第一沟槽内。
在本发明的一个实施例中，所述第一沟槽顶部包括第三隔离层。
在本发明的一个实施例中，所述体线顶部包括第四隔离层。
在本发明的一个实施例中，所述体线两侧包括侧墙。
在本发明的一个实施例中，相邻所述存储器件接触之间包括第五隔离层。
本发明另一方面还提供一种上述存储器阵列结构的形成方法，包括以下步骤：提供衬底；在所述衬底上依次形成位线层和沟道层；沿第二方向形成多条第二沟槽，所述第二沟槽的底部低于所述衬底表面；填充所述第二沟槽形成第一隔离层；沿第一方向形成多条第一沟槽，所述第一沟槽的底部高于所述衬底表面、低于所述位线层表面；在所述第一沟槽内形成栅极和字线；在器件表面形成第二掩膜层，并在所述第二掩膜层中沿所述第一方向形成多条第三沟槽，所述第三沟槽底部的第一部分直接覆盖所述沟道层，所述第三沟槽底部的第二部分位于部分所述栅极之上；在所述第三沟槽中形成体线，用于为所述垂直沟道区提供衬底接触；刻蚀所述第二掩膜层以在所述体线两侧形成侧墙，并暴露部分所述沟道层；在暴露的部分所述沟道层上部形成源区或漏区，位于所述源区或漏区之下的、相邻两栅极之间的位线层部分即为与所述源区对应的的漏区，或者为与所述漏区对应的源区；在所述源区或漏区上形成存储器件接触，用于为存储器件和所述垂直晶体管之间提供接触。
在本发明的一个实施例中，形成所述第三沟槽之后，还包括以所述第二掩膜层为掩膜进行掺杂注入，以在所述体线与所述沟道层的相接处形成与所述沟道层的掺杂类型一致的掺杂区。该注入的目的在于：一方面，由于半导体柱位于两个栅极之间，故半导体柱(垂直晶体管)既可以在其上端的源区或漏区所靠近的栅极的作用下开启，也可以在该掺杂区所靠近的栅极的作用下开启，尽管后者由于与位于半导体柱上端的源区或漏区相隔一段水平沟道而使开启更为困难，但还是存在从该侧开启导致漏电的可能性，故通过形成掺杂区，使这部分半导体材料的反型更加困难，避免垂直晶体管在该侧开启，从而实现更好的隔离；另一方面，通过注入减小衬底接触与沟道区相接处的电阻，使得衬底接触更为有效。
在本发明的一个实施例中，在所述衬底上形成位线层包括：在所述衬底上形成具有第一掺杂浓度的第一半导体层，用于形成位线；在所述第一半导体层上形成具有第二掺杂浓度的第二半导体层，用于形成源区或漏区。其中，所述第一掺杂浓度较高，用于减小位线的寄生电阻，所述第二掺杂浓度可以调整得以适合做源区或漏区为准。在本发明的一个实施例中，形成所述第二沟槽包括：在所述沟道层上形成图案化的第一掩膜层；以所述第一掩膜层为掩膜依次刻蚀所述沟道层、位线层和部分所述衬底以形成所述第二沟槽。
在本发明的一个实施例中，在所述第一沟槽内形成栅极和字线包括：在所述第一沟槽底部形成第二隔离层，所述第二隔离层的表面低于所述位线层和所述沟道层的界面；去除所述第一掩膜层；在所述第一沟槽的侧壁和底部形成栅介质层；在所述栅介质层上形成所述栅极和字线；在所述栅极和字线上形成第三隔离层。
在本发明的一个实施例中，形成所述栅极和字线的优选方法包括以下步骤：在所述第一沟槽的侧壁和底部淀积栅极材料；在所述栅极材料上淀积字线材料。形成所述栅极和字线的可选方法包括以下步骤：在所述第一沟槽内淀积导电材料以一体化形成所述栅极和字线。
在本发明的一个实施例中，形成所述体线之后，还包括在所述体线顶部形成第四隔离层。
在本发明的一个实施例中，形成所述存储器件接触包括：在器件表面形成第五隔离层；刻蚀所述第五隔离层，以暴露所述侧墙、部分所述第三隔离层以及所述源区或漏区形成孔洞；在所述孔洞中形成所述存储器件接触。
本发明提供一种具有垂直晶体管的存储器阵列结构及其形成方法，通过将位于垂直晶体管的半导体柱上端的存储器接触偏移，以在半导体柱上端形成衬底接触，从而简便地实现了有衬底接触的DRAM存储阵列。既解决了平面晶体管的短沟道效应又避免了现有垂直晶体管的悬空效应，提高器件性能。并且本发明实施例通过在衬底接触和半导体柱的相接处形成掺杂区，避免相邻晶体管栅极对选中晶体管的影响，减小漏电，同时进一步减小沟道区与衬底接触之间的接触电阻，使二者的接触更为有效。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为6F2 DRAM存储单元阵列的俯视图；
图2为6F2 DRAM存储单元阵列沿图1中线HH’的剖面图；
图3为本发明实施例提供的具有垂直晶体管的存储器阵列结构的三维示意图；
图4-20为本发明实施例提供的具有垂直晶体管的存储器阵列结构的形成方法的各步骤的器件结构剖面图或俯视图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
需要说明的是，此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。进一步地，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
图3为本发明实施例提供的具有垂直晶体管的存储器阵列结构的三维示意图。该存储器阵列结构包括：
衬底100；衬底100为半导体衬底，包括但不限于单晶硅衬底，SOI(绝缘体上半导体)衬底，SOS(蓝宝石上半导体)，锗，砷化镓以及其它类型半导体衬底。掺杂或者不掺杂半导体材料衬底，可以可选地包括外延层，可以被应力改变以增强其性能，以及其他衬底类型。
位于衬底100上的多个存储单元，该多个存储单元沿第一方向(字线方向，图3中箭头W所示方向)和第二方向(位线方向，图3中箭头B所示方向)平行排列以形成二维阵列，每个存储单元包括垂直晶体管，该垂直晶体管包括：半导体柱900，位于半导体柱900侧壁的栅极603、分别位于半导体柱900的上端和下端的源区720和漏区730，以及位于源区720和漏区730之间的垂直沟道区740，其中，栅极603位于沿W方向延伸且与半导体柱900相邻的第一沟槽600内，且栅极603和第一沟槽600之间还包括栅介质层602。需指出的是，源区720和漏区730的掺杂类型与垂直沟道区740的掺杂类型相反，在本发明实施例中，源区720位于半导体柱900的上端且靠近栅极603，漏区730位于半导体柱900的整个下端，本发明实施例的存储器阵列结构采用垂直晶体管，相对于平面晶体管的优点有二点：一是在占用相同衬底面积前提下，垂直晶体管可以通过增大半导体柱的高度增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；二是由于垂直晶体管的源或者漏端位于晶体管底部，无需直接在从晶体管表面引出，使阵列中晶体管间的隔离更加容易形成，在相同尺寸情况下减小存储单元面积；
多条沿W方向的字线603’(图3中未示出)，字线603’位于第一沟槽600内用于连接栅极603，在本发明优选的实施例中，可以将栅极603形成在第一沟槽600的侧壁和底部，字线603’进一步形成在栅极603上，即栅极603为外芯，字线603’为内芯，从而可以为栅极和字线选取各自适合的材料，有利于增强器件性能，在本发明另一个可选的实施例中，栅极603和字线603’可以选用相同的导电材料，从而可以一体化形成在第一沟槽600内，有利于简化工艺，在本发明实施例中，第一沟槽600顶部进一步包括第三隔离层604，用于隔离下层字线和上层的(体线)以及存储器件接触；
多条沿B方向的位线700，位线700位于半导体柱900下侧，用于连接垂直晶体管的漏区730，在本发明实施例中，相邻位线700之间包括第一隔离层310，用于隔离相邻位线700，并且，栅极603和位线700之间包括第二隔离层601，用于实现字线603’与位线700的隔离，并且淀积较厚的隔离层有利于降低寄生电容。由于第一沟槽600的底部低于位线700的上表面，故半导体柱900的下端实际上是位线700的一部分，在本发明一个可选的实施例中，漏区730和位线700的材料相同，即二者可以是一体的，在本发明一个优选的实施例中，漏区730和位线700的材料不同，位线700的材料的掺杂浓度较高，有利于减小位线的寄生电阻，而漏区730的材料的掺杂浓度可以调整得以适合做漏区为准。
多条沿W方向的体线280，体线280即为衬底接触，其材料为导电材料，体线280的第一部分位于部分栅极603之上，体线280和栅极603之间包括第三隔离层604，以实现电学隔离，体线280的第二部分覆盖部分半导体柱900的顶部，以实现电学连接，由于位线700的存在，导致垂直沟道区740悬空，为消除沟道区悬空对器件性能产生的负面影响，本发明实施例将位于垂直晶体管的上端(源区720)的存储器件接触820偏移，例如偏移大约1/2个硅柱900的宽度，并设置沿字线603’方向的体线280，用于为垂直沟道区740提供衬底接触，在本发明一个优选的实施例中，体线280的第二部分与半导体柱900顶部的相接处包括掺杂区710，掺杂区710的掺杂类型与垂直沟道区740的掺杂类型一致，垂直沟道区740通过掺杂区710与衬底接触。掺杂区710形成在半导体柱900中，形成掺杂区710的目的在于：一方面，由于半导体柱900位于两个栅极603之间，故半导体柱900(垂直晶体管)既可以在其上端的源区720所靠近的栅极603的作用下开启，也可以在掺杂区710所靠近的栅极603的作用下开启，尽管后者由于与位于半导体柱900上端的源区720相隔一段水平沟道而使开启更为困难，但还是存在从该侧开启导致漏电的可能性，故通过形成掺杂区710，使这部分半导体材料的反型更加困难，避免垂直晶体管在该侧开启，从而实现更好的隔离；另一方面由于掺杂区710的电阻较小，故减小垂直沟道区740与体线280之间的接触电阻，使得衬底接触更为有效，在本发明实施例中，体线280顶部包括第四隔离层290，用于隔离体线280与存储器件接触820，体线280两侧包括侧墙800，以在衬底接触和存储器件接触820之间形成隔离；
多个存储器件接触820，存储器件接触820位于半导体柱900上端的源区720上，用于连接存储器件与垂直晶体管，存储器件在DRAM中为节点电容，在本发明实施例中，相邻存储器件接触820之间包括第五隔离层810，用于隔离相邻存储器件接触820。
下面参照图4-20描述本发明实施例的具有垂直晶体管的存储器阵列结构的形成方法。图4-20为该方法各步骤的器件结构剖面图或俯视图，图4-20中的标号分别与图3中具有相同标号的相应部分相对应。
步骤S01，提供衬底100，衬底100为半导体衬底，包括但不限于单晶硅衬底，SOI(绝缘体上半导体)衬底，SOS(蓝宝石上半导体)，锗，砷化镓衬底。掺杂或者不掺杂半导体材料衬底，可以可选地包括外延层，可以被应力改变以增强其性能，以及其他衬底类型。
步骤S02，在衬底100上依次形成位线层210和沟道层220，如图4所示。所述位线层210和所述沟道层220的掺杂类型相反。在本发明实施例中，可以在衬底上外延高掺杂n+半导体材料(例如硅)作为位线层210，用于制作位线以及晶体管漏区。在本发明一个可选的实施例中，在衬底100上形成的位线层210的一部分用于形成晶体管漏区，另一部分用于形成位线，即漏区和位线实际上是一体的。在本发明一个优选的实施例中，在衬底100上形成位线层210包括：在衬底100上形成具有第一掺杂浓度的第一半导体层，用于形成位线；在第一半导体层上形成具有第二掺杂浓度的第二半导体层，用于形成源区或漏区。其中，第一掺杂浓度较高，有利于减小位线的寄生电阻，第二掺杂浓度可以调整得以适合做漏区为准。在位线层210之上外延适合浓度掺杂的p型半导体材料(例如硅)作为沟道层220。
步骤S03，沿第二方向(图1中的B方向)形成多条第二沟槽300，第二沟槽300的底部低于衬底100的表面，从而形成沿位线方向延伸的栅栏状结构400，如图6所示，栅栏状结构400中的位线层210即为相互隔离的位线700。在本发明实施例中，形成第二沟槽300可以包括：在沟道层220上形成图案化的第一掩膜层250，具体地，可以淀积缓冲氧化硅层230，之后淀积氮化硅层240，以形成第一掩膜层250，如图5所示，然后通过光刻形成图案化的第一掩膜层250；再以图案化的第一掩膜层250为掩膜依次刻蚀(例如各向异性刻蚀RIE)沟道层220、位线层210和部分衬底100以形成第二沟槽300，如图6所示。其中，第二沟槽300的底部深入至衬底100表面以下，以便形成位线之间的隔离。
步骤S04，填充第二沟槽300形成第一隔离层310，第一隔离层310与衬底100的界面为320，如图7所示。在本发明实施例中，第一隔离层310的材料可以是SiO2。
步骤S05，沿第一方向(图1中的W方向)形成多条第一沟槽600，第一沟槽600的底部高于衬底100表面、低于位线层210表面，从而在器件表面形成多个沿第一方向延伸且平行排列的半导体柱900，如图8所示。
步骤S06，在第一沟槽600内形成栅极603和字线603’。具体可以包括以下步骤：在第一沟槽600底部形成第二隔离层601，例如淀积SiO2，第二隔离层601的表面低于位线层210和沟道层220的界面，形成第二隔离层601可以减少字线与位线间的寄生电阻，如图9所示；去除第一掩膜层205(包括缓冲氧化层230和氮化物层240)；在第一沟槽600的侧壁和底部形成栅介质层602，例如可以生长SiO2或者淀积高K介质等，如图10所示，栅介质层的淀积可以采用常规淀积工艺形成，例如化学气相淀积(CVD)、物理气相淀积(PVD)、脉冲激光淀积(PLD)、原子层淀积(ALD)、等离子体增强原子层淀积(PEALD)或其他方法；在栅介质层602上形成栅极603和字线603’，栅极603和字线603’的上表面低于第一沟槽600的上沿；在栅极603和字线603’上形成第三隔离层604以填充第一沟槽600的剩余部分，使栅极603与位于其上的体线280之间电绝缘，如图11所示。需指出的是，在本发明一个优选的实施例中，栅极603和字线603’的材料可以不同，例如栅极603的材料可以为重掺杂多晶硅，字线的603’的材料可以为金属硅化物，在这种情况下，在栅介质层602上形成栅极603和字线603’的步骤进一步包括：在第一沟槽600的侧壁和底部淀积栅极材料；在该栅极材料上淀积字线材料。在本发明一个可选的实施例中，栅极603和字线603’的材料可以是相同的导电材料，例如均为重掺杂多晶硅，在这种情况下，可以通过在第一沟槽600内淀积重掺杂多晶硅一体化形成栅极603和字线603’，有利于简化工艺。
步骤S07，在器件表面形成第二掩膜层，并在第二掩膜层中沿所述第一方向形成多条第三沟槽410，第三沟槽410底部的第一部分直接覆盖沟道层220，第三沟槽410底部的第二部分位于部分栅极603之上。即，第三沟槽410底部的第二部分与栅极603之间包括第三隔离层604，以实现电学隔离；第三沟槽410底部的第一部分覆盖部分半导体柱900的顶部，以实现电学连接。在本发明实施例中，形成第二掩膜层的步骤可以具体包括：在器件表面淀积缓冲氧化硅层260，之后淀积氮化硅层270，以缓冲氧化硅层260和氮化硅层270共同作为第二掩膜层，如图12所示。然后刻蚀第二掩膜层以形成第三沟槽410，如图13所示。
在本发明一个优选的实施例中，形成第三沟槽410之后，还包括：以第二掩膜层为掩膜进行掺杂注入，以在体线280与沟道层220的相接处形成与沟道层220的掺杂类型一致的掺杂区710。在本发明实施例中，由于沟道层220为p型导电，故进行p型注入以在所暴露的沟道层220中形成p型掺杂区710，如图14所示。形成掺杂区710的目的在于：一方面，由于半导体柱900位于两个栅极603之间，故半导体柱900(垂直晶体管)既可以在其上端的源区720所靠近的栅极603的作用下开启，也可以在掺杂区710所靠近的栅极603的作用下开启，尽管后者由于与位于半导体柱900上端的源区720相隔一段水平沟道而使开启更为困难，但还是存在从该侧开启导致漏电的可能性，故通过形成掺杂区710，使这部分半导体材料的反型更加困难，避免垂直晶体管在该侧开启，从而实现更好的隔离；另一方面，由于掺杂区710的电阻较小，故减小沟道层220(即图3所示的垂直沟道区740)与体线280之间的接触电阻，使得衬底接触更为有效。
步骤S08，在第三沟槽410中形成体线280，用于为垂直沟道区提供衬底接触。具体地，可以首先在在第三沟槽410中淀积导电材料，如多晶硅，形成体线280；再在体线280上进一步淀积介质材料；然后进行CMP(化学机械抛光)，以氮化硅层270为停止面，以在第三沟槽410顶部形成第四隔离层290，如图15所示。优选地，第四隔离层290的介质材料选择与二氧化硅和氮化硅有很好的刻蚀选择性的介质材料。形成第四隔离层290可以实现体线280与存储器件接触820的隔离。体线280即为衬底接触，沟道层220通过掺杂区710与体线280接触，即相当于与衬底接触。
步骤S09，刻蚀第二掩膜层以在体线280两侧形成侧墙800，并暴露部分沟道层220(即半导体柱900)，如图16所示。侧墙800包括位于下部的氧化层260和位于上部的氮化物层270。形成第四隔离层290的另一个作用在于，以其为掩蔽层制作侧墙800。在刻蚀时，第二掩膜层270、260可以被刻蚀，而第四隔离层290很难被刻蚀，这样就形成了侧墙800。
步骤S10，在暴露的部分沟道层220上部(即半导体柱900上端)形成源区或漏区，源区或漏区的掺杂类型与沟道层220的掺杂类型相反。在本发明实施例中，可以在半导体柱900上端进行n+注入以形成垂直晶体管的源区720，半导体柱900下端的扩散区即为垂直晶体管的漏区730，漏区730与位线700相连，源区720和漏区730之间的沟道层220即为垂直沟道区740，如图17所示。
步骤S11，在源区720或漏区730上形成存储器件接触820，用于为存储器件和垂直晶体管之间提供接触。在本发明实施例中，在源区720上形成存储器件接触820具体包括以下步骤：首先在器件表面，淀积介质材料，例如SiO2；然后进行CMP，以第四隔离层290为停止面，以在两相邻体线280之间形成第五隔离层810，图16所示为形成第五隔离层810之后的器件结构俯视图；刻蚀第五隔离层810，以暴露部分半导体柱900结构形成孔洞，具体包括暴露侧墙800、部分第三隔离层604以及源区720形成孔洞，图19所示为形成孔洞之后的器件结构俯视图；在孔洞中填充导电材料(例如多晶硅)以形成存储器件接触820，存储器件接触820与源区720相连以作为存储器件(如DRAM中的节点电容)的接触，如图3和图20所示，其中图20为本发明实施例的具有垂直晶体管的存储器阵列结构的俯视图。
本发明提供一种具有垂直晶体管的存储器阵列结构及其形成方法，通过将位于垂直晶体管的半导体柱上端的存储器接触偏移，以在半导体柱上端形成衬底接触，从而简便地实现了有衬底接触的DRAM存储阵列，既解决了平面晶体管的短沟道效应，又避免了现有垂直晶体管的悬空效应，提供器件性能。并且本发明实施例通过在衬底接触和半导体柱的相接处形成掺杂区，避免晶体管栅极对选中晶体管的影响，减小漏电，同时进一步减小沟道区与衬底接触之间的接触电阻，使二者的接触更为有效。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。

Claims (19)

1.一种具有垂直晶体管的存储器阵列结构，包括：
衬底；
位于所述衬底上的多个存储单元，所述多个存储单元沿第一方向和第二方向平行排列，每个所述存储单元包括垂直晶体管，所述垂直晶体管包括：半导体柱，位于所述半导体柱侧壁的栅极、分别位于所述半导体柱的上端和下端的源区和漏区，以及位于所述源区和漏区之间的垂直沟道区，其中，所述栅极位于沿所述第一方向延伸且与所述半导体柱相邻的第一沟槽内；
多条沿所述第一方向的字线，所述字线位于所述第一沟槽内用于连接所述栅极；
多条沿所述第二方向的位线，所述位线位于所述半导体柱下侧用于连接位于所述半导体柱下端的源区或漏区；
多条沿所述第一方向的体线，所述体线的第一部分位于部分所述栅极之上，所述体线的第二部分覆盖部分所述半导体柱的顶部，用于为所述垂直沟道区提供衬底接触；多个存储器件接触，所述存储器件接触位于所述半导体柱上端的源区或漏区上，用于为存储器件和所述垂直晶体管之间提供接触。
2.如权利要求1所述的具有垂直晶体管的存储器阵列结构，其特征在于，所述体线的第二部分与所述半导体柱的顶部的相接处包括掺杂区，所述掺杂区的掺杂类型与所述垂直沟道区的掺杂类型一致。
3.如权利要求1所述的具有垂直晶体管的存储器阵列结构，其特征在于，所述源区和漏区中之一位于所述半导体柱的上端且靠近所述栅极部分，所述源区和漏区中另一位于所述半导体柱的整个下端。
4.如权利要求1所述的具有垂直晶体管的存储器阵列结构，其特征在于，相邻所述位线之间包括第一隔离层。
5.如权利要求1所述的具有垂直晶体管的存储器阵列结构，其特征在于，所述栅极和所述位线之间包括第二隔离层。
6.如权利要求1所述的具有垂直晶体管的存储器阵列结构，其特征在于：
所述栅极和字线的材料不同，所述栅极形成在所述第一沟槽的内侧壁和内底壁上，所述字线形成在所述栅极上；或者
所述栅极和字线的材料相同，一体化形成在所述第一沟槽内。
7.如权利要求1所述的具有垂直晶体管的存储器阵列结构，其特征在于，所述第一沟槽顶部包括第三隔离层。
8.如权利要求1所述的具有垂直晶体管的存储器阵列结构，其特征在于，所述体线顶部包括第四隔离层。
9.如权利要求1所述的具有垂直晶体管的存储器阵列结构，其特征在于，所述体线两侧包括侧墙。
10.如权利要求1所述的具有垂直晶体管的存储器阵列结构，其特征在于，相邻所述存储器件接触之间包括第五隔离层。
11.一种具有垂直晶体管的存储器阵列结构的形成方法，包括以下步骤：
提供衬底；
在所述衬底上依次形成位线层和沟道层；
沿第二方向形成多条第二沟槽，所述第二沟槽的底部低于所述衬底表面；
填充所述第二沟槽形成第一隔离层；
沿第一方向形成多条第一沟槽，所述第一沟槽的底部高于所述衬底表面、低于所述位线层表面；
在所述第一沟槽内形成栅极和字线；
在器件表面形成第二掩膜层，并在所述第二掩膜层中沿所述第一方向形成多条第三沟槽，所述第三沟槽底部的第一部分直接覆盖所述沟道层，所述第三沟槽底部的第二部分位于部分所述栅极之上；
在所述第三沟槽中形成体线，用于为所述垂直沟道区提供衬底接触；
刻蚀所述第二掩膜层以在所述体线两侧形成侧墙，并暴露部分所述沟道层；
在暴露的部分所述沟道层上部形成源区或漏区，位于所述源区或漏区之下的、相邻两栅极之间的位线层部分即为与所述源区对应的漏区，或者为与所述漏区对应的源区；
在所述源区或漏区上形成存储器件接触，用于为存储器件和所述垂直晶体管之间提供接触。
12.如权利要求11所述的具有垂直晶体管的存储器阵列结构的形成方法，其特征在于，形成所述第三沟槽之后，还包括以所述第二掩膜层为掩膜进行掺杂注入，以在所述体线与所述沟道层的相接处形成与所述沟道层的掺杂类型一致的掺杂区。
13.如权利要求11所述的具有垂直晶体管的存储器阵列结构的形成方法，其特征在于，在所述衬底上形成位线层包括：
在所述衬底上形成具有第一掺杂浓度的第一半导体层，用于形成位线；
在所述第一半导体层上形成具有第二掺杂浓度的第二半导体层，用于形成源区或漏区。
14.如权利要求11所述的具有垂直晶体管的存储器阵列结构的形成方法，其特征在于，形成所述第二沟槽包括：
在所述沟道层上形成图案化的第一掩膜层；
以所述第一掩膜层为掩膜依次刻蚀所述沟道层、位线层和部分所述衬底以形成所述第二沟槽。
15.如权利要求14所述的具有垂直晶体管的存储器阵列结构的形成方法，其特征在于，在所述第一沟槽内形成栅极和字线包括：
在所述第一沟槽底部形成第二隔离层，所述第二隔离层的表面低于所述位线层和所述沟道层的界面；
去除所述第一掩膜层；
在所述第一沟槽的侧壁和底部形成栅介质层；
在所述栅介质层上形成所述栅极和字线；
在所述栅极和字线上形成第三隔离层。
16.如权利要求11或15所述的具有垂直晶体管的存储器阵列结构的形成方法，其特征在于，形成所述栅极和字线进一步包括：
在所述第一沟槽的侧壁和底部淀积栅极材料；
在所述栅极材料上淀积字线材料。
17.如权利要求11或15所述的具有垂直晶体管的存储器阵列结构的形成方法，其特征在于，形成所述栅极和字线进一步包括：在所述第一沟槽内淀积导电材料以一体化形成所述栅极和字线。
18.如权利要求11所述的具有垂直晶体管的存储器阵列结构的形成方法，其特征在于，形成所述体线之后，还包括在所述体线顶部形成第四隔离层。
19.如权利要求11所述的具有垂直晶体管的存储器阵列结构的形成方法，其特征在于，形成所述存储器件接触包括：
在器件表面形成第五隔离层；
刻蚀所述第五隔离层，以暴露所述侧墙、部分所述第三隔离层以及所述源区或漏区形成孔洞；
在所述孔洞中形成所述存储器件接触。
CN201110439980.1A 2011-12-23 2011-12-23 具有垂直晶体管的存储器阵列结构及其形成方法 Active CN102522407B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201110439980.1A CN102522407B (zh) 2011-12-23 2011-12-23 具有垂直晶体管的存储器阵列结构及其形成方法
PCT/CN2012/078446 WO2013091374A1 (en) 2011-12-23 2012-07-10 Memory array structure and method for forming the same
US13/576,944 US8541826B2 (en) 2011-12-23 2012-07-10 Memory array structure and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110439980.1A CN102522407B (zh) 2011-12-23 2011-12-23 具有垂直晶体管的存储器阵列结构及其形成方法

Publications (2)

Publication Number Publication Date
CN102522407A true CN102522407A (zh) 2012-06-27
CN102522407B CN102522407B (zh) 2014-04-09

Family

ID=46293269

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110439980.1A Active CN102522407B (zh) 2011-12-23 2011-12-23 具有垂直晶体管的存储器阵列结构及其形成方法

Country Status (2)

Country Link
CN (1) CN102522407B (zh)
WO (1) WO2013091374A1 (zh)

Cited By (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446919A (zh) * 2010-10-08 2012-05-09 三星电子株式会社 具有垂直沟道晶体管的半导体存储器件及其制造方法
WO2013091374A1 (en) * 2011-12-23 2013-06-27 Tsinghua University Memory array structure and method for forming the same
CN108461496A (zh) * 2018-05-09 2018-08-28 睿力集成电路有限公司 集成电路存储器及其形成方法、半导体集成电路器件
CN108493188A (zh) * 2018-05-09 2018-09-04 睿力集成电路有限公司 集成电路存储器及其形成方法、半导体集成电路器件
CN108735738A (zh) * 2017-04-14 2018-11-02 上海磁宇信息科技有限公司 一种特殊栅极的随机存储器架构
CN109155311A (zh) * 2016-08-31 2019-01-04 美光科技公司 存储器单元及存储器阵列
CN109461703A (zh) * 2017-09-06 2019-03-12 长鑫存储技术有限公司 一种半导体存储器的器件结构及其制造方法
CN110520989A (zh) * 2017-05-08 2019-11-29 美光科技公司 存储器阵列
WO2020042255A1 (zh) * 2018-08-28 2020-03-05 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
CN113113417A (zh) * 2020-04-17 2021-07-13 长江存储科技有限责任公司 存储器件
CN113540088A (zh) * 2020-04-16 2021-10-22 长鑫存储技术有限公司 存储器结构及存储器结构的形成方法
CN113611667A (zh) * 2021-07-02 2021-11-05 芯盟科技有限公司 晶体管阵列及其制造方法、半导体器件及其制造方法
CN113611665A (zh) * 2021-07-02 2021-11-05 芯盟科技有限公司 晶体管阵列及其制造方法、半导体器件及其制造方法
CN113629054A (zh) * 2021-07-02 2021-11-09 芯盟科技有限公司 U型晶体管阵列及其形成方法、半导体器件及其形成方法
CN113629057A (zh) * 2021-08-09 2021-11-09 长鑫存储技术有限公司 半导体结构及其制造方法
CN113644061A (zh) * 2020-04-27 2021-11-12 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
WO2022193610A1 (zh) * 2021-03-18 2022-09-22 长鑫存储技术有限公司 半导体结构及其形成方法
WO2023272537A1 (zh) * 2021-06-29 2023-01-05 华为技术有限公司 存储器及其形成方法、电子设备
US11631678B2 (en) 2017-07-27 2023-04-18 Micron Technology, Inc. Memory arrays comprising memory cells
CN116033750A (zh) * 2023-03-29 2023-04-28 长鑫存储技术有限公司 晶体管结构、半导体结构及其制备方法
WO2023070638A1 (en) * 2021-10-31 2023-05-04 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same
WO2023097955A1 (zh) * 2021-11-30 2023-06-08 长鑫存储技术有限公司 半导体结构及其制作方法
WO2023097662A1 (zh) * 2021-12-03 2023-06-08 华为技术有限公司 存储器及电子设备
WO2023221177A1 (zh) * 2022-05-20 2023-11-23 长鑫存储技术有限公司 半导体结构及其制作方法
WO2023221468A1 (zh) * 2022-05-17 2023-11-23 北京超弦存储器研究院 半导体器件及其制造方法、电子设备
WO2023226149A1 (zh) * 2022-05-23 2023-11-30 长鑫存储技术有限公司 半导体结构、测试结构、制备方法及测试方法
WO2023240673A1 (zh) * 2022-06-13 2023-12-21 长鑫存储技术有限公司 一种半导体结构及其制作方法
US11864386B2 (en) 2018-11-29 2024-01-02 Micron Technology, Inc. Memory arrays
WO2024031438A1 (zh) * 2022-08-10 2024-02-15 华为技术有限公司 一种三维存储阵列、存储器及电子设备
WO2024036877A1 (zh) * 2022-08-19 2024-02-22 长鑫存储技术有限公司 半导体结构及其形成方法
CN117715419A (zh) * 2024-02-06 2024-03-15 北京超弦存储器研究院 存储单元、存储器、存储器的制备方法、芯片及电子设备
WO2024055409A1 (zh) * 2022-09-16 2024-03-21 北京超弦存储器研究院 存储器及其制造方法、电子设备
WO2024065906A1 (zh) * 2022-09-28 2024-04-04 长鑫存储技术有限公司 半导体结构及其制备方法
US11968821B2 (en) 2017-01-12 2024-04-23 Micron Technology, Inc. Methods used in fabricating integrated circuitry and methods of forming 2T-1C memory cell arrays
WO2024082421A1 (zh) * 2022-10-17 2024-04-25 北京超弦存储器研究院 存储器及其制造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114446965A (zh) * 2022-01-30 2022-05-06 东芯半导体股份有限公司 具有垂直沟道晶体管的存储器及其制造方法
CN116867266A (zh) * 2022-03-25 2023-10-10 长鑫存储技术有限公司 半导体结构和半导体结构的制备方法
CN117998854A (zh) * 2022-10-27 2024-05-07 武汉新芯集成电路制造有限公司 存储块、存储器件及存储单元

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101425515A (zh) * 2007-11-02 2009-05-06 海力士半导体有限公司 具有垂直沟道晶体管的半导体器件及其制造方法
CN101672744A (zh) * 2009-10-23 2010-03-17 北京工业大学 一种复合受力下反复荷载试验装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5907170A (en) * 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US6559491B2 (en) * 2001-02-09 2003-05-06 Micron Technology, Inc. Folded bit line DRAM with ultra thin body transistors
US7326611B2 (en) * 2005-02-03 2008-02-05 Micron Technology, Inc. DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays
CN102522407B (zh) * 2011-12-23 2014-04-09 清华大学 具有垂直晶体管的存储器阵列结构及其形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101425515A (zh) * 2007-11-02 2009-05-06 海力士半导体有限公司 具有垂直沟道晶体管的半导体器件及其制造方法
CN101672744A (zh) * 2009-10-23 2010-03-17 北京工业大学 一种复合受力下反复荷载试验装置

Cited By (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446919A (zh) * 2010-10-08 2012-05-09 三星电子株式会社 具有垂直沟道晶体管的半导体存储器件及其制造方法
CN102446919B (zh) * 2010-10-08 2016-02-03 三星电子株式会社 具有垂直沟道晶体管的半导体存储器件及其制造方法
WO2013091374A1 (en) * 2011-12-23 2013-06-27 Tsinghua University Memory array structure and method for forming the same
CN109155311A (zh) * 2016-08-31 2019-01-04 美光科技公司 存储器单元及存储器阵列
US11968821B2 (en) 2017-01-12 2024-04-23 Micron Technology, Inc. Methods used in fabricating integrated circuitry and methods of forming 2T-1C memory cell arrays
CN108735738A (zh) * 2017-04-14 2018-11-02 上海磁宇信息科技有限公司 一种特殊栅极的随机存储器架构
CN110520989B (zh) * 2017-05-08 2023-09-29 美光科技公司 存储器阵列
USRE49715E1 (en) 2017-05-08 2023-10-24 Micron Technology, Inc. Memory arrays
CN110520989A (zh) * 2017-05-08 2019-11-29 美光科技公司 存储器阵列
US11631678B2 (en) 2017-07-27 2023-04-18 Micron Technology, Inc. Memory arrays comprising memory cells
CN109461703A (zh) * 2017-09-06 2019-03-12 长鑫存储技术有限公司 一种半导体存储器的器件结构及其制造方法
CN109461703B (zh) * 2017-09-06 2023-10-31 长鑫存储技术有限公司 一种半导体存储器的器件结构及其制造方法
CN108461496B (zh) * 2018-05-09 2023-09-29 长鑫存储技术有限公司 集成电路存储器及其形成方法、半导体集成电路器件
CN108461496A (zh) * 2018-05-09 2018-08-28 睿力集成电路有限公司 集成电路存储器及其形成方法、半导体集成电路器件
CN108493188B (zh) * 2018-05-09 2023-10-13 长鑫存储技术有限公司 集成电路存储器及其形成方法、半导体集成电路器件
CN108493188A (zh) * 2018-05-09 2018-09-04 睿力集成电路有限公司 集成电路存储器及其形成方法、半导体集成电路器件
WO2020042255A1 (zh) * 2018-08-28 2020-03-05 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
US11380689B2 (en) 2018-08-28 2022-07-05 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor memory device, method of manufacturing the same, and electronic device including the semiconductor memory device
US11864386B2 (en) 2018-11-29 2024-01-02 Micron Technology, Inc. Memory arrays
CN113540088B (zh) * 2020-04-16 2024-02-13 长鑫存储技术有限公司 存储器结构及存储器结构的形成方法
US11895822B2 (en) 2020-04-16 2024-02-06 Changxin Memory Technologies, Inc. Memory structure and forming method thereof
CN113540088A (zh) * 2020-04-16 2021-10-22 长鑫存储技术有限公司 存储器结构及存储器结构的形成方法
CN113113417A (zh) * 2020-04-17 2021-07-13 长江存储科技有限责任公司 存储器件
CN113113417B (zh) * 2020-04-17 2024-04-26 长江存储科技有限责任公司 存储器件
US11895852B2 (en) 2020-04-27 2024-02-06 Changxin Memory Technologies, Inc. Method for forming semiconductor structure by using sacrificial layer configured to be replaced subsequently to form bit line, semiconductor structure, and memory
CN113644061A (zh) * 2020-04-27 2021-11-12 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
CN113644061B (zh) * 2020-04-27 2023-08-22 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
WO2022193610A1 (zh) * 2021-03-18 2022-09-22 长鑫存储技术有限公司 半导体结构及其形成方法
WO2023272537A1 (zh) * 2021-06-29 2023-01-05 华为技术有限公司 存储器及其形成方法、电子设备
CN113611665A (zh) * 2021-07-02 2021-11-05 芯盟科技有限公司 晶体管阵列及其制造方法、半导体器件及其制造方法
WO2023272880A1 (zh) * 2021-07-02 2023-01-05 芯盟科技有限公司 晶体管阵列及其制造方法、半导体器件及其制造方法
CN113611667A (zh) * 2021-07-02 2021-11-05 芯盟科技有限公司 晶体管阵列及其制造方法、半导体器件及其制造方法
CN113629054A (zh) * 2021-07-02 2021-11-09 芯盟科技有限公司 U型晶体管阵列及其形成方法、半导体器件及其形成方法
WO2023272881A1 (zh) * 2021-07-02 2023-01-05 芯盟科技有限公司 晶体管阵列及其制造方法、半导体器件及其制造方法
CN113629057B (zh) * 2021-08-09 2023-10-27 长鑫存储技术有限公司 半导体结构及其制造方法
CN113629057A (zh) * 2021-08-09 2021-11-09 长鑫存储技术有限公司 半导体结构及其制造方法
WO2023070638A1 (en) * 2021-10-31 2023-05-04 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same
WO2023097955A1 (zh) * 2021-11-30 2023-06-08 长鑫存储技术有限公司 半导体结构及其制作方法
WO2023097662A1 (zh) * 2021-12-03 2023-06-08 华为技术有限公司 存储器及电子设备
WO2023221468A1 (zh) * 2022-05-17 2023-11-23 北京超弦存储器研究院 半导体器件及其制造方法、电子设备
WO2023221177A1 (zh) * 2022-05-20 2023-11-23 长鑫存储技术有限公司 半导体结构及其制作方法
WO2023226149A1 (zh) * 2022-05-23 2023-11-30 长鑫存储技术有限公司 半导体结构、测试结构、制备方法及测试方法
WO2023240673A1 (zh) * 2022-06-13 2023-12-21 长鑫存储技术有限公司 一种半导体结构及其制作方法
WO2024031438A1 (zh) * 2022-08-10 2024-02-15 华为技术有限公司 一种三维存储阵列、存储器及电子设备
WO2024036877A1 (zh) * 2022-08-19 2024-02-22 长鑫存储技术有限公司 半导体结构及其形成方法
WO2024055409A1 (zh) * 2022-09-16 2024-03-21 北京超弦存储器研究院 存储器及其制造方法、电子设备
WO2024065906A1 (zh) * 2022-09-28 2024-04-04 长鑫存储技术有限公司 半导体结构及其制备方法
WO2024082421A1 (zh) * 2022-10-17 2024-04-25 北京超弦存储器研究院 存储器及其制造方法
CN116033750A (zh) * 2023-03-29 2023-04-28 长鑫存储技术有限公司 晶体管结构、半导体结构及其制备方法
CN116033750B (zh) * 2023-03-29 2023-06-16 长鑫存储技术有限公司 晶体管结构、半导体结构及其制备方法
CN117715419A (zh) * 2024-02-06 2024-03-15 北京超弦存储器研究院 存储单元、存储器、存储器的制备方法、芯片及电子设备
CN117715419B (zh) * 2024-02-06 2024-04-19 北京超弦存储器研究院 存储单元、存储器、存储器的制备方法、芯片及电子设备

Also Published As

Publication number Publication date
WO2013091374A1 (en) 2013-06-27
CN102522407B (zh) 2014-04-09

Similar Documents

Publication Publication Date Title
CN102522407B (zh) 具有垂直晶体管的存储器阵列结构及其形成方法
US8541826B2 (en) Memory array structure and method for forming the same
US8686497B2 (en) DRAM cell utilizing a doubly gated vertical channel
KR100613526B1 (ko) 종형 트랜지스터 셀 및 트랜지스터 제어 메모리 셀의 제작방법 및 그 구조
KR101140079B1 (ko) 수직형 트랜지스터를 포함하는 반도체 소자 및 그 형성방법
US7948027B1 (en) Embedded bit line structure, field effect transistor structure with the same and method of fabricating the same
CN105470260A (zh) 三维半导体器件及其制造方法
KR101742817B1 (ko) 반도체 소자 및 그 제조 방법
US7871887B2 (en) Semiconductor device with reduced resistance of bit lines and method for manufacturing the same
CN105355602A (zh) 三维半导体器件及其制造方法
US8497541B2 (en) Memory having buried digit lines and methods of making the same
US11222681B2 (en) 3D stacked high-density memory cell arrays and methods of manufacture
CN102184926A (zh) 沟道穿过埋入介电层的存储单元
US8546218B2 (en) Method for fabricating semiconductor device with buried word line
US6707095B1 (en) Structure and method for improved vertical MOSFET DRAM cell-to-cell isolation
CN103151354A (zh) 单晶体管单电阻器电阻式存储器元件及其制作方法
US20140302651A1 (en) Method for manufacturing semiconductor device with first and second gates over buried bit line
CN105514109A (zh) Nand存储串及其制造方法、3d nand存储器
CN114334969A (zh) 半导体结构及半导体结构的制作方法
CN114334967A (zh) 半导体结构及半导体结构的制作方法
US7993985B2 (en) Method for forming a semiconductor device with a single-sided buried strap
US8309998B2 (en) Memory structure having a floating body and method for fabricating the same
WO2023137800A1 (zh) 半导体结构及其制造方法
US20230018552A1 (en) Semiconductor structure and method for manufacturing same
US20240040777A1 (en) Semiconductor structure, and method for forming semiconductor structure

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant