CN103151354A - 单晶体管单电阻器电阻式存储器元件及其制作方法 - Google Patents

单晶体管单电阻器电阻式存储器元件及其制作方法 Download PDF

Info

Publication number
CN103151354A
CN103151354A CN2012101742584A CN201210174258A CN103151354A CN 103151354 A CN103151354 A CN 103151354A CN 2012101742584 A CN2012101742584 A CN 2012101742584A CN 201210174258 A CN201210174258 A CN 201210174258A CN 103151354 A CN103151354 A CN 103151354A
Authority
CN
China
Prior art keywords
bit line
word line
construction according
memory construction
insulated trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012101742584A
Other languages
English (en)
Other versions
CN103151354B (zh
Inventor
何欣戎
吴昌荣
陈伟嘉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN103151354A publication Critical patent/CN103151354A/zh
Application granted granted Critical
Publication of CN103151354B publication Critical patent/CN103151354B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/066—Patterning of the switching material by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种存储器结构，其包含有有源区域，被第一绝缘沟槽及第二绝缘沟槽包围，第一绝缘沟槽沿着一第一方向延伸，第二绝缘沟槽沿着一第二方向延伸；位线沟槽，凹入有源区域中，该位线沟槽沿着一第二方向延伸并横截该第一绝缘沟槽；字线沟槽，凹入该有源区域中且沿着一第一方向延伸并横截该第二绝缘沟槽，其中位线沟槽与字线沟槽共同将有源区域区分成四个柱状子区域；位线是埋入于该位线沟槽中；字线是埋入于该字线沟槽中；垂直晶体管，内建于各柱状子区域；以及存储器电阻器件，其电耦合该垂直晶体管。

Description

单晶体管单电阻器电阻式存储器元件及其制作方法
技术领域
本发明涉及半导体存储器技术领域，特别是涉及一种具有垂直晶体管及埋入式位线(buried bit line)的单晶体管单电阻器(以下简称为1T1R)电阻式存储器元件以及其制作方法。
背景技术
现今闪存及DRAM存储器的制造已能达到18纳米的技术结点，但是在18纳米以下势必将面临诸多挑战。因此，目前已有各种不同的存储器架构被提出并研究，其中较有可为的一种是所谓的电阻切换式(resistive switching)随机存取存储器或称为电阻式存储器(RRAM)，其利用电阻器件材料在两个稳定阻态之间的电子切换(可以是电流或电压诱发)来进行操作。
已知的电阻式存储器元件的各存储胞单元是设在一柱状二极管结构(diode)中，然而，等效电路中的各存储胞单元包括一隧道栅极表效应晶体管(tunnel gate surface effect transistor)，其形成在柱状二极管结构的栅极氧化层并不均匀。因此，所述柱状二极管结构在顺向导通方向不会如二极管般作用。
另一种电阻式存储器阵列是采用场效应晶体管(FET)存取方式，可以在较低的电压操作，并具有较低的漏电流。相较于二极管式电阻式存储器，这种采用场效应晶体管存储器的电阻式存储器阵列也具有较佳的电流控制。然而，其缺点在于采用场效应晶体管存取的电阻式存储器阵列的制作方法较为繁杂。
由上可知，目前业界仍需要一种改良的电阻式存储器元件，可具备进一步的微缩能力，以及制作这类电阻式存储器元件的方法，而具有较精简的工艺步骤。
发明内容
本发明的主要目的在提供一种改良的1T1R电阻式存储胞单元，应用于半导体存储器元件中，其具有4F2(F指最小元件尺寸)的单位面积，可减少所占芯片面积或提供更高的内存密度。
本发明的另一目的在提供一种制作具有垂直晶体管及埋入式位线的1T1R电阻式存储器元件的方法，其中的垂直晶体管是制作在一硅柱体中，而埋入式位线则是嵌入在该硅柱体一侧。
本发明的又另一目的在提供一种制作1T1R电阻式存储胞单元的方法，其结合自我对准的存储器工艺，并在步骤上较先前技艺精简。
根据本发明的优选实施例，本发明提供一种存储器结构，包含有一有源区域，位于一半导体基底中，被一第一绝缘沟槽及一第二绝缘沟槽包围，其中所述第一绝缘沟槽沿着一第一方向延伸，所述第二绝缘沟槽沿着一第二方向延伸；一位线沟槽，凹入所述有源区域及所述半导体基底中，其中所述位线沟槽沿着所述第二方向延伸并横截所述第一绝缘沟槽；一字线沟槽，凹入所述有源区域及所述半导体基底中，其中所述字线沟槽较所述位线沟槽浅，且所述字线沟槽沿着所述第一方向延伸并横截所述第二绝缘沟槽，其中所述位线沟槽与所述字线沟槽共同将所述有源区域区分成四个柱状子区域；一位线，埋入于所述位线沟槽中；一字线，埋入于所述字线沟槽中；一垂直晶体管，内建于各所述柱状子区域；以及一存储器电阻器件，电耦合所述垂直晶体管。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附图式作详细说明如下。然而如下的优选实施方式与图式仅供参考与说明用，并非用来对本发明加以限制。
附图说明
图1至图7为依据本发明优选实施例所绘示的制作1T1R电阻式存储胞单元的方法，其中，图1A～7A为部分存储器阵列的上视图，图1B～7B及图1C～7C分别为图1A～7A的切线I-I’及切线II-II’的横断面示意图；以及
图8为依据本发明优选实施例所绘示的单栅极1T1R电阻式存储器结构的立体示意图。
其中，附图标记说明如下：
1    电阻式存储器结构            54    字线
10   半导体基底                  58    字线上盖硅氧层
10a  主表面                      62    开孔
12   氧化硅垫层                  70    漏极掺杂区
14   氮化硅垫层                  80    存储器电阻器件
21   第一绝缘沟槽                90    垂直沟道
22   第二绝缘沟槽                100   有源区域
26   沟槽填充层                  101   柱状子区域
31   位线沟槽                    101a  第一侧壁
32   底部掺杂区                  101b  第二侧壁
36   位线                        101c  第三侧壁
38   位线上盖硅氧层              130   虚线(位线)
40   源极掺杂区                  150   虚线(字线)
51   字线沟槽                    201   垂直晶体管
52   栅极氧化层
具体实施方式
下文中将陈述本发明的具体实施方式，该些具体实施方式可参考相对应的图式，使该些图式构成实施方式的一部分，同时也借以说明并公开本发明可据以施行的方式。下文中将清楚地描述该些实施例的细节，使所述技术领域中具有通常技术的技术人员可据以实施本发明。在不违背于本发明宗旨的前提下，相关的具体实施例也可被加以施行，且对于其结构上、逻辑上以及电性上所做的改变仍属本发明所涵盖的范畴。
对于晶体管与集成电路的制造而言，如在一平面工艺的场合中，“主表面”一词是指那些内部或近处制有多个晶体管的半导体层的表面。如文中所使用的，“垂直”一词意指其与主表面大体上呈直角。一般而言，主表面会沿着所制作出的场效应晶体管上的单晶硅层的一<100>平面延伸。
本发明是关于一种改良的1T1R电阻式存储胞单元，可应用于半导体存储器元件，其具有4F2(F指最小元件尺寸)的单位面积，可减少所占芯片面积或提供更高的内存密度。本发明1T1R电阻式存储胞单元具有一垂直晶体管，内建于一垂直硅柱体中，以及一埋入式位线紧贴着垂直硅柱体。下文中也例示出一种导入自我对准存储器工艺的1T1R电阻式存储胞单元的制作方法。
请参阅图1至图7，其为依据本发明优选实施例所绘示的制作1T1R电阻式存储胞单元的方法，其中，图1A～7A为部分存储器阵列的上视图，图1B～7B及图1C～7C分别为图1A～7A的切线I-I’及切线II-II’的横断面示意图。
首先，如图1A～1C所示，提供一半导体基底10，例如硅基底。在半导体基底10的主表面10a上可以形成有一氧化硅垫层12及一氮化硅垫层14。接着，于半导体基底10中刻蚀出第一绝缘沟槽21以及一第二绝缘沟槽22，其中，第一绝缘沟槽21以及一第二绝缘沟槽22互相垂直正交，且第一绝缘沟槽21会沿着参考坐标x轴方向延伸，第二绝缘沟槽22则沿着参考坐标y轴方向延伸。根据本发明的优选实施例，第一绝缘沟槽21以及一第二绝缘沟槽22的宽度均等于1F。第一绝缘沟槽21以及一第二绝缘沟槽22共同界定出一阵列的有源区域100，且各有源区域100的边长为3F。
在形成有源区域100之后，接着将一沟槽填充层26(如硅氧层)填入第一绝缘沟槽21以及一第二绝缘沟槽22中，再以化学机械抛光工艺平坦化沟槽填充层26，使得抛光后的沟槽填充层26上表面约略与氮化硅垫层14的上表面齐平。
如图2A～2C所示，接着于半导体基底10刻蚀出多条位线沟槽31，使各位线沟槽31在两平行的第二绝缘沟槽22之间沿着参考坐标y轴方向延伸。根据本发明的优选实施例，各位线沟槽31的宽度等于1F(亦即half-pitch为2F)，且位线沟槽31横截有源区域100以及第一绝缘沟槽21。形成位线沟槽31的方法可以利用光刻工艺及刻蚀工艺，包括刻蚀氮化硅垫层14、氧化硅垫层12、沟槽填充层26及半导体基底10。
继之，于有源区域100的下部形成一源极掺杂区40。形成源极掺杂区40的方法可以利用离子注入搭配回火，或者利用气相扩散法等技术。接着，于各位线沟槽31的底部形成一底部掺杂区32。然后，在底部掺杂区32上形成一导电层或位线36，其材质可为氮化钛。形成位线36的方法可为先以氮化钛层将位线沟槽31填满并平坦化后，再将氮化钛层凹蚀至一定深度。在图2C中，位线36的位置以虚线130表示。
如图3A～3C所示，接下来，进行一化学气相沉积工艺，于半导体基底10上全面沉积一位线上盖硅氧层38，使该位线上盖硅氧层38填满位线沟槽31。继之，以化学机械抛光工艺平坦化位线上盖硅氧层38，借以去除位线沟槽31外的位线上盖硅氧层38。完成化学机械抛光工艺之后，位线上盖硅氧层38的上表面即约略与氮化硅垫层14的上表面齐平。在图3C中，位线36的位置以虚线130表示。
如图4A～4C所示，接着进行光刻工艺及刻蚀工艺，于半导体基底10中形成多条字线沟槽51，其中字线沟槽51较位线沟槽31浅。各字线沟槽51在两平行的第一绝缘沟槽21之间沿着参考坐标x轴方向延伸。根据本发明的优选实施例，各字线沟槽51的宽度等于1.5F(其半节距仍为2F)，且字线沟槽51横截有源区域100、位线沟槽31以及第二绝缘沟槽22。此时，位线沟槽31与字符线沟槽51共同将各有源区域100区分成四个柱状子区域101。
如图5A～5C所示，形成字线沟槽51之后会再进行一氧化工艺，于字线沟槽51内的表面上形成一栅极氧化层52。根据本发明的优选实施例，上述氧化工艺是在相对低温的环境下进行，例如，500～600℃之间。然后，在字线沟槽51内的相对侧壁上形成字线54，其材质可为氮化钛。在图5B中，字线54的位置会以虚线150来表示。
如图6A～6C所示，接着进行一化学气相沉积工艺，于半导体基底10上全面沉积一字线上盖硅氧层58，使字线上盖硅氧层58填满字线沟槽51。接着，以化学机械抛光工艺平坦化字线上盖硅氧层58，借以去除字线沟槽51外的字线上盖硅氧层58。完成化学机械抛光工艺之后，字线上盖硅氧层58的上表面即约略与氮化硅垫层14的上表面齐平。
如图7A～7C所示，在化学机械抛光工艺后，接着去除氮化硅垫层14及氧化硅垫层12，并于各柱状子区域101上形成开孔62，使开孔62裸露出部分的半导体基底10的主表面10a。接着，进行漏极离子注入工艺，将掺质经由开孔62注入裸露出的半导体基底10的主表面10a，如此于各柱状子区域101的上部形成漏极掺杂区70。另外，也可在漏极离子注入工艺之后再将氧化硅垫层12去除。接着，进行一自我对准存储器工艺，先全面地沉积一电阻式存储器材料层，并使其填满开孔62，其中，电阻式存储器材料层可以是二元过渡金属氧化物所构成，例如，HfOx、TiOx或AlOx等。再以化学机械抛光工艺去除开孔62外的电阻式存储材料层，如此即形成相互独立的存储器电阻器件80，其与漏极掺杂区70直接接触。在存储器电阻器件80上可以形成一上电板共同电极，以提供参考电压。
如图7C图所示，本发明的存储器结构特征在于内建于各柱状子区域101的垂直晶体管201，其中，包括源极掺杂区40、漏极掺杂区70、介于源极掺杂区40与漏极掺杂区70之间的垂直沟道90，以及单栅极，其中单栅极为字线54通过垂直沟道90的部分。
图8为依据本发明优选实施例所绘示的单栅极1T1R电阻式存储器结构的立体示意图，其中仍沿用相同符号表示相同元件。为简化说明，图8中仅显示参考坐标x轴方向上的两相邻的柱状子区域101。此外，图中也省略绝缘材料。本发明单栅极1T1R电阻式存储器结构1包含有源极掺杂区40，其位于各柱状子区域101的一下部；漏极掺杂区70，其位于各柱状子区域101的一上部；存储器电阻器件80，直接设于漏极掺杂区70上；垂直沟道90，介于源极掺杂区40与漏极掺杂区70之间；栅极氧化层52，形成在各柱状子区域101的一第一侧壁101a；字线54，位于第一侧壁101a上并沿着参考坐标x轴方向延伸；以及位线36，埋入在半导体基底10中并位于字线54下方。其中，垂直沟道90与字线54重叠。源极掺杂区40与位线36之间可另外形成一底部掺杂区32。位线36位于第二侧壁101b上并沿着参考坐标y轴方向延伸。相对于第一侧壁101a的一第三侧壁101c上，则不会形成有字线。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种存储器结构，其特征在于，包含：
一有源区域，位于一半导体基底中，被一第一绝缘沟槽及一第二绝缘沟槽包围，其中所述第一绝缘沟槽沿着一第一方向延伸，所述第二绝缘沟槽沿着一第二方向延伸；
一位线沟槽，凹入所述有源区域及所述半导体基底中，其中所述位线沟槽沿着所述第二方向延伸并横截所述第一绝缘沟槽；
一字线沟槽，凹入所述有源区域及所述半导体基底中，其中所述字线沟槽较所述位线沟槽还浅，且所述字线沟槽沿着所述第一方向延伸并横截所述第二绝缘沟槽，其中所述位线沟槽与所述字线沟槽共同将所述有源区域区分成四个柱状子区域；
一位线，埋入于所述位线沟槽中；
一字线，埋入于所述字线沟槽中；
一垂直晶体管，内建于各所述柱状子区域；以及
一存储器电阻器件，电耦合所述垂直晶体管。
2.根据权利要求1所述的存储器结构，其特征在于，另包含有一位线上盖硅氧层填入所述位线沟槽中并盖住所述位线，使所述位线上盖硅氧层隔离所述位线与所述字线。
3.根据权利要求1所述的存储器结构，其特征在于，另包含有一字线上盖硅氧层，其位于所述字线沟槽中并盖住所述字线。
4.根据权利要求3所述的存储器结构，其特征在于，所述字线上盖硅氧层是与所述存储器电阻器件齐平。
5.根据权利要求1所述的存储器结构，其特征在于，所述垂直晶体管包含有一源极掺杂区，其位于各所述柱状子区域的一下部；一漏极掺杂区，其位于各所述柱状子区域的一上部；以及一单栅极，其为所述字线的一部分。
6.根据权利要求5所述的存储器结构，其特征在于，所述垂直晶体管另包含有一垂直沟道，介于所述源极掺杂区与所述漏极掺杂区之间。
7.根据权利要求5所述的存储器结构，其特征在于，所述源极掺杂区与所述位线之间另有一底部掺杂区。
8.根据权利要求5所述的存储器结构，其特征在于，所述存储器电阻器件与所述漏极掺杂区直接接触。
9.根据权利要求1所述的存储器结构，其特征在于，所述位线包含有氮化钛。
10.根据权利要求1所述的存储器结构，其特征在于，所述字线包含有氮化钛。
11.根据权利要求1所述的存储器结构，其特征在于，所述存储器电阻器件包含有二元过渡金属氧化物。
CN201210174258.4A 2011-12-06 2012-05-30 单晶体管单电阻器电阻式存储器元件及其制作方法 Active CN103151354B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/311,576 US8395139B1 (en) 2011-12-06 2011-12-06 1T1R resistive memory device and fabrication method thereof
US13/311,576 2011-12-06

Publications (2)

Publication Number Publication Date
CN103151354A true CN103151354A (zh) 2013-06-12
CN103151354B CN103151354B (zh) 2015-09-09

Family

ID=47780440

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210174258.4A Active CN103151354B (zh) 2011-12-06 2012-05-30 单晶体管单电阻器电阻式存储器元件及其制作方法

Country Status (3)

Country Link
US (1) US8395139B1 (zh)
CN (1) CN103151354B (zh)
TW (1) TWI447856B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116940120A (zh) * 2023-09-18 2023-10-24 上海领耐半导体技术有限公司 组对结构的nor闪存及其制作方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8637912B1 (en) * 2012-07-09 2014-01-28 SK Hynix Inc. Vertical gate device with reduced word line resistivity
US9450022B1 (en) * 2012-09-05 2016-09-20 Hrl Laboratories, Llc Memristor devices and fabrication
EP2887396B1 (en) 2013-12-20 2017-03-08 Imec Three-dimensional resistive memory array
TWI723564B (zh) * 2018-10-01 2021-04-01 美商橫杆股份有限公司 電阻式隨機存取記憶體和製作技術
CN111192897A (zh) * 2018-11-14 2020-05-22 芯恩（青岛）集成电路有限公司 半导体器件结构及其制作方法
US11588104B2 (en) 2021-06-14 2023-02-21 International Business Machines Corporation Resistive memory with vertical transport transistor
CN115666214A (zh) * 2021-07-09 2023-01-31 长鑫存储技术有限公司 阻变存储器件及其制备方法
CN116033740A (zh) * 2021-10-25 2023-04-28 长鑫存储技术有限公司 半导体结构及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1819205A (zh) * 2004-11-30 2006-08-16 因芬尼昂技术股份公司 晶体管阵列及制造垂直沟道晶体管阵列的方法
US20080185571A1 (en) * 2007-02-01 2008-08-07 Thomas Happ Resistive memory including buried word lines

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7116593B2 (en) * 2002-02-01 2006-10-03 Hitachi, Ltd. Storage device
JP4529493B2 (ja) * 2004-03-12 2010-08-25 株式会社日立製作所 半導体装置
US7154798B2 (en) * 2004-04-27 2006-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM arrays and methods for writing and reading magnetic memory devices
US7420202B2 (en) * 2005-11-08 2008-09-02 Freescale Semiconductor, Inc. Electronic device including a transistor structure having an active region adjacent to a stressor layer and a process for forming the electronic device
US7679952B2 (en) * 2005-12-07 2010-03-16 Nxp B.V. Electronic circuit with a memory matrix
US7359226B2 (en) * 2006-08-28 2008-04-15 Qimonda Ag Transistor, memory cell array and method for forming and operating a memory device
US7898006B2 (en) * 2007-11-15 2011-03-01 Qimonda Ag Integrated circuit having memory cells and method of manufacture
KR100948093B1 (ko) * 2007-12-21 2010-03-16 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US20090236658A1 (en) * 2008-03-18 2009-09-24 Qimonda Ag Array of vertical trigate transistors and method of production
US8034655B2 (en) * 2008-04-08 2011-10-11 Micron Technology, Inc. Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US8138538B2 (en) * 2008-10-10 2012-03-20 Qimonda Ag Interconnect structure for semiconductor devices
US8283715B2 (en) * 2010-08-12 2012-10-09 Rexchip Electronics Corporation Method and apparatus for buried word line formation
KR101820022B1 (ko) * 2010-11-11 2018-01-19 삼성전자주식회사 수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조방법
KR101781624B1 (ko) * 2010-12-08 2017-09-25 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법
US8723281B2 (en) * 2011-03-23 2014-05-13 Avalanche Technology Inc. Access transistor with a buried gate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1819205A (zh) * 2004-11-30 2006-08-16 因芬尼昂技术股份公司 晶体管阵列及制造垂直沟道晶体管阵列的方法
US20080185571A1 (en) * 2007-02-01 2008-08-07 Thomas Happ Resistive memory including buried word lines

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116940120A (zh) * 2023-09-18 2023-10-24 上海领耐半导体技术有限公司 组对结构的nor闪存及其制作方法
CN116940120B (zh) * 2023-09-18 2024-01-05 上海领耐半导体技术有限公司 组对结构的nor闪存及其制作方法

Also Published As

Publication number Publication date
TWI447856B (zh) 2014-08-01
US8395139B1 (en) 2013-03-12
CN103151354B (zh) 2015-09-09
TW201324688A (zh) 2013-06-16

Similar Documents

Publication Publication Date Title
CN103151354B (zh) 单晶体管单电阻器电阻式存储器元件及其制作方法
KR101820022B1 (ko) 수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조방법
KR101991943B1 (ko) 반도체 소자 및 그 제조 방법
US9202921B2 (en) Semiconductor device and method of making the same
KR101140079B1 (ko) 수직형 트랜지스터를 포함하는 반도체 소자 및 그 형성방법
KR101645257B1 (ko) 수직 채널 트랜지스터를 구비한 반도체 소자
JP2019096880A (ja) 垂直型メモリ装置
CN100407405C (zh) 半导体元件的制造方法
JP2010219326A (ja) 半導体記憶装置及びその製造方法
CN105390542A (zh) 具有旁路栅极的半导体器件及其制备方法
US8294209B2 (en) Semiconductor memory device and method of manufacturing the same
KR101882360B1 (ko) 매립 게이트 구조물을 포함하는 반도체 장치 및 그 제조 방법
US7335936B2 (en) DRAM memory having vertically arranged selection transistors
JP5430981B2 (ja) 半導体記憶装置及びその製造方法
KR101145313B1 (ko) 반도체장치 및 그 제조 방법
CN114334967A (zh) 半导体结构及半导体结构的制作方法
US20130307028A1 (en) Nonvolatile memory device and method for fabricating the same
KR20130107542A (ko) 커패시터리스 메모리 소자
US9917161B2 (en) Semiconductor device and method of fabricating the same
KR20150022518A (ko) 수직채널트랜지스터를 포함하는 반도체장치 및 그 제조 방법
US8338873B2 (en) Semiconductor memory device including active pillars and gate pattern
US7993985B2 (en) Method for forming a semiconductor device with a single-sided buried strap
KR20100082505A (ko) 반도체 메모리 소자 및 그 제조 방법
WO2024040645A1 (zh) 半导体结构及其制造方法、存储器
KR101074232B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant