TWI723564B - 電阻式隨機存取記憶體和製作技術 - Google Patents

電阻式隨機存取記憶體和製作技術 Download PDF

Info

Publication number
TWI723564B
TWI723564B TW108135794A TW108135794A TWI723564B TW I723564 B TWI723564 B TW I723564B TW 108135794 A TW108135794 A TW 108135794A TW 108135794 A TW108135794 A TW 108135794A TW I723564 B TWI723564 B TW I723564B
Authority
TW
Taiwan
Prior art keywords
planar
metal
layer
self
electrode
Prior art date
Application number
TW108135794A
Other languages
English (en)
Other versions
TW202023022A (zh
Inventor
周承賢
桑達 納拉恩
顧 震
Original Assignee
美商橫杆股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商橫杆股份有限公司 filed Critical 美商橫杆股份有限公司
Publication of TW202023022A publication Critical patent/TW202023022A/zh
Application granted granted Critical
Publication of TWI723564B publication Critical patent/TWI723564B/zh

Links

Images

Landscapes

  • Semiconductor Memories (AREA)

Abstract

一種自對準記憶體裝置,包含設置在絕緣層內並具有共平面型頂部表面的導電性底部插塞、設置在該共平面型頂部表面上並具有在50埃至200埃的範圍內的厚度的自對準平面型底部電極、設置在該自對準平面型底部電極上的平面型切換材料層、設置在該平面型切換材料層上的平面型活性金屬材料層、以及設置在該平面型活性金屬材料層之上的平面型頂部電極,其中,該自對準平面型底部電極、該平面型切換材料層、該平面型活性金屬材料層和該平面型頂部電極形成柱狀結構在該絕緣層之上。

Description

電阻式隨機存取記憶體和製作技術 藉由參照以併入
於2017年9月29日所提出的第62/566,154號美國臨時申請案的揭露的全部藉由參照以併入至本文中用於所有目的。
本發明大致上是關於非揮發式記憶體,並且如一個例示範例,是關於非揮發式記憶體胞元(cell)和製作方法。
非揮發式記憶體是半導體技術領域中的重要元件,但其仍然存在一些問題。
接下來呈現本說明書的簡化總結,以為了提供本說明書的一些態樣的基本了解。此總結不是本說明書的廣泛概觀,它既不意圖識別本說明書的關鍵或重要元件,也不意圖劃出本說明書的任何特別實施例的範疇或申請專利範圍的任何範疇。它的目的是以簡化形式呈現本說明書的一些概念,以作為此揭露中所呈現的更詳細描述的前序。
本發明的各種實施例描述用來形成非揮發式記憶體裝置(例如,電阻式隨機存取記憶體(ReRAM)裝置)和用來形成揮發式記憶體裝置(例如,選擇器裝置)的先進技術。在一些實施例中,利用允許在半導體製作程序內以自對準方式形成記憶體裝置的技術,形成非揮發式記憶體裝置。更特定地,導電性底部電極提供在底部導電性插塞(plug)的頂部上,並且之後電阻式切換裝置層形成在該導電性底部電極的頂部上。該導電性底部電極典型地具有低電阻性,並可從導電性金屬或金屬化合物形成。在各種實施例中,將電阻式切換裝置層和該導電性底部電極蝕刻成柱結構。為了減少導電性殘留物因為該蝕刻而可能附著至該柱結構的側壁的總量,進行多個實驗,其中,小心地控制該導電性底部電極的厚度。在厚度大於大約300埃(A)的情況下,經發現導電性殘留物通常導致非功能性電阻式切換裝置(柱),並且在厚度在50至200埃、50埃至100埃或類似者的範圍內的情況下,該導電性殘留物可減少,並且功能性電阻式切換裝置的數目大幅地增加。在一些實施例中,在厚度遠薄於50埃的情況下,該導電性底部電極的導電性通常減少,並且用以形成電阻式切換裝置的自對準程序好處典型地減少。
依據本發明的一個態樣,描述自對準記憶體裝置。一個裝置可包含:設置在絕緣層內的導電性底部插塞結構,其中,該導電性底部插塞和該絕緣層的頂部表面是實質地共平面;以及設置在該導電性底部插塞結構上和該絕緣層的該頂部表面的至少一部分上的自對準平面型底部電極,其中,該自對準底部電極的厚度在50埃至200埃的範圍內。裝置可包含設置在該自對準平面型底部電極上的平面型切換材料層、設置在該平面型切換材料層上的平面型活性(active)金屬材料層、以及設置在該平面型活性金屬材料層之上的平面型頂部電極。在一個實施例中,該自對準平面型底部電極、該平面型切換材料層、該平面 型活性金屬材料層和該平面型頂部電極形成柱狀(pillar-like)結構在該絕緣層之上。
依據本發明的另一個態樣,揭露用於形成記憶體裝置的自對準方法。技術可包含:形成具有底部互連的絕緣層,其中,該底部互連的頂部表面和該絕緣層的頂部表面是實質地平面的;以及設置底部電極材料層在該絕緣層的至少一部分上,以自對準接觸該底部互連的該頂部表面。程序可包含:設置複數個材料層在該底部電極材料層的該頂部表面上,其中,該複數個材料層包括電阻式切換材料層、活性金屬層和頂部電極層;以及蝕刻該複數個材料層和該底部電極材料層以形成柱結構,其中,該柱結構包括電阻式切換裝置。
接下來的描述和圖式提出本說明書的特定例示態樣。然而,這些態樣只是指示一些不同方式,在這些方式中,可採用本說明書的原則。當與圖式一起考慮時,本說明書的其它好處和新穎性特徵從本說明書的接下來詳細描述將變得明顯。
100‧‧‧非揮發式記憶體胞元
110‧‧‧阻擋層
120‧‧‧底部電極(BE)
130‧‧‧非揮發式記憶體、電阻式切換記憶體
140‧‧‧蓋件
150‧‧‧金屬x+1層
160‧‧‧導電性通孔
170‧‧‧金屬x+1
200‧‧‧記憶體裝置
210‧‧‧底部電極(BE)
220‧‧‧金屬x
230‧‧‧襯裡材料
240‧‧‧絕緣體材料
250‧‧‧頂部電極
300‧‧‧記憶體裝置
310‧‧‧底部電極(BE)
320‧‧‧阻擋層
330‧‧‧電阻式切換層(RSL)
340‧‧‧頂部電極(TE)材料
350‧‧‧襯裡材料
360‧‧‧絕緣體材料
400‧‧‧記憶體裝置
410‧‧‧底部電極(BE)材料
420‧‧‧阻擋層
430‧‧‧活性金屬
440‧‧‧頂部電極(TE)
450‧‧‧襯裡材料
460‧‧‧絕緣體材料
510‧‧‧底部電極(BE)材料
520‧‧‧活性金屬材料層、活性金屬
530‧‧‧頂部電極(TE)材料
540‧‧‧阻擋層
550‧‧‧襯裡材料
560‧‧‧絕緣體材料
570‧‧‧底部插塞
此揭露的各種態樣或特徵是參照圖式加以描述,其中,相同的參照編號是通篇用來指相同元件。在此說明書中,提出許多特定細節,以為了提供此揭露的透徹了解。然而,應了解到,本發明標的之特定態樣就算沒有這些特定細節、或以其它方法、組件、材料等,也可實踐。在其它案例中,已知的結構和裝置是以方塊圖形式顯示,以促進描述本發明標的。
第1A圖-第1C圖繪示本發明的一些實施例的剖面圖;
第2圖繪示依據本發明的各種實施例的製作方法;
第3圖繪示依據本發明的各種實施例的製作方法;
第4圖繪示依據本發明的各種實施例的製作方法;以及
第5圖繪示依據本發明的各種實施例的製作方法。
此揭露是關於具有記憶體元件的裝置。更特定地,本揭露是關於記憶體元件和製作方法。在一些實施例中,記憶體元件可為基於導電性金屬性絲件(filament)的電阻式切換裝置。
此揭露是關於包括非揮發式記憶體的記憶體裝置。在一些實施例中,該非揮發式記憶體裝置可包含電阻式二端子記憶體裝置,其可響應施加至該電阻式二端子記憶體裝置的個別電壓或個別範圍的電壓,而處在不同的電阻式狀態,例如,低電阻狀態、高電阻狀態、中間狀態。在一些實施例中,該非揮發式記憶體裝置可為由本發明的受讓人所發展的電阻式隨機存取裝置。在一些實施例中,該記憶體裝置可包含電阻式二端子選擇器裝置,其可響應施加至該電阻式二端子選擇器裝置的個別電壓或個別範圍的電壓,而在低電阻狀態或高電阻狀態。該選擇器裝置可為具有多個臨界值(或窄臨界值範圍)(例如,正臨界值和負臨界值)的揮發式切換裝置。在各種實施例中,該選擇器裝置是電阻式切換裝置、或由本發明的受讓人所發展的場感應超線性臨界值(FASTTM)切換裝置(或選擇器裝置)。
第1A圖-第1C圖例示記憶體裝置的不同實施例。揭露的是連續性後端金屬化層:金屬x和金屬x+1,其由鋁、銅及/或一個或更多個阻障材料形成,在金屬1下方。在一些實施例中,阻擋層110可為任何適合的非導電性材料 層,例如,氮化矽、二氧化矽、阻障材料或類似者。額外地,BE 120代表電性導電性底部電極材料,例如,TiN、W或類似者,如下方將討論的。之後提供非揮發式記憶體130(例如,電阻式切換裝置(1R)),下方進一步描述。在一些實施例中,選擇器裝置(1S)(揮發式切換裝置)可與該電阻式切換裝置(非揮發式切換裝置)一起堆疊,以形成1R1S組構。關於其成分的進一步細節在下方給出。額外地,在各種實施例中,蓋件(cap)140代表電性導電性頂部電極材料,例如,TiN、TiN/W或類似者,具有壓縮應力,耦接至金屬x+1層。導電性通孔可使用在一些實施例中。
如在第1A圖-第1C圖中看見的,揭露用於代表性記憶體裝置的各種組構和製作方法。在一些實施例中,在沉積金屬x+1前,額外的襯裡(liner)材料可設置在該蓋件上。該襯裡可為AlOx(化學計量或非化學計量)材料,類似於RSL材料的成分。在其它實施例中,襯裡可為含矽層(例如,由PVD或CVD所形成的SiOx、LTO、SiON、SiNx、摻雜氮的矽碳化物)或類似者.
在第1A圖中的範例中,例示金屬x+1層150(在一些實施例中,與襯裡層結合)接觸蓋件140的頂部和側部。對於這種實施例而言,金屬x+1層可由鑲嵌程序形成。在第1B圖中的範例中,導電性通孔160可形成在蓋件140與金屬x+1 150之間。這種實施例在該金屬層之間的距離是大的、需要重佈層或類似者的情況下是有用的。在第1C圖中的範例中,金屬x+1 170可由金屬沉積、光刻程序、以及回蝕刻(back etch)程序形成。在這些實施例中,電阻式切換記憶體130除了揮發式裝置(1RS)外,可另包含非揮發式裝置(1R)或非揮發式裝置。
大致上參照本揭露的實施例,二端子記憶體胞元可包含電阻式技術,例如,電阻式切換式二端子記憶體胞元。電阻式切換式二端子記憶體胞元(也 稱為電阻式切換式記憶體胞元或電阻式切換式記憶體),如本文中所利用的,包括具有一對導電性接點(contact)的電路組件,在該導電性接點之間具有活性區域。在電阻式切換式記憶體的背景下,二端子記憶體裝置的活性區域展現複數個穩定或半穩定的電阻式狀態,各個電阻式狀態均具有相異的電性電阻。此外,該複數個狀態的個別一者可形成或活化,以響應施加在該導電性接點處的適合電性訊號。可選擇這些電性訊號以具有適合特性,例如,電壓或電流數值、電壓或電流極性、場強度、場極性或類似者、或其適合組合。雖然不是窮盡,但電阻式切換二端子記憶體裝置的範例可包含電阻式隨機存取記憶體(RRAM)、相位改變RAM(PCRAM)和磁性RAM(MRAM)。
在本發明標的中所描述的電阻式切換記憶體可包含基於絲件的裝置,在各種實施例中,包含,例如,非揮發式記憶體裝置1R、揮發式選擇器裝置1S、前述的1R1S的組合、或類似裝置。基於絲件的裝置的成分可隨著裝置的不同而變化,其中,選擇不同成分以達成希望特性(例如,揮發性/非揮發性、開啟/關閉電流比例、切換時間、讀取時間、記憶體耐用性、程式化/抹除循環等)。基於絲件的裝置的一個範例可包括:導電性層(底部電極),例如,金屬、含有摻雜p-類型(或n-類型)矽(Si)層(例如,含有p-類型或n-類型Si層、p-類型或n-類型多晶矽、p-類型或n-類型多結晶SiGe等)、電阻式切換層(resistive switching layer;RSL)、以及可被離子化的活性金屬層。在適合條件下,該活性金屬層可提供形成金屬絲件的離子至該RSL。在這種實施例中,導電性絲件(例如,由金屬離子所形成的)可促進電性導電性通過該RSL的至少一子集,並且可藉由該絲件與該導電性層之間的穿隧電阻決定基於絲件的裝置的電阻,作為一個範例。
基於絲件的裝置的成分可隨著裝置的不同而變化,其中,選擇不同成分以達成希望特性(例如,揮發性/非揮發性、開啟(on)/關閉(off)電流比例、切換時間、讀取時間、記憶體耐用性、程式化/抹除循環等)。基於絲件的裝置的一個範例可包括:(相位氣相沉積、化學氣相沉積、或原子層沉積)導電性層,例如,金屬、金屬-合金、金屬-氮化物、金屬-低氮化物(subnitride)、金屬氧化物、金屬-低氧化物(例如,包括TiN、TaN、TiW、W、WNx、WOy)(或其它適合的金屬化合物)、視需要的介面層(例如,含有摻雜p-類型(或n-類型)矽(Si)層(例如,含有p-類型或n-類型Si層、p-類型或n-類型多晶矽、p-類型或n-類型多結晶SiGe等))、電阻式切換層(RSL)、以及可離子化的活性含金屬層。在適合條件下,該活性含金屬層可提供形成絲件的離子至該RSL。在這種實施例中,導電性絲件(例如,由該離子所形成的)可促進電性導電性通過該RSL的至少一子集,並且藉由該絲件與該導電性層之間的穿隧電阻可決定基於絲件的裝置的電阻,作為一個範例。
RSL(其在本領域中也可稱為電阻式切換媒介(resistive switching media;RSM))可包括,例如,未摻雜非晶含Si層、具有本徵特性的半導體層、氮化矽(例如,SiN、Si3N4、SiNx等)、Si低氧化物(sub-oxide)(例如,SiOx,其中,x的數值在0.1與2之間)、Si低氮化物、金屬氧化物、金屬氮化物、非化學計量矽化合物等。適合用於該RSL的材料的其它範例可包含SixGeyOz(其中,x、y和z為代表性適合的正數目)、矽氧化物(例如,SiON,其中,N是適合的正數目)、矽氧氮化物、未摻雜非晶Si(a-Si)、非晶SiGe(a-SiGe)、TaOB(其中,B是適合的正數目)、HfOC(其中,C是適合的正數目)、TiOD(其中,D是適合的數目)、Al2OE(其中,E是適合的正數目)等、氮化物(例如,AlN、SiN)、或其適合組合。 在一些實施例中,該RSL沒有故意包含離子型摻質,但金屬性和非金屬性粒子(例如,Ti、V、Ta、W、Hf、Ru、Pt、Pd、Cu、Si、N)在本文中可提供。
在一些實施例中,被採用作為非揮發式記憶體裝置的一部分的RSL(非揮發式RSL)可包含相當大數目(例如,相較於揮發式選擇器裝置)的材料空洞或缺陷,以陷捕中性金屬粒子(至少在低電壓處)在該RSL內。該大數目的空洞或缺陷可促進形成該中性金屬粒子的厚的、穩定的結構。在這種結構中,這些陷捕粒子可在缺乏外在刺激(例如,電能)下,將該非揮發式記憶體裝置維持在低電阻狀態,藉此達成非揮發式運作。在其它實施例中,揮發式選擇器裝置所採用的RSL(揮發式RSL)可具有非常少的材料空洞或缺陷。由於該少量的粒子陷捕空洞/缺陷,所以形成在這種RSL中的導電性絲件在缺乏適合高的外在刺激(例如,電場、電壓、電流、焦耳加熱、或其適合組合)下是薄的、且不穩定。此外,粒子可被選擇成具有高表面能量、以及在該RSL內的良好擴散性。這導致導電性絲件可快速地形成,以響應適合的刺激,但也快速地變形,以響應掉落至低於變形量度的外在刺激。注意用於該選擇器裝置的揮發式RSL和導電性絲件可具有與用於該非揮發式記憶體裝置的導電性絲件和非揮發式RSL不同的電性特徵。舉例來說,該選擇器裝置RSL可具有較高的材料電性電阻,並且可具有較高的開啟/關閉電流比例,還有其它事項。
用於基於絲件的記憶體胞元的活性含金屬層可包含(但不限於):銀(Ag)、金(Au)、鈦(Ti)、氮化鈦(TiN)或其他適合的鈦化合物、鎳(Ni)、銅(Cu)、鋁(Al)、鉻(Cr)、鉭(Ta)、鐵(Fe)、鎂(Mn)、鎢(W)、釩(V)、鈷(Co)、鉑(Pt)、鉿(Ht)和鈀(Pd)。其它適合的導電性材料,以及化合物、氮化物、氧化物、合金、或前述或類似材料的組合,可在本發明標的之一些態樣中採用於活性含金屬層。此 外,非化學計量化合物,例如,非化學計量金屬氧化物或金屬氮化物(例如,AlOx、AlNx、CuOx、CuNx、AgOx、AgNx等,其中,x是適合的正數目),例如,低氧化物或低氮化物0<x<2,0<x<1.5,0<x<1,其可具有不同數值用於該非化學計量化合物的不同一者,或在至少一個實施例中,其它適合的金屬化合物可被採用於該活性含金屬層。在各種實施例中,該活性含金屬層的導電性具有在大約10Ohms/square(歐姆/平方)至10,000Ohms/square之間的電阻。富金屬低氧化物或低氮化物可使用在一些實施例中。在一些實施例中,可使用小於350C的快速熱退火,以用於後段程序。
在一個或更多個實施例中,揭露的絲件式電阻式切換裝置可包含活性金屬層,其包括選自由:TiNx、TaNx、AlNx、CuNx、WNx和AgNx所組成的群組的非化學計量金屬氮化物,其中,x是正數目。在另外實施例中,該活性金屬層可包括選自由:TiOx、TaOx、AlOx、CuOx、WOx和AgOx所組成的群組的非化學計量金屬氧化物。在又一另外實施例中,該活性金屬層可包括選自由:TiOaNb、AlOaNb、CuOaNb、WOaNb和AgOaNb所組成的群組的非化學計量金屬氧氮化物,其中,a和b均為正數目。本揭露的絲件式電阻式切換裝置可復包括切換層,其包括選自由:SiOy、AlNy、TiOy、TaOy、AlOy、CuOy、TiNx、TiNy、TaNx、TaNy、SiOx、SiNy、AlNx、CuNx、CuNy、AgNx、AgNy、TiOx、TaOx、AlOx、CuOx、AgOx和AgOy所組成的群組的切換材料,其中,x和y均為正數目,並且y大於x。在本發明的實施例的範疇內可預見和想像上方的各種組合。應力(例如,壓縮、伸展)也可相對於RSL材料的應力而調整,以改進效能。在一個實施例中,活性金屬層可為壓縮的。
在一個範例中,揭露的絲件式電阻式切換裝置包括粒子施予(particle donor)層(例如,活性含金屬層),其包括金屬化合物和電阻式切換層。在此範例的一個不同實施例中,該粒子施予層包括較富金屬非化學計量金屬氮化物:MNx,例如,AgNx、TiNx、AlNx等,而該電阻式切換層包括較少金屬非化學計量金屬氮化物或金屬氧化物:MNy,例如,AgOy、TiOy、AlOy等,其中,y和x均為正數目,並且在一些情況中,y大於x。在此範例的不同實施例中,該粒子施予層包括較富金屬非化學計量金屬氧化物:MOx,例如,AgOx、TiOx、AlOx等,而該電阻式切換層包括較少金屬非化學計量金屬氧化物:MOy,例如,AgOy、TiOy、AlOy或類似者,其中,y和x均為正數目,而在一些情況中,y大於x。在又另一個不同實施例中,該粒子施予層的該金屬化合物是較富金屬非化學計量金屬氮化物MNx(例如,AgNx、TiNx、AlNx等),而該電阻式切換層是選自由較少金屬非化學計量金屬氧化物MOy(例如,AgOx、TiOx、AlOx等)和SiOy所組成的群組,其中,x和y均為典型地非化學計量數值,或在又一另外實施例中反之亦然。
如本文中所利用的,代表化合物中一個元素相對於另一個(或其它)元素的數值或比例的變數x、y等可具有適合於個別化合物的不同數值,並且不意圖指該化合物之間的相同或類似的數值或比例。在一些實施例中,RSL的應力(例如,伸展、壓縮)可調整。可在下列的美國專利申請案(其已授權給本申請案的受讓人):於2007年10月19日提出的第11/875,541號申請案和於2009年10月8日提出的第12/575,921號申請案、以及接下來的已讓與給本申請案的受讓人的美國專利申請案:於2014年12月31日提出的第14/588,185號申請案中, 發現類似於前述範例的屬於本發明標的之實施例的一些細節,前述專利申請案的各者的全部均藉由參照而併入至本文中用於所有目的。
在各種揭露的實施例中,揭露基於絲件的切換裝置,並且描述它們的運作。在一些實施例中,基於絲件的切換裝置「1S」可為揮發式切換裝置,其在缺乏適合的外部刺激(或多個刺激)下展現第一可測量相異狀態,並且響應該適合的外部刺激(或多個刺激)展現第二可測量相異狀態。揮發式基於絲件的切換裝置在本文中通常指選擇器裝置或選擇性裝置、絲件式選擇器裝置、基於絲件的選擇器裝置、揮發式切換裝置、揮發式二端子切換裝置、揮發式電阻-切換裝置等;雖然這種裝置,但它們的組件和應用應該不受限於此術語。在各種實施例中,絲件式選擇器裝置提供在電路中,以促進形成具有非常快效能的非揮發式記憶體胞元。在一些實施例中,非揮發式記憶體胞元可具有小於20奈秒(ns)、小於10奈秒、或在1ns和5ns之間的讀取效能,在各種實施例中。在各種實施例中,使用由目前受讓人所發展的FASTTM選擇器裝置。
在缺乏適合的外部刺激(或多個刺激)下,依據各種揭露的實施例的絲件式選擇器裝置可展現第一狀態(例如,第一電性電阻、或其它適合可測量的特性)。刺激(或多個刺激)可具有臨界值數值或這種臨界值範圍的數值,其於刺激施加時引發絲件式選擇器裝置從該第一狀態改變至第二狀態。響應該刺激落於低於該臨界值數值(或在該臨界值範圍的數值外),該絲件式選擇器裝置回到該第一狀態。在一些揭露的實施例中,基於絲件的選擇器裝置可以雙極方式運作,響應不同極性(或方向、能量流動、能量來源朝向等)外部刺激而以不同方式作用。作為例示範例,響應超過第一臨界值電壓(或電壓組)的第一極性刺激,該絲件式選擇器裝置可從該第一狀態改變至該第二狀態。此外,響應超過第二臨界值電壓 的第二極性刺激,該絲件式選擇器裝置可從該第一狀態改變至第三狀態。在一些實施例中,該第三狀態可實質地相同於該第一狀態,具有相同或類似的可測量相異特性(例如,電性導電性等)、或切換以響應相同或類似度量的臨界值刺激或其範圍(雖然具有相反極性或方向)或類似者。在其它實施例中,該第三狀態可相異於該第二狀態,不論在可測量的特性上(例如,相較於響應正向極性的正向電性導電性數值,響應反向極性的不同反向電性導電性數值)或在與轉移出(transition out)該第一狀態關聯的臨界值刺激(例如,相較於轉移至第三狀態所需的負電壓的度量,轉移至第二狀態所需的正電壓的不同度量)方面。
在其它實施例中,選擇器裝置可為單極裝置,具有單一臨界值電壓。當施加電壓(至少在接地與臨界值電壓之間施加)時,選擇器裝置具有高特性電阻。此外,當施加電壓具有大於臨界值電壓的度量時(例如,比正臨界值電壓更正、或比負臨界值電壓更負),選擇器裝置具有低特性電阻。在一些實施例中,兩個單極裝置可平行放置,具有相反極性。預期單極裝置的這種組構將提供類似於上方所描述的雙極選擇器裝置的特性響應。
如上方所陳述的,揭露的基於絲件的選擇器裝置可形成導電性路徑或絲件通過相當高的電阻式部分,以響應適合的外部刺激(或刺激的範圍)。外部刺激(或多個刺激)可引起選擇器裝置的端子(例如,活性金屬層端子、導電性層端子等)內的金屬性粒子在絲件式選擇器裝置的RSL層內遷移(或離子化)。此外,RSL可被選擇成具有相當少的實體缺陷位置用於揮發式絲件式切換裝置,以促進該RSL內的金屬性粒子的相當良好移動性、形成非常窄(例如,只有幾個粒子寬、或更少)的導電性絲件或類似者、或前述的組合。因此,關於正(forward)方向和正極性刺激,低於相關的正臨界值刺激(或窄範圍的正臨界值數值),金屬性粒 子可在RSL內驅散、抵抗或避免形成通過該RSL的足夠導電性路徑,以降低與該第一狀態關聯的高電阻。高於該臨界值,外部刺激以足夠形成的方式維持(或形成)金屬性粒子,以提供導電性路徑,導致第二狀態的相當低電阻。類似的機制可在雙極性背景下控制第三狀態的運作(以反方向和反極性刺激)。在各種實施例中,揮發式電阻式切換可實作成FASTTM選擇器裝置,由本申請案的目前受讓人所發展並且揭露在於2014年12月31日提出的第14/588,185號美國非臨時申請案中,其全部藉由參照而併入本文中用於所有目的。
用於揮發式電阻式開關「1S」的頂部電極或底部電極的適合材料的範例可包含貴金屬(例如,Ag、Pd、Pt、Au等)或含有部分貴金屬的金屬合金(例如,Ag-Al、Ag-Pd-Cu、Ag-W、Ag-Ti、Ag-TiN、Ag-TaN等,如上方或在本文中的其它地方所描述的)。可利用貴金屬或其合金來促進頂部電極或底部電極與揮發式電阻式開關的選擇器層之間的遷移互動,例如位在該頂部電極與該底部電極之間。這遷移粒子互動(例如,頂部電極粒子或底部電極粒子與揮發式電阻式開關的選擇器層的粒子的遷移或避免化學鍵結)可促進揮發式電阻式開關的改進壽命和耐用性,作為一個範例。用於頂部電極或底部電極的適合材料的另一個範例可包含具有快速擴散粒子的材料。較快擴散可包含舉例來說在固體內的缺陷位置(例如,分子材料中的空洞或間隙)之間移動的能力,例如,由適合的表面能量所定義,從而促進在缺乏適合聚集力量下的相對快速擴散粒子的分散,舉例來說(例如,大於臨界值度量的外部電壓)。具有相對快速擴散粒子的材料可在較低的偏置數值下促進揮發式電阻式開關「1S」的快速狀態切換(例如,從非導電性狀態至導電性狀態)。適合快速擴散材料的範例可包含Ag、Cu、Au、Co、Ni、Al、Fe或類似者、其適合的合金、或前述者的適合組合。
在至少一個實施例中,揮發式電阻式開關的頂部電極與揮發式電阻式開關的底部電極可包括相同材料或實質相同的材料。在其它實施例中,頂部電極和底部電極可為不同材料。在仍然其它實施例中,頂部電極和底部電極可為至少部分相同材料、以及部分不同材料。舉例來說,頂部電極可包括適合的導電性材料,而底部電極可至少部分地包括該適合的導電性材料的合金、或適合的導電性材料與其它適合導體的組合,作為例示範例。
除了前述者以外,揮發式電阻式開關包含選擇器裝置,其設置在揮發式電阻式開關的頂部電極與底部電極之間。然而,對照於頂部電極或底部電極,選擇器裝置可為電性絕緣體或離子性導體。此外,選擇器裝置可包含至少部分地微弱地滲透頂部電極或底部電極的粒子的材料(例如,氧化物、低氧化物等)。在一些實施例中,選擇器層可為非化學計量材料。在這種實施例中,用於選擇器層的適合材料可包含,例如,SiOX、TiOX、AlOX、WOX、TiXNYOZ、HfOx、TaOx、NbOx或類似者、或其適合組合的非化學計量材料,其中,x、y和z均可為適合的非化學計量數值。作為特別的非限定範例,選擇器層可為SiOx,其中,x介於大約0.1與大約2之間。在一些實施例中,選擇器層可為(摻雜或未摻雜的)硫屬化物或含有Ge、Sb、S、Te的一者或更多者的固態電解質材料。在仍然另一個實施例中,選擇器材料可包括複數個上方提及的材料的堆疊(例如,SiOx/GeTe、TiOx/AlOx等)。在本揭露的至少一個實施例中,選擇器層可在製作期間摻雜金屬,以促進金屬離子從頂部或底部電極注入。
響應在非揮發式記憶體胞元100施加的適合訊號,揮發式電阻式開關可從具有高電性電阻和第一電流(或第一範圍的電流)的非導電狀態轉移至具有較低電性電阻和第二電流(或第二範圍的電流)的相對導電狀態。在各種實施 例中,第一電流與第二電流的電流比例可為至少大約1,000或更大。舉例來說,在一個實施例中,電流比例可選自從大約1,000至大約10,000的範圍的電流比例。在另一個實施例中,電流比例可選自從大約10,000至大約100,000的範圍的電流比例。在仍然另一個實施例中,電流比例可選自從大約100,000至大約1,000,000的範圍的電流比例。在仍然其它實施例中,電流比例可選自從大約1,000,000至大約10,000,000或更大的範圍的電流比例。在另外實施例中,電流比例可在從大約10E9至大約10E11的電流比例的範圍內。其它適合的電流比例可提供用於各種其它適合實施例中的揮發式電阻式開關。期望經由進一步的研究,可得到高達10E15或10E18的電流比例。
第2圖例示本發明的另一個實施例。在各種實施例中,可使用多個技術來形成記憶體裝置200在1R組構中。在一個情況中,底部電極(bottom electrode;BE)210沒有形成如柱,而是如在金屬x 220上的平面型結構。沉積RSL、活性金屬和頂部電極(top electrode;TE),之後予以蝕刻,以形成柱。在形成該柱後,可沉積襯裡材料230和絕緣體材料240,並且之後可平坦化該結構,以暴露頂部電極250。在所顯示的範例中,BE可為平面型層。
第3圖例示本發明的另一個實施例。在另一個情況中,記憶體裝置300的BE 310可以鑲嵌程序加以形成,其中,通孔形成在阻擋層320中,並且通孔以BE材料填充。之後平坦化該結構,以暴露BE材料的頂部部分。接著,沉積RSL 330、活性金屬材料層和TE材料340,之後予以蝕刻,以形成柱。如所例示的,該柱蝕刻可部分地延伸進入阻擋層320。在形成該柱後,可沉積襯裡材料350和絕緣體材料360,並且之後平坦化該結構,以暴露頂部電極。
第4圖例示本發明的另一個範例。在此實施例中,沉積記憶體裝置400的BE材料410,並且之後從一個或更多個材料圖案化成柱或線。之後沉積阻擋層(例如,介電質、tan)420在BE 410柱上方,之後蝕刻該介電質,以暴露該BE材料的頂部。之後沉積RSL和活性金屬430以及頂部電極(TE)440,並且之後加以蝕刻,以形成柱。如所例示的,該柱蝕刻可部分地延伸進入阻擋層420。在形成該柱後,可沉積襯裡材料450和絕緣體材料460,並且可之後平坦化該結構,以暴露頂部電極。
第5圖例示本發明的另一個實施例。在仍然另一個實施例中,沉積BE材料510、RSL和活性金屬材料層520、以及TE材料530全部,並且之後蝕刻所有這些材料,以形成柱。在這些實施例中,所有這些材料均使用相同處理腔室沉積,而沒有空氣間斷。在一些實施例中,黑層BE 510包括類似於頂部電極的導電性含金屬材料,例如,鎢。這種層的厚度是在50至250埃、50至100埃或類似者的範圍內。
如所例示的,柱蝕刻可蝕刻BE材料510、RSL和活性金屬520、以及TE材料530,並且可部分地延伸進入阻擋層540。在各種實施例中,該柱蝕刻可為一個或更多個物理及/或化學蝕刻的組合。基於不同的實驗,經發現BE材料510的厚度大於250埃,BE材料510傾向於再沉積殘留物在柱的側壁上。此殘留物傾向於導電的,因此對記憶體裝置效能有害。相較於較大厚度的BE材料510,小於大約50埃的厚度傾向於較少導電性,因此,減少上方所描述的自對準能力的利益。在形成該柱後,可沉積襯裡材料550和絕緣體材料560,並且可之後平坦化該結構,以暴露頂部電極。
在此範例中,該柱是形成在由另一含金屬材料(例如,Ti、TiN或類似者(使用鑲嵌程序或蝕刻和填充程序))所形成的底部插塞570的頂部上。因為BE 510是含金屬導電層,因此,該柱相對於底部插塞570的對準並不重要,故該柱可以自對準方式形成。
在上方實施例中,柱的寬度可接近個別處理節點的重要尺寸。
在各種實施例中,明白地揭露用來形成本揭露的結構的方法。對於本領域中具有通常技術者而言,已知其它非明白地揭露的製作程序。
上方已經描述的包含本發明創新的範例。當然,為了描述本發明標的,不可能描述組件或方法論的每一個想得到的組合,但本領域中具有通常技術者可認識到本發明創新的進一步組合和排列是可能的。因此,本揭露的發明標的意圖涵蓋落在本揭露的精神和範疇內的所有這種改變、修飾和變化。再者,術語「包含」、「含有」、「具有」或「具備」及其變體是使用在該詳細描述或申請專利範圍中,這種術語是意圖以類似於該術語「包括」而為內含的,如「包括」當採用為申請專利範圍中的連接詞而被解讀。
此外,在本文中所使用的文字「範例」是指作為範例、案例、或例示。本文中描述成「範例」的任何態樣或設計不必然被解讀為較佳或優於其它態樣或設計。反而是,使用該文字範例是意圖以實在方式呈現概念。如此申請案中所使用的,該術語「或」是意圖指內含「或」而非除外「或」。也就是,除非另外指明、或從上下文很清楚,否則「X採用A或B」是意圖指自然內含排列的任一者。也就是,如果X採用A;X採用B;或X採用A和B兩者,則「X採用A或B」在前述案例中均滿足。額外地,此說明書和附加的申請專利範圍中 所使用的冠詞「一」和「一個」大致上被解讀為指「一個或更多個」,除非另外指明、或從上下文清楚是指單數形式。
關於由上述組件、架構、電路、程序和類似者所實施的各種功能,使用以描述這種組件的術語(包含對於「手段」的參照)除非另有指示,否則是意圖對應於實施描述的組件的特定功能的任何組件(例如,功能性均等物),即使在結構上不等同於本揭露的結構亦然,其實施該實施例的例示範例態樣中的功能。額外地,雖然特別特徵已經相對於數個實作的僅有一者而加以描述,但這種特徵應與其它實施的一個或更多個其它特徵組合,視任何給定或特別應用的需要和好處而定。也將認識到,該實施例包含系統連同電腦可讀取媒介,其具有電腦可執行指令,用來實施該各種程序的動作及/或事件。
在其它實施例中,可有利地作出上方描述的發明的組合或次組合。舉例來說,在圖式中所描述的實施例可為1R裝置,其包含電阻式切換材料和形成非揮發式切換裝置的活性金屬層;該實施例可為1RS裝置,其包含非揮發式切換裝置(例如,見上方),並組合沉積在形成揮發式切換裝置的活性金屬層之間的電阻式切換材料;及類似者。在其它範例中,如第1A圖-第1C圖中所例示的插塞結構、通孔結構或類似者可使用在第2圖-第5圖中所例示的實施例的任何一者,用於連接至上方金屬層。該架構的方塊圖和流程圖是群聚在一起,以容易了解。然而,應了解到,方塊的組合、新方塊的添加、方塊的重新組合及類似者,均在本發明的不同實施例中想得到。
因此,本說明書和圖式應視為例示、而非限制。然而,很明顯的,可對其作出各種修飾和改變,而不致於偏離本發明在申請專利範圍中所提出的較廣意精神和範疇。
110‧‧‧阻擋層
120‧‧‧底部電極(BE)
130‧‧‧非揮發式記憶體、電阻式切換記憶體
140‧‧‧蓋件
170‧‧‧金屬x+1

Claims (20)

  1. 一種自對準記憶體裝置,包括:導電性底部插塞結構,設置在絕緣層內,其中,該導電性底部插塞的頂部表面和該絕緣層的頂部表面是實質地共平面;自對準平面型底部電極,設置在該導電性底部插塞結構上並在該絕緣層的該頂部表面的至少一部分上,其中,該自對準底部電極的厚度在50埃至200埃的範圍內,其中,該導電性底部插塞結構的寬度小於該自對準平面型底部電極的寬度;平面型切換材料層,設置在該自對準平面型底部電極上;平面型活性金屬材料層,設置在該平面型切換材料層上;平面型頂部電極,設置在該平面型活性金屬材料層之上;以及用柱蝕刻蝕刻全部的該自對準平面型底部電極、該平面型切換材料層、該平面型活性金屬材料層和該平面型頂部電極之材料,以形成柱狀結構在該絕緣層之上。
  2. 如申請專利範圍第1項所述之自對準記憶體裝置,其中,用於該自對準平面型底部電極的材料是選自由:金屬、金屬-合金、金屬-氮化物、金屬-低氮化物、金屬氧化物、金屬-低氧化物、TiN、W、WNx和WOy所組成的群組,其中,x和y為非化學計量數值。
  3. 如申請專利範圍第1項所述之自對準記憶體裝置,其中,用於該平面型切換材料層的切換材料包括選自由:SiOy、AlNy、TiOy、TaOy、AlOy、CuOy、TiNx、TiNy、TaNx、TaNy、SiOx、SiNy、AlNx、CuNx、CuNy、AgNx、 AgNy、TiOx、TaOx、AlOx、CuOx、AgOx和AgOy所組成的群組的非化學計量材料,其中,x和y為非化學計量正數目。
  4. 如申請專利範圍第3項所述之自對準記憶體裝置,其中,用於該平面型活性金屬材料層的材料包括選自由:非化學計量金屬氮化物、TiNx、TaNx、AlNx、CuNx、WNx和AgNx、非化學計量金屬氧化物、TiOx、TaOx、AlOx、CuOx、WOx和AgOx、非化學計量金屬氧-氮化物、TiOaNb、AlOaNb、CuOaNb、WOaNb和AgOaNb所組成的群組的材料。
  5. 如申請專利範圍第1項所述之自對準記憶體裝置,其中,該導電性底部插塞結構包括選自由:金屬-基材料、Ti和TiN所組成的群組的材料。
  6. 如申請專利範圍第1項所述之自對準記憶體裝置,其中,用於該平面型頂部電極的材料是選自由:TiN、TiN/W和W所組成的群組。
  7. 如申請專利範圍第1項所述之自對準記憶體裝置,進一步包括頂部電極襯裡,設置在該柱狀結構的側壁上,其中,用於該頂部電極襯裡的材料是選自由:非化學計量金屬氧化物、AlOx、SiOx、LTO、SiON、SiNx和摻雜氮的矽碳化物所組成的群組。
  8. 如申請專利範圍第1項所述之自對準記憶體裝置,進一步包括:平面型選擇器裝置,設置在該自對準平面型底部電極與該平面型切換材料之間或設置在該平面型活性金屬材料層與該平面型頂部電極之間。
  9. 如申請專利範圍第8項所述之自對準記憶體裝置,其中,該選擇器裝置包括:第一平面型電極,包括第一金屬材料;第二平面型電極,包括第二金屬材料;以及 平面型揮發式切換材料層,設置在該第一平面型電極與該第二平面型電極之間,其中,該平面型揮發式切換材料層組構成在跨越該第一電極和該第二電極而施加的偏壓下從該第一金屬材料接收金屬粒子,藉此修飾該平面型揮發式切換材料的電阻。
  10. 如申請專利範圍第9項所述之自對準記憶體裝置,其中,該第一金屬材料包括選自由:貴金屬、Ag、Pd、Pt、Au、部分含貴金屬的金屬合金、Ag-Al、Ag-Pd-Cu、Ag-W、Ag-Ti、Ag-TiN、Ag-TaN和Ag-Si所組成的群組的材料。
  11. 一種形成記憶體裝置的自對準方法,包括:形成具有底部互連的絕緣層,其中,該底部互連的頂部表面和該絕緣層的頂部表面是實質地平面的;設置底部電極材料層在該絕緣層的至少一部分上,以自對準接觸該底部互連的該頂部表面;設置複數個材料層在該底部電極材料層的該頂部表面上,其中,該複數個材料層包括電阻式切換材料層、活性金屬層和頂部電極層;以及用柱蝕刻蝕刻全部的該複數個材料層和該底部電極材料層以形成柱結構,其中,該柱結構包括電阻式切換裝置。
  12. 如申請專利範圍第11項所述之方法,進一步包括:設置一個或更多個絕緣層在該柱結構上;以及經由該一個或更多個絕緣層暴露該頂部電極層的頂部表面的至少一部分。
  13. 如申請專利範圍第12項所述之方法, 其中,暴露該電極的該頂部表面的至少該部分包括暴露該頂部電極層的側表面的至少一部分:以及形成與該頂部電極的該頂部表面的至少該部分或該頂部電極的該側表面的一部分接觸的導電性層。
  14. 如申請專利範圍第12項所述之方法,其中,暴露該頂部電極層的該頂部表面的至少該部分包括在該一個或更多個絕緣層內蝕刻通孔,以暴露該頂部電極層的該頂部表面的至少該部分:以及設置導電性材料在該通孔內,以接觸該頂部電極的該部分。
  15. 如申請專利範圍第14項所述之方法,其中,該方法進一步包括藉由鑲嵌程序形成導電性材料在該通孔內。
  16. 如申請專利範圍第15項所述之方法,其中,該導電性材料包括:銅材料以及選自由:Ti、TiN、TaN和W所組成的群組的導電性材料和襯裡材料。
  17. 如申請專利範圍第11項所述之方法,其中,該底部電極材料層包括導電性含金屬材料,其厚度在50埃至250埃的範圍內。
  18. 如申請專利範圍第11項所述之方法,其中,該底部電極材料層包括導電性含金屬材料,該導電性含金屬材料的厚度於該複數個材料層和該底部電極材料層被蝕刻時不足以在該柱結構的側壁上產生導電性殘留物。
  19. 如申請專利範圍第11項所述之方法,其中,該活性金屬層包括選自由:非化學計量金屬性氮化物、非化學計量金屬性氧化物、銀(Ag)、金(Au)、鈦(Ti)、氮化鈦(TiN)、鈦、鎳(Ni)、銅(Cu)、鋁(Al)、鉻(Cr)、鉭(Ta)、鐵(Fe)、鎂 (Mn)、鎢(W)、釩(V)、鈷(Co)、鉑(Pt)、鉿(Hf)和鈀(Pd)所組成的群組的材料或上方所描述的該材料的一者或更多者的適合的化合物。
  20. 如申請專利範圍第11項所述之方法,其中,該電阻式切換材料是選自由:非化學計量金屬性氮化物、非化學計量金屬性氧化物、SiOy、AlNy、TiOy、TaOy、AlOy、CuOy、TiNx、TiNy、TaNx、TaNy、SiOx、SiNy、AlNx、CuNx、CuNy、AgNx、AgNy、TiOx、TaOx、AlOx、CuOx、AgOx和AgOy所組成的群組,其中,x和y為非化學計量數值。
TW108135794A 2018-10-01 2019-10-01 電阻式隨機存取記憶體和製作技術 TWI723564B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201862739718P 2018-10-01 2018-10-01
US62/739,718 2018-10-01

Publications (2)

Publication Number Publication Date
TW202023022A TW202023022A (zh) 2020-06-16
TWI723564B true TWI723564B (zh) 2021-04-01

Family

ID=72175894

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108135794A TWI723564B (zh) 2018-10-01 2019-10-01 電阻式隨機存取記憶體和製作技術

Country Status (1)

Country Link
TW (1) TWI723564B (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200414436A (en) * 2002-09-30 2004-08-01 Sharp Kk Method of fabricating self-aligned cross-point memory array
TW201108400A (en) * 2009-05-22 2011-03-01 Macronix Int Co Ltd Phase change memory cells having vertical channel access transistor and memory plane
TW201113978A (en) * 2009-10-07 2011-04-16 Macronix Int Co Ltd Resistive memory device and manufacturing method thereof and operating method thereof
TW201121035A (en) * 2009-12-14 2011-06-16 Ind Tech Res Inst Resistance switching memory
TW201143083A (en) * 2010-01-05 2011-12-01 Micron Technology Inc Methods of self-aligned growth of chalcogenide memory access device
TW201324688A (zh) * 2011-12-06 2013-06-16 Nanya Technology Corp 單電晶體單電阻器電阻式記憶體元件及其製作方法
US20150123072A1 (en) * 2010-10-11 2015-05-07 Monolithic 3D Inc. Semiconductor device and structure
US20150243886A1 (en) * 2012-08-14 2015-08-27 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
TW201539730A (zh) * 2014-03-04 2015-10-16 Taiwan Semiconductor Mfg Co Ltd 具有導電蝕刻停止層的電阻式隨機存取記憶體單元結構
US20150318333A1 (en) * 2014-05-01 2015-11-05 Crossbar, Inc. Integrative resistive memory in backend metal layers

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200414436A (en) * 2002-09-30 2004-08-01 Sharp Kk Method of fabricating self-aligned cross-point memory array
TW201108400A (en) * 2009-05-22 2011-03-01 Macronix Int Co Ltd Phase change memory cells having vertical channel access transistor and memory plane
TW201113978A (en) * 2009-10-07 2011-04-16 Macronix Int Co Ltd Resistive memory device and manufacturing method thereof and operating method thereof
TW201121035A (en) * 2009-12-14 2011-06-16 Ind Tech Res Inst Resistance switching memory
TW201143083A (en) * 2010-01-05 2011-12-01 Micron Technology Inc Methods of self-aligned growth of chalcogenide memory access device
US20150123072A1 (en) * 2010-10-11 2015-05-07 Monolithic 3D Inc. Semiconductor device and structure
TW201324688A (zh) * 2011-12-06 2013-06-16 Nanya Technology Corp 單電晶體單電阻器電阻式記憶體元件及其製作方法
US20150243886A1 (en) * 2012-08-14 2015-08-27 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
TW201539730A (zh) * 2014-03-04 2015-10-16 Taiwan Semiconductor Mfg Co Ltd 具有導電蝕刻停止層的電阻式隨機存取記憶體單元結構
US20150318333A1 (en) * 2014-05-01 2015-11-05 Crossbar, Inc. Integrative resistive memory in backend metal layers

Also Published As

Publication number Publication date
TW202023022A (zh) 2020-06-16

Similar Documents

Publication Publication Date Title
US11659781B2 (en) Selector device and method of making the same
US11793093B2 (en) Resistive random access memory and fabrication techniques
US8367464B2 (en) Nano-dimensional non-volatile memory cells
US8772122B2 (en) Programmable metallization memory cell with layered solid electrolyte structure
TWI458148B (zh) 具有離子緩衝層之可程式金屬記憶胞裝置及其製造方法
US10224367B2 (en) Selector device incorporating conductive clusters for memory applications
US8988927B2 (en) Non-volatile variable capacitive device including resistive memory cell
KR101052875B1 (ko) 저항성 램 소자의 제조방법
KR20190067668A (ko) 저항 변화 소자
US20190272874A1 (en) Memory device, method of forming the same, method for controlling the same and memory array
CN112242488A (zh) 一种具有二维材料新型结构的选通管及其制备方法
KR20170089726A (ko) 스위칭 소자, 이의 제조 방법, 스위칭 소자를 선택 소자로서 포함하는 저항 변화 메모리 장치
TWI723564B (zh) 電阻式隨機存取記憶體和製作技術
WO2017039611A1 (en) Material stacks for low current unipolar memristors
Redolfi et al. A novel CBRAM integration using subtractive dry-etching process of Cu enabling high-performance memory scaling down to 10nm node
WO2016153515A1 (en) Resistance memory devices including cation metal doped volatile selectors
WO2017039608A1 (en) Non-volatile resistance memory devices including a volatile selector with an alloy electrode and silicon dioxide matrix
US20220320429A1 (en) Resistive switching memory devices and method(s) for forming the resistive switching memory devices
WO2016153516A1 (en) Resistance memory devices including cation metal doped volatile selectors and cation metal electrodes
WO2016182562A1 (en) Non-volatile resistance memory devices including a volatile selector
KR101025656B1 (ko) 메모리 소자 및 그 제조방법
KR102223115B1 (ko) 스위칭 소자 및 이를 포함하는 논리 연산 장치
US11856879B2 (en) MIEC and tunnel-based selectors with improved rectification characteristics and tunability
US11963368B2 (en) Resistive random access memory device
JP7426119B2 (ja) 非線形抵抗素子、スイッチング素子、非線形抵抗素子の製造方法