TWI458148B - 具有離子緩衝層之可程式金屬記憶胞裝置及其製造方法 - Google Patents

具有離子緩衝層之可程式金屬記憶胞裝置及其製造方法 Download PDF

Info

Publication number
TWI458148B
TWI458148B TW099121742A TW99121742A TWI458148B TW I458148 B TWI458148 B TW I458148B TW 099121742 A TW099121742 A TW 099121742A TW 99121742 A TW99121742 A TW 99121742A TW I458148 B TWI458148 B TW I458148B
Authority
TW
Taiwan
Prior art keywords
layer
ion
metal
metal element
memory
Prior art date
Application number
TW099121742A
Other languages
English (en)
Other versions
TW201126781A (en
Inventor
Yu Yu Lin
Feng Ming Lee
Yi Chou Chen
Original Assignee
Macronix Int Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix Int Co Ltd filed Critical Macronix Int Co Ltd
Publication of TW201126781A publication Critical patent/TW201126781A/zh
Application granted granted Critical
Publication of TWI458148B publication Critical patent/TWI458148B/zh

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20Multistable switching devices, e.g. memristors
    • H10N70/24Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/821Device geometry
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/821Device geometry
    • H10N70/826Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/841Electrodes
    • H10N70/8416Electrodes adapted for supplying ionic species
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/881Switching materials
    • H10N70/883Oxides or nitrides

Landscapes

  • Semiconductor Memories (AREA)

Description

具有離子緩衝層之可程式金屬記憶胞裝置及其製造方法
本發明係關於可程式金屬化記憶胞技術。
因為其低電壓、良好的微縮性及高程式化速度之特性,可程式金屬化記憶胞(PMC)技術以作為非揮發記憶體、可重新組態邏輯、以及其他切換應用中之電阻切換,已被廣泛地研究。此可程式金屬化記憶胞的電阻切換係由導電橋在一電化學或是電解過程中的成長與消滅而顯現。因此,可程式金屬化記憶胞裝置也稱為一導電橋(CB)裝置或是電化學(EC)裝置。
然而,可程式金屬化記憶胞裝置會因為導電橋可能會不穩定的緣故而有著較差的資料保持力及循環承受力等問題。
一種可程式金屬化裝置,包含一第一電極;一記憶層,與該第一電極電性耦接且適用於電解構成及毀壞一導電橋於其中;一離子供應層,包含一第一金屬元素之離子源,其可以擴散進出該記憶層;一導電的離子緩衝層,介於該離子供應層與該記憶層之間,且可以允許該離子擴散通過其中;一第二電極,與該離子供應層電性耦接。施加偏壓電壓至該第一及該第二電極之電路,以在該記憶層中誘發包含一第一金屬元素之該導電橋的構成及毀壞。此離子緩衝層可以藉由減少第一金屬元素被吸收至離子供應層中,及因此破換導電橋與離子供應層電性連接的機率而改善此導電橋的資料保持力。
該離子供應層可以包含例如是碲、硒和硫至少一者的硫屬化物。該第一金屬元素包含銅、銀和鋅至少一者。且該離子緩衝層包含一化合物其包含該至少一者中的碲、硒和硫及一頑固金屬例如是鈦。
在一般情況下,該離子緩衝層與該第一金屬元素的混合熱其低於該離子供應層與該第一金屬元素的混合熱。此離子緩衝層的操作機制可以根據在離子緩衝層中包含一化合物其具有第一金屬元素,此第一金屬元素具有在離子供應層中與離子緩衝層中大致組成的材料形成鍵結的活化能相較於在離子供應層中形成該化合物的活化能更高的原因加以解釋。
一中間導電層位於該離子供應層與該第二電極之間以提供附著及/或阻障功能。
本發明也提供一種製造一可程式金屬化裝置的方法,基本上包含形成一第一電極;形成一記憶層,與該第一電極電性耦接且適用於電解構成及毀壞一導電橋於其中;形成一離子供應層,包含一第一金屬元素之離子源,其可以擴散進出該記憶層;形成一導電的離子緩衝層,介於該離子供應層與該記憶層之間,且可以允許該離子擴散通過其中;形成一第二電極,與該離子供應層電性耦接。
本發明還提供一種有效率的製造一可程式金屬化裝置的方法,形成一第一電極;形成一記憶層,與該第一電極電性耦接且適用於藉由與一第一金屬元素之離子的一電解反應電解構成及毀壞一導電橋於其中;沈積一金屬層於該記憶層之上,該金屬層並沒有包含該第一金屬元素;沈積一硫屬化物於該金屬層之上;形成一第二電極與該硫屬化物電性耦接;以及退火該金屬層與該硫屬化物,以形成一化合物於該金屬層與該硫屬化物之間,該化合物包含該金屬層中的金屬與該硫屬化物中的一硫屬元素。
本發明其它的目的及優點係見於以下圖示、實施方式及申請專利範圍所述。
本發明以下的實施例描述係搭配第1到10圖進行說明。第1圖為一習知技術的相變化記憶胞之剖面圖,係由Aratani等人在論文”A Novel Resistance Memory with High Scalability and Nanosecond Switching”,IEEE International Electron Device Meeting,2007,10~12 Dec. 2007,pp. 783~786所提出。在第1圖的記憶胞中係形成於一積體電路基板之上,其包括一介電層(13A,13B)具有鎢接觸19延伸其間以作為底電極,及氧化矽記憶層14,其本身或是其他合適的材料作為一固體電解質,形成於接點19之上。一硫屬化物的離子供應層16,例如是Ge2 Se2 Te5 ,形成於氧化矽記憶層14之上,且包括一例如是銅的金屬離子來源。在此組合中,銅可以與硫屬化物中的碲作用以形成銅-碲化合物,其可以溶解而釋放出銅的陽離子。 因此,此層16(在Aratani等人的論文中稱為離子啟動層)可以作為此記憶胞之銅的陽離子來源。一頂電極18,其可以包含銅或其他金屬化技術,於層16之上。在操作時,施加一偏壓至此記憶胞其可以導致銅離子遷移至固體記憶層14中,且藉由一類似電鍍的過程形成一導電橋20。當此導電橋20成長至足以連接此硫屬化物層16時,達成了一較低的電阻狀態。為了除去此導電橋20,此結構進行逆向偏壓導致導電橋20中的銅溶解於記憶層14之中且擴散回到層16。當此導電橋20斷裂後,則會重新變回高電阻狀態。
使用其他材料組合的相變化記憶胞結構也曾被提出過。這些先前技術可以在操作時快速地在高電阻狀態與低電阻狀態之間切換,且可以達成良好的循環承受力。然而,某些應用中其資料保持能力仍然會是一個問題。
雖然記憶層14在實際應用中常常使用一單一層,多層結構也可以用來作為記憶層,如Sakamoto等人在論文”Nonvolatile solid-electrolyte switch embedded into Cu interconnect”,2009 Symposium on VLSI technology,16~18 June 2009,pp. 130~131所討論。因此,記憶層的參考資料亦包含多層結構。
作為一參考資料,此氧化矽/銅-GST雙層結構也被評估過。此氧化矽層是作為記憶層,其在一典型的後段製程(400℃)後具有一初始高電阻狀態。在設置操作中,施加一電壓且銅-Ge2 Se2 Te5 (銅-GST)來源中的銅離子朝向氧化矽記憶層移動,且構成一導電路徑,導致低電阻狀態(LRS)。重置操作藉由當電流反向時溶解並破壞此電流路徑而形成高電阻狀態(HRS)。雖然展示了合理的電性特性,但是較短的保持時間仍是一個問題。此問題的發生或許是因為自銅形成CuTex 的活化能較低而造成。因此,銅可以輕易地溶解進入CuTex 介面且導致自低電阻狀態(LRS)的一個突然電阻增加。
所以,在一般的狀況下,低電阻狀態需要導電橋在進行固態電解時仍被維持住。然而,即使是在低偏壓下形成導電橋的金屬仍可以遷移回到來源層16中。在第1圖所示的結構中,舉例而言,導電橋中的銅在與硫屬化物層16之介面可以藉由與硫屬化物層16中的碲作用而被消耗。
第2圖顯示將第1圖中的習知技術結構作改良。如圖中所示,一離子緩衝層15形成於記憶層14與離子供應層16之間。對於根據包括一碲基底的硫屬化物及銅添加物之離子供應層16的實施例而言,此離子緩衝層可以包括鈦-碲化合物。在此組材料中,當導電橋20與此離子供應層16連接時可以達成低電阻狀態。然而,在此電解成長過程中導電橋20可以通過離子緩衝層15而與此離子供應層16接觸。在此情況中的金屬,範例中為銅,會傾向與離子供應層16中的一材料,範例中為碲,在離子緩衝層15介面中發生作用,其會導致銅的損失。然而,此接觸會因為導電橋20與導電的離子緩衝層15形成接點而仍會維持。
第2圖中亦顯示一選用的中間導電層17,其位於離子供應層16與頂電極18之間以提供附著及/或阻障層作用。此選用的中間導電層17可以改善離子供應層16與上層金屬頂電極18之間的附著力,且同時在製程中允許金屬擴散進入導電的離子供應層中。
離子緩衝層15的作用係阻擋金屬自導電橋中被吸收至離子供應層16內。此基於氧化矽和銅-GST系統的特點是,一離子緩衝層15將氧化矽層中的銅路徑自此離子供應層分離。在此範例中離子緩衝層是碲化鈦(TiTex ),因為其具有低電阻率及在操作電壓和溫度下銅與碲化鈦之間的反應速率非常低的緣故而被選取。此外,碲化鈦(TiTex )可以藉由添加一鈦層於氧化矽層與GST層之間並加以退火而輕易形成。
此離子緩衝層15的操作機制可以根據在GST層中形成銅-碲鍵結的活化能(相對較低)相較於在Ti-Te介面中形成銅-碲鍵結的活化能(相對較高)的原因加以解釋。在此情況下,離子緩衝層作為一間隔物可以使得在低或是零偏壓下銅陽離子流失至GST為基的離子供應層16之機率大幅降低,因此改善了此導電橋的保持能力。
此處係實施一個銅-GST、Ti-Te及氧化矽系統,其中氧化矽記憶層的厚度約為2.7奈米,一層約3.6奈米厚的鈦沈積於氧化矽之上,一層約100奈米厚的GST形成於鈦之上,一層約1.8奈米厚的鈦沈積於GST之上,而一層作為頂電極的銅形成於鈦層之上。此堆疊當進行熱處理時係在約400℃下進行約20分鐘,期間鈦會與GST層中的碲反應以形成一鈦-碲化合物的離子緩衝層及一鈦-碲化合物的中間導電層分別於GST層的底部及頂面。此外,銅的陽離子會自頂電極擴散進入GST層中,且某些銅的陽離子會與GST層中的碲反應以形成一銅-碲化合物其可以輕易溶解以在操作時提供形成銅的陽離子。此銅-GST、Ti-Te及氧化矽系統之測試顯示此裝置在2.0V且最高電流是20微安培(μA)時自高電阻狀態切換至低電阻狀態。此裝置在-1.0V及-20微安培(μA)時切換回到高電阻狀態。此低電阻狀態和高電阻狀態的電阻值分別是10K歐姆和一千萬歐姆。此裝置顯示其適用於高速程式化及低程式化電流的應用。此裝置的初始電阻值的範圍介於約一千萬歐姆至一億歐姆之間,且可以使用一普通的設置脈衝加以設置,指示其是一自由形成行為,其中一第一程式化循環的工作電壓並不會遠大於其後程式化循環所需的工作電壓。此測試裝置相較於傳統沒有離子緩衝層的裝置而言亦顯示一個顯著地承受力改善。
因此,藉由將離子緩衝層15插入於離子供應層16與記憶層14之間,此資料保持力顯著地提升。此自由形成裝置顯示低程式化電流及高操作速度,且顯著改善資料保持力及循環承受力。
第3圖顯示一個包含離子緩衝層35之相變化記憶胞的基本結構剖面圖。此結構形成於一積體電路基板30之上,其可以包括一標準的互補式金氧半電晶體結構以實施作為如控制電路、解碼器、驅動器等電路(未示)。一絕緣層31形成於基板30之上。一連接層32,例如使用銅或是鋁內連接技術提供圖案化的金屬層,形成於絕緣層31之上。一中間介電層包括第3圖中的33A,33B區域形成於連接層32之上。一個底電極39例如是鎢栓塞延伸通過中間介電層33A,33B區域,且提供一個與記憶層34的接觸表面。此底電極可以包含其他的頑固金屬電極材料,例如,氮化鈦、鋁(Al)、銥(Ir)、鉑(Pt)、鈦(Ti)或其他金屬元素。一個例如是氧化矽的記憶層34形成於底電極39的接觸表面之上。此記憶層34可以包含不同的介電材料,在一般的範例中包含氧化矽、氮化矽、碳化矽及許多不同的金屬氧化物。一離子緩衝層35形成於記憶層34之上。此離子緩衝層35可以包含頑固金屬與硫屬元素(除了氧之外)的化合物,舉例而言可為鈦-碲化合物、鈦-硒化合物、鈦-硫化合物、鉻-碲化合物、鉻-硒化合物等。而頑固金屬包含鈦、釩、鉻、鋯、鈮、鉬、鉿、鉭、鎢和錸。
此離子緩衝層35可以由熱反應形成,例如由上述之熱退火將鈦層轉換為鈦-碲化合物。此外,此離子緩衝層35也可以直接沈積在結構上,例如藉由將此離子緩衝材料直接濺鍍在記憶層34的表面上。
一離子供應層36形成於離子緩衝層35之上。此離子供應層36可以包含類似硫屬化物的Ge2 Se2 Te5 (此處稱為GST)其具有可以在電解過程中作為陽離子的金屬,例如銅、銀、鋅,及合適的過渡金屬。
一頂電極37與此離子供應層36接觸。此頂電極可以包括金屬,例如銅、銀、鋅,及合適的過渡金屬,且作為離子供應層36中如此金屬的來源。一連接層38,例如一圖案化的金屬化層,在此例示中形成於頂電極37之上。替代地,頂電極37可以是此圖案化的金屬化層本身的一部分。
此底電極39和頂電極37可以包括一多層結構,其包含一擴散阻障層例如是氮化鈦、氮化鉭、氮化鎢等,及一導電層例如適用作為底電極的一惰性金屬和適用作為頂電極的一過渡金屬。
第4圖係繪示一實施例,在其中一中間導電層40被加在離子供應層36與頂電極37之間。此中間導電層40可以使用與某些實施例中的離子緩衝層35相同的材料。替代地,也可以選取其他的中間導電層材料以與所選取的離子供應層36與頂電極37匹配。第4圖中的其他元件則是與之前所討論過的第3圖中的相同。
許多不同的材料可以用來作為離子緩衝層35。一般而言,此離子緩衝層應該具有在產生及破壞導電橋電解過程中與所使用離子(及非離子性金屬)的混合熱,其遠高於與離子供應層的混合熱,而允許離子擴散通過。在此情況下,此緩衝層就不會在操作時累積離子與金屬,而允許離子在需要時可以在記憶層與離子供應層之間移動。作為離子緩衝層35的最佳基本材料特性要求如下:
(1) 此離子緩衝層35材料不應該妨礙陽離子的擴散。如此暗示其應該是薄的或是類似玻璃或是兩者
(2) 此離子緩衝層35材料應該是導體,所以其不會大幅增加此記憶胞在”開啟狀態”時的電阻,且如此可以在當導電橋與此離子緩衝層35形成接點時建立低電阻狀態。
(3) 此離子緩衝層35材料與陽離子作用時不應該自此導電橋中搶奪被電鍍的金屬。
(4) 此離子緩衝層35材料不應該被離子供應層36吸收。
一般而言,此離子供應層的基本材料應該具有遠低於離子緩衝層35的材料與這些離子之間的混合熱,且累積金屬的型態可以在電解過程中輕易溶解成所需要的離子型態。作為離子供應層36的最佳基本材料特性要求如下:
(1) 此離子供應層36材料應該是導體(例如在結晶態的榴屬化物)。
(2) 此離子供應層36材料在程式化及抹除偏壓時應該允許陽離子快速擴散(例如一玻璃或是類玻璃材料)進入此記憶介電層(在某些實施例中為奈秒階級)。
(3) 由離子供應層36材料之元素與離子供應層36材料之陽離子形成之化合物(例如銅-碲)應該具有相對弱的鍵結,所以此陽離子並不會被捕捉於離子供應層36之內。
雖然GST或是其他硫屬化物之化合物可以提供上述之離子供應層功能,離子供應層也可以包含一層純的金屬或合金,其包括在產生及破壞導電橋電解過程中與所使用的金屬。離子緩衝層材料的選取可以與離子供應層匹配以提供此處所描述的保持能力改善。
第5及第6圖繪示此處所描述的一種製造一具有離子緩衝層之可程式金屬化記憶胞的方法。如第5圖所示,在第一階段的堆疊材料形成於一積體電路基板之上,其可以包括一接點陣列,包括接點56,其裸露於包括絕緣體57A,57B之絕緣層表面。此堆疊材料包括一個底電極/擴散阻障層55例如是厚度為若干奈米數量级的氮化鈦。之後,提供一個例如是厚度為若干奈米數量级的氧化矽之記憶層54形成於底電極/擴散阻障層55之上。一頑固金屬層53,例如是厚度為若干奈米數量级的鈦,沈積於記憶層54之上。之後,一層作為離子緩衝層的基底材料52,例如是100奈米數量级厚的GST沈積於頑固金屬層53之上。在下一步驟中,一頑固金屬層51,例如是鈦,沈積於層52之上。最後,一個頂電極/擴散阻障層50形成於頑固金屬層51之上。
在第6圖中,顯示此結構於一圖案化步驟及在約400℃下進行約20分鐘熱退火後的剖面圖。此結構被圖案化以定義每一記憶胞中的堆疊,然後施加絕緣填充物67A、67B。之後,加上一圖案化的連接層66以提供記憶胞與支援電路之間的連接。此退火步驟可以發生在此製程中任何合適的階段,包括於圖案化步驟之前或之後。此完成結構包括絕緣層57A、57B之間的接點56。底電極65係位於接點56之上。此記憶層64包含氧化矽。離子緩衝層63和中間導電層61包含鈦-碲化合物,係利用鈦與作為離子供應層之GST基底材料層中的碲反應而形成。此離子供應層62包含GST具有在退火時自頂電極擴散進入此層中的銅所形成之銅-碲化合物。中間導電層61分隔離子供應層62與頂電極60。此頂電極60提供與接點66之間良好的電性接點。
離子供應層62中的銅濃度應該是相對高的。在此材料系統中,銅-碲化合物在使用轉換至低電阻狀態的偏壓下可以輕易地溶解為銅的陽離子。使用於此範例中的硫屬化物GST包括碲且頂電極包括銅,故可提供一銅-碲系統。
如同上述的替代實施例之製程所描述的,此鈦-碲化合物及硫屬化物離子供應層中具有銅的添加物可以直接沈積,而不需要如上述使用熱退火製程及擴散製程。此外,如上述,離子供應層62可以使用一個純金屬源,或是其他離子源材料,而不需要使用此處所描述的金屬-硫屬化物化合物為基的結構。
一個可與互補式金氧半電晶體製程相容之銅-基底的可程式金屬化記憶胞(PMC)被製造及描述其特性。一個新的裝置包含銅摻雜的GeSbTe離子源,一層氧化矽記憶層,及一鈦碲離子緩衝層。此離子緩衝層自銅離子供應層分隔銅的導電路徑因此大幅增加了穩定性。此三層裝置大幅改善了可靠性,卻同時能夠維持低熱預算的後段製程及絕佳的電性。
第7及第8圖繪示根據一替代實施例之使用任何”介層孔填充”製程來製造此記憶胞的方法。如第7圖所示,此製程可以包含形成一絕緣層70A、70B於一包括接點56的絕緣層57A,57B之表面。之後,介層孔形成於絕緣層57A,57B之中,裸露出接點56。然後依序形成作為擴散阻障層71、導電層72、記憶層73、離子緩衝層74、離子供應層75、中間導電層76、頂電極的導電層77及擴散阻障層78之材料,而形成如第8圖中所示的堆疊於介層孔內。之後,此完成結構進行平坦化以提供一平坦的上表面,且加上一連接層79例如是一圖案化金屬層。這些材料及製程步驟可以類似於第5及第6圖中所描述的一般。
第9圖繪示根據一替代的”介層孔填充”製程,其中間隔物81、80完全或部分環繞於此記憶堆疊,形成在記憶層93下方的導電層92之上。如同第8圖中所示的一般,作為擴散阻障層91、導電層92形成襯墊於介層孔內。之後,間隔物81、80藉由順形地沈積一間隔物材料,例如是氮化矽、氧化矽或是類似材料,之後再進行非均向蝕刻直到間隔物材料自此結構的底部及頂部移除為止。然後,加上離子緩衝層94、離子供應層95、中間導電層96、導電層97及擴散阻障層98。於形成擴散阻障層98之後,此完成結構進行平坦化。最後形成一連接層99以連接記憶胞與支援電路。
第10圖係為積體電路1010的簡化方塊圖,包含記憶體陣列1012,其實現方式係使用具有此處所描述之離子緩衝層的可程式金屬化記憶胞。字元線解碼器1014,具有讀取、設置及重置模式,係耦接至且電性連接至複數條字元線1016,其延著記憶體陣列1012的列所佈置。一個位元線(欄)解碼器1018係和沿著陣列1012內之欄佈置的複數條位元線1020電性連接,以用於讀取、設置及重置位於陣列1012內的相變化記憶胞(在此未顯示)。位址係藉由匯流排1022提供至字元線解碼器及驅動器1014及位元線解碼器1018。於方塊1024內的感應放大器及資料輸入結構,其包含用於讀取、設置、及重置模式的電壓及/或電流源,係經由資料匯流排1026耦接至位元線解碼器1018。資料係經由一個資料輸入線1028由位於積體電路1010上的輸入/輸出端,或由積體電路1010內部或外部其它的資料來源,提供至方塊1024內的資料輸入結構。其它電路1030可能被包含於積體電路1010上,例如一個泛用處理器或是專用應用電路,或是提供系統單晶平功能其由陣列1012支援的模組組合。資料係經由資料輸出線1032由方塊1024內的感應方大器提供至位於積體電路1010上的輸入/輸出端,或至積體電路1010內部或外部的其它資料目的地。
在此範例中所實施的控制器1034,其利用調整偏壓狀態機構,控制電壓及電流源偏壓電路1036,例如供應字元線與位元線的讀取、程式化、抹除、抹除確認以及程式化確認電壓及/或電流。此外,調整偏壓也可以如上述來施行熔化/冷卻循環。控制器1034可能可利用本發明領域已知的專用邏輯電路實施。在另一實施例中,控制器1034包含一個泛用的處理器,其可能在相同的積體電路上實施以執行一個電腦程式以控製此裝置的操作。在另一個實施例中,可利用專用邏輯電路及一個泛用處理器的組合來實現控制器1034。
雖然本發明係參照較佳實施例及範例來加以描述,應了解這些範例係用於說明而非限縮之用。對於依據本發明之精神及下述申請專利範圍內的修改及組合,將為熟習此項技藝之人士顯而易知。申請專利範圍如以下所述。
13A、13B...介電層
14、34、54、64、73、93...記憶層
15、35、63、74、94...離子緩衝層
16、36、62、75、95...離子供應層
17、40、61、76;96...中間導電層
18、37、77...頂電極
19、56...接點
20...導電橋
30...基板
31...絕緣層
32、38、79...連接層
39、65...底電極
33A、33B...中間介電層
50...頂電極/擴散阻障層
51、53...頑固金屬層
55...底電極/擴散阻障層
57A、57B...絕緣體
60...頂電極
67A、67B、70A、70B...絕緣填充物
71...擴散阻障層
72、92...導電層
78、91...擴散阻障層
80、81...間隔物
1010...積體電路
1012...記憶體陣列
1014...字元線解碼器
1016...字元線
1018...位元線(欄)解碼器
1020...位元線
1022...匯流排
1024...感應放大器/資料輸入結構
1026...資料匯流排
1028...資料輸入線
1030...其它電路
1034...控制器
1036...電壓及電流源偏壓電路
第1圖為一習知技術的相變化記憶胞之剖面圖。
第2圖顯示將第1圖中的習知技術結構作改良。
第3圖顯示一個包含離子緩衝層之相變化記憶胞的基本結構剖面圖。
第4圖係繪示一實施例,在其中一中間導電層被加在離子供應層與頂電極之間。
第5及第6圖繪示此處所描述的一種製造一具有離子緩衝層之可程式金屬化記憶胞的方法。
第7及第8圖繪示根據一替代實施例之使用任何”介層孔填充”製程來製造此記憶胞的方法。
第9圖繪示根據一替代的”介層孔填充”製程,其中間隔物完全或部分環繞於此記憶堆疊,形成在記憶層下方的導電層之上。
第10圖係為積體電路的簡化方塊圖,包含記憶體陣列,其實現方式係使用具有此處所描述之離子緩衝層的可程式金屬化記憶胞。
30...基板
31...絕緣層
32、38...連接層
33A、33B...中間介電層
34...記憶層
35...離子緩衝層
36...離子供應層
37...頂電極
39...底電極

Claims (29)

  1. 一種具有離子緩衝層之可程式金屬記憶胞裝置,包含:一第一電極;一記憶層,與該第一電極電性耦接且適用於電解構成及毀壞一導電橋於其中;一離子供應層,包含一第一金屬元素之離子源,其可以擴散進出該記憶層;一導電的離子緩衝層,介於該離子供應層與該記憶層之間,且可以允許該離子擴散通過其中;其中,該離子緩衝層包含一個與該第一金屬元素不同的金屬及一硫屬化物,且該離子緩衝層與該第一金屬元素的混合熱係高於該離子供應層與該第一金屬元素的混合熱;及一第二電極,與該離子供應層電性耦接。
  2. 如申請專利範圍第1項所述之裝置,其中該記憶層適用於電解構成及毀壞一導電橋通過其中,且包含施加偏壓電壓至該第一及該第二電極之電路,以在該記憶層中誘發包含一第一金屬元素之該導電橋的構成及毀壞。
  3. 如申請專利範圍第1項所述之裝置,更包含一中間導電層位於該離子供應層與該第二電極之間。
  4. 如申請專利範圍第1項所述之裝置,其中該離子供應層包含硫屬化物。
  5. 如申請專利範圍第1項所述之裝置,其中該離子緩衝層所包含之與該第一金屬元素不同的該金屬係一頑固金屬。
  6. 如申請專利範圍第1項所述之裝置,其中該記憶層包含一介電層。
  7. 如申請專利範圍第1項所述之裝置,其中該記憶層包含氧化矽與氮化矽至少一者。
  8. 如申請專利範圍第1項所述之裝置,其中該離子供應層包含碲、硒和硫至少一者;該第一金屬元素包含銅、銀和鋅至少一者;且該離子緩衝層包含一化合物其包含該至少一者中的碲、硒和硫。
  9. 如申請專利範圍第1項所述之裝置,其中該離子供應層包含碲;該第一金屬元素包含銅;且該離子緩衝層包含一鈦、碲之化合物。
  10. 如申請專利範圍第1項所述之裝置,其中該記憶層包含氧化矽。
  11. 如申請專利範圍第1項所述之裝置,其中該離子供應層包含一具有該第一金屬元素的化合物,其具有形成該離子供應層的一活化能;且該離子緩衝層基本上包含與該第一金屬元素鍵結的活化能高於在該離子供應層中形成該化合物的活化能之材料。
  12. 一種製造一具有離子緩衝層之可程式金屬記憶胞裝置的方法,包含:形成一第一電極;形成一記憶層,與該第一電極電性耦接且適用於電解構成及毀壞一導電橋於其中;形成一離子供應層,包含一第一金屬元素之離子源,其可以擴散進出該記憶層;形成一導電的離子緩衝層,介於該離子供應層與該記憶層之間,且可以允許該離子擴散通過其中;形成一第二電極,與該離子供應層電性耦接;及其中,該離子緩衝層包含一個與該第一金屬元素不同的金屬及一硫屬化物,且該離子緩衝層與該第一金屬元素的混合熱係高於該離子供應層與該第一金屬元素的混合熱。
  13. 如申請專利範圍第12項所述之方法,其中該記憶層包含一材料適用於電解構成及毀壞一導電橋通過其中。
  14. 如申請專利範圍第12項所述之方法,更包含形成一中間導電層位於該離子供應層與該第二電極之間。
  15. 如申請專利範圍第12項所述之方法,其中該離子供應層包含硫屬化物。
  16. 如申請專利範圍第12項所述之方法,其中該離子緩衝層所包含之與該第一金屬元素不同的該金屬係一頑固金 屬。
  17. 如申請專利範圍第12項所述之方法,其中該記憶層包含一介電層。
  18. 如申請專利範圍第12項所述之方法,其中該記憶層包含氧化矽與氮化矽至少一者。
  19. 如申請專利範圍第12項所述之方法,其中該離子供應層包含碲、硒和硫至少一者;該第一金屬元素包含銅、銀和鋅至少一者;且該離子緩衝層包含一化合物其包含該至少一者中的碲、硒和硫。
  20. 如申請專利範圍第12項所述之方法,其中該離子供應層包含碲;該第一金屬元素包含銅;且該離子緩衝層包含一鈦、碲之化合物。
  21. 如申請專利範圍第12項所述之方法,其中該記憶層包含氧化矽。
  22. 如申請專利範圍第12項所述之方法,其中該離子供應層包含一具有該第一金屬元素的化合物,其具有形成該離子供應層的一活化能;且該離子緩衝層基本上包含與該第一金屬元素鍵結的活化能高於在該離子供應層中形成該化合物的活化能之材料。
  23. 一種製造一具有離子緩衝層之可程式金屬記憶胞裝置的方法,包含:形成一第一電極;形成一記憶層,與該第一電極電性耦接且適用於藉由與一第一金屬元素之離子的一電解反應電解構成及毀壞一導電橋於其中;形成一導電的離子緩衝層,包含:沈積一金屬層於該記憶層之上,該金屬層並沒有包含該第一金屬元素;沈積一硫屬化物於該金屬層之上;形成一第二電極與該硫屬化物電性耦接;以及退火該金屬層與該硫屬化物,以形成一化合物於該金屬層與該硫屬化物之間,該化合物包含該金屬層中的金屬與該硫屬化物中的一硫屬元素。
  24. 如申請專利範圍第23項所述之方法,其中該第二電極包含該第一金屬元素,且於該退火時,該第一金屬元素擴散進入該硫屬化物之中。
  25. 如申請專利範圍第23項所述之方法,更包含沈積另一金屬層於該硫屬化物之上,且於該退火或另一退火步驟時,以形成一化合物於該另一金屬層與該硫屬化物之間,該化合物包含該另一金屬層中的金屬與該硫屬化物中的一硫屬元素。
  26. 如申請專利範圍第23項所述之方法,其中該記憶層包 含介電層。
  27. 如申請專利範圍第23項所述之方法,其中該第一金屬元素包含銅、銀和鋅至少一者。
  28. 如申請專利範圍第23項所述之方法,其中該金屬層包含一頑固金屬。
  29. 如申請專利範圍第23項所述之方法,其中該第一金屬元素包含銅、銀和鋅至少一者,且金屬層包含鈦,該該硫屬化物包含碲。
TW099121742A 2010-01-25 2010-07-01 具有離子緩衝層之可程式金屬記憶胞裝置及其製造方法 TWI458148B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/692,861 US8134139B2 (en) 2010-01-25 2010-01-25 Programmable metallization cell with ion buffer layer

Publications (2)

Publication Number Publication Date
TW201126781A TW201126781A (en) 2011-08-01
TWI458148B true TWI458148B (zh) 2014-10-21

Family

ID=44296259

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099121742A TWI458148B (zh) 2010-01-25 2010-07-01 具有離子緩衝層之可程式金屬記憶胞裝置及其製造方法

Country Status (3)

Country Link
US (1) US8134139B2 (zh)
CN (1) CN102136547B (zh)
TW (1) TWI458148B (zh)

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2934711B1 (fr) * 2008-07-29 2011-03-11 Commissariat Energie Atomique Dispositif memoire et memoire cbram a fiablilite amelioree.
JP2011211101A (ja) * 2010-03-30 2011-10-20 Sony Corp 記憶素子及びその製造方法
US8575008B2 (en) * 2010-08-31 2013-11-05 International Business Machines Corporation Post-fabrication self-aligned initialization of integrated devices
US9401472B1 (en) * 2010-09-23 2016-07-26 Adesto Technologies Corporation Programmable impedance elements and devices that include such elements
US8865514B2 (en) * 2010-11-09 2014-10-21 Micron Technology, Inc. Post deposition adjustment of chalcogenide composition in chalcogenide containing semiconductors
JP5728919B2 (ja) * 2010-12-09 2015-06-03 ソニー株式会社 記憶素子および記憶装置
US9018692B2 (en) 2011-01-19 2015-04-28 Macronix International Co., Ltd. Low cost scalable 3D memory
JP2013016530A (ja) * 2011-06-30 2013-01-24 Sony Corp 記憶素子およびその製造方法ならびに記憶装置
US9006075B2 (en) * 2011-11-17 2015-04-14 Micron Technology, Inc. Memory cells, semiconductor devices including such cells, and methods of fabrication
US9048415B2 (en) * 2012-01-11 2015-06-02 Micron Technology, Inc. Memory cells including top electrodes comprising metal silicide, apparatuses including such cells, and related methods
US9117515B2 (en) 2012-01-18 2015-08-25 Macronix International Co., Ltd. Programmable metallization cell with two dielectric layers
TWI497786B (zh) * 2012-02-24 2015-08-21 Macronix Int Co Ltd 具有可編程金屬化單元之記憶裝置與積體電路及其操作方法與製造方法
CN103296200B (zh) * 2012-03-01 2016-08-03 旺宏电子股份有限公司 具有可编程金属化单元的装置与电路及其操作和制造方法
US9496491B2 (en) * 2012-05-21 2016-11-15 Micron Technology, Inc. Methods of forming a metal chalcogenide material and related methods of forming a memory cell
US8866122B1 (en) 2012-06-14 2014-10-21 Adesto Technologies Corporation Resistive switching devices having a buffer layer and methods of formation thereof
CN102820427B (zh) * 2012-07-31 2015-11-18 宁波大学 Zn掺杂Ge2Sb2Te5相变存储薄膜材料及其制备方法
TWI489461B (zh) * 2012-09-04 2015-06-21 Ind Tech Res Inst 電阻式記憶體結構、其操作方法及製作方法
US9437266B2 (en) 2012-11-13 2016-09-06 Macronix International Co., Ltd. Unipolar programmable metallization cell
CN103839958B (zh) * 2012-11-27 2016-06-15 旺宏电子股份有限公司 存储器装置、集成电路与存储器装置的制造方法
US9019769B2 (en) * 2012-12-11 2015-04-28 Macronix International Co., Ltd. Semiconductor device and manufacturing method and operating method for the same
US8921821B2 (en) * 2013-01-10 2014-12-30 Micron Technology, Inc. Memory cells
US9019745B1 (en) 2013-01-17 2015-04-28 Adesto Technology Corporation Verify pulse delay to improve resistance window
US8987699B2 (en) 2013-01-18 2015-03-24 Macronix International Co., Ltd. Conductive bridge resistive memory device and method of manufacturing the same
US8995167B1 (en) 2013-02-01 2015-03-31 Adesto Technologies Corporation Reverse program and erase cycling algorithms
US9252359B2 (en) 2013-03-03 2016-02-02 Adesto Technologies Corporation Resistive switching devices having a switching layer and an intermediate electrode layer and methods of formation thereof
US20140293676A1 (en) * 2013-03-03 2014-10-02 Adesto Technologies Corporation Programmable impedance memory elements and corresponding methods
US9214351B2 (en) 2013-03-12 2015-12-15 Macronix International Co., Ltd. Memory architecture of thin film 3D array
US9362496B2 (en) * 2013-03-13 2016-06-07 Microchip Technology Incorporated Resistive memory cell with trench-shaped bottom electrode
US8962466B2 (en) 2013-03-13 2015-02-24 Macronix International Co., Ltd. Low temperature transition metal oxide for memory device
US9444040B2 (en) 2013-03-13 2016-09-13 Microchip Technology Incorporated Sidewall type memory cell
CN104051616B (zh) * 2013-03-13 2017-04-12 旺宏电子股份有限公司 一种集成电路的构件的制造方法及利用此方法制作的元件
US9153624B2 (en) 2013-03-14 2015-10-06 Crossbar, Inc. Scaling of filament based RRAM
WO2014146003A1 (en) 2013-03-15 2014-09-18 Adesto Technologies Corporation Nonvolatile memory with semimetal or semiconductors electrodes
US9202846B2 (en) * 2013-03-22 2015-12-01 Kabushiki Kaisha Toshiba Resistance random access memory device
KR20140118177A (ko) * 2013-03-28 2014-10-08 인텔렉추얼디스커버리 주식회사 저항 변화 메모리 소자
CN104218028B (zh) * 2013-06-05 2018-03-30 中芯国际集成电路制造(上海)有限公司 静电放电保护结构及其形成方法
US10490740B2 (en) * 2013-08-09 2019-11-26 Sony Semiconductor Solutions Corporation Non-volatile memory system with reliability enhancement mechanism and method of manufacture thereof
US9246086B2 (en) * 2013-10-02 2016-01-26 Sony Corporation Conductive bridge memory system and method of manufacture thereof
US8981334B1 (en) * 2013-11-01 2015-03-17 Micron Technology, Inc. Memory cells having regions containing one or both of carbon and boron
US9318702B2 (en) 2014-02-19 2016-04-19 Microchip Technology Incorporated Resistive memory cell having a reduced conductive path area
US10003021B2 (en) 2014-02-19 2018-06-19 Microchip Technology Incorporated Resistive memory cell with sloped bottom electrode
US9269606B2 (en) 2014-02-19 2016-02-23 Microchip Technology Incorporated Spacer enabled active isolation for an integrated circuit device
US9412942B2 (en) 2014-02-19 2016-08-09 Microchip Technology Incorporated Resistive memory cell with bottom electrode having a sloped side wall
US9385313B2 (en) 2014-02-19 2016-07-05 Microchip Technology Incorporated Resistive memory cell having a reduced conductive path area
WO2015167351A1 (en) * 2014-04-30 2015-11-05 Nokia Technologies Oy Memristor and method of production thereof
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
TWI570851B (zh) * 2014-05-15 2017-02-11 旺宏電子股份有限公司 半導體結構、電阻式記憶單元結構及半導體結構之製造方法
CN105098067B (zh) * 2014-05-22 2017-10-17 旺宏电子股份有限公司 半导体结构、电阻式存储单元结构及半导体结构的制造方法
US9190612B1 (en) * 2014-06-06 2015-11-17 Macronix International Co., Ltd. Semiconductor structure, resistive random access memory unit structure, and manufacturing method of the semiconductor structure
WO2016086179A1 (en) 2014-11-26 2016-06-02 Microchip Technology Incorporated Resistive memory cell having a spacer region for reduced conductive path area / enhanced electric field
TWI555247B (zh) * 2015-01-23 2016-10-21 旺宏電子股份有限公司 記憶體結構及其製造方法
US9281473B1 (en) * 2015-03-13 2016-03-08 Kabushiki Kaisha Toshiba Memory device
US9514815B1 (en) 2015-05-13 2016-12-06 Macronix International Co., Ltd. Verify scheme for ReRAM
US9553263B1 (en) 2015-11-06 2017-01-24 Micron Technology, Inc. Resistive memory elements including buffer materials, and related memory cells, memory devices, electronic systems
CN108780842A (zh) * 2016-03-23 2018-11-09 于利奇研究中心有限公司 用于制造存储器的方法、存储器以及该存储器的应用
US9691478B1 (en) 2016-04-22 2017-06-27 Macronix International Co., Ltd. ReRAM array configuration for bipolar operation
US11264568B2 (en) * 2016-07-29 2022-03-01 Micron Technology, Inc. Textured memory cell structures
US9959928B1 (en) 2016-12-13 2018-05-01 Macronix International Co., Ltd. Iterative method and apparatus to program a programmable resistance memory element using stabilizing pulses
TWI612701B (zh) * 2017-01-25 2018-01-21 華邦電子股份有限公司 導電橋接式隨機存取記憶體及其製造方法
CN108400237B (zh) * 2017-02-07 2022-01-14 华邦电子股份有限公司 导电桥接式随机存取存储器及其制造方法
WO2018175973A1 (en) 2017-03-23 2018-09-27 Arizona Board Of Regents On Behalf Of Arizona State University Physical unclonable functions with copper-silicon oxide programmable metallization cells
US11437573B2 (en) 2018-03-29 2022-09-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
US11476416B2 (en) * 2018-03-29 2022-10-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
US11289650B2 (en) * 2019-03-04 2022-03-29 International Business Machines Corporation Stacked access device and resistive memory
US11244722B2 (en) 2019-09-20 2022-02-08 Arizona Board Of Regents On Behalf Of Arizona State University Programmable interposers for electrically connecting integrated circuits
US11289540B2 (en) 2019-10-15 2022-03-29 Macronix International Co., Ltd. Semiconductor device and memory cell
US11935843B2 (en) 2019-12-09 2024-03-19 Arizona Board Of Regents On Behalf Of Arizona State University Physical unclonable functions with silicon-rich dielectric devices
US11362276B2 (en) 2020-03-27 2022-06-14 Macronix International Co., Ltd. High thermal stability SiOx doped GeSbTe materials suitable for embedded PCM application
US20230172079A1 (en) * 2020-04-30 2023-06-01 Arizona Board Of Regents On Behalf Of Arizona State University Lateral programmable metallization cell devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200733102A (en) * 2006-01-19 2007-09-01 Elpida Memory Inc Non-volatile memory element and method of manufacturing the same
US20090218567A1 (en) * 2008-02-29 2009-09-03 Varughese Mathew Conductive bridge random access memory device and method of making the same
TW200947674A (en) * 2007-11-29 2009-11-16 Sony Corp Memory cell

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7675766B2 (en) * 2000-02-11 2010-03-09 Axon Technologies Corporation Microelectric programmable device and methods of forming and programming the same
US6727192B2 (en) 2001-03-01 2004-04-27 Micron Technology, Inc. Methods of metal doping a chalcogenide material
US6809362B2 (en) * 2002-02-20 2004-10-26 Micron Technology, Inc. Multiple data state memory cell
WO2005124788A2 (en) * 2004-06-14 2005-12-29 Axon Technologies Corporation Nanoscale programmable structures and methods of forming and using same
US20060045974A1 (en) * 2004-08-25 2006-03-02 Campbell Kristy A Wet chemical method to form silver-rich silver-selenide
US7897951B2 (en) * 2007-07-26 2011-03-01 Unity Semiconductor Corporation Continuous plane of thin-film materials for a two-terminal cross-point memory
KR100683854B1 (ko) * 2005-09-06 2007-02-15 삼성전자주식회사 비휘발성 기억 소자의 형성 방법
JP4991155B2 (ja) * 2006-01-19 2012-08-01 株式会社東芝 半導体記憶装置
US20080094885A1 (en) * 2006-10-24 2008-04-24 Macronix International Co., Ltd. Bistable Resistance Random Access Memory Structures with Multiple Memory Layers and Multilevel Memory States
US7704789B2 (en) * 2007-02-05 2010-04-27 Intermolecular, Inc. Methods for forming resistive switching memory elements
US7382647B1 (en) 2007-02-27 2008-06-03 International Business Machines Corporation Rectifying element for a crosspoint based memory array architecture
KR100823177B1 (ko) * 2007-05-11 2008-04-21 삼성전자주식회사 반도체 소자 및 그 형성 방법
US8194433B2 (en) 2008-02-20 2012-06-05 Ovonyx, Inc. Method and apparatus for accessing a bidirectional memory
US8269203B2 (en) * 2009-07-02 2012-09-18 Actel Corporation Resistive RAM devices for programmable logic devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200733102A (en) * 2006-01-19 2007-09-01 Elpida Memory Inc Non-volatile memory element and method of manufacturing the same
TW200947674A (en) * 2007-11-29 2009-11-16 Sony Corp Memory cell
US20090218567A1 (en) * 2008-02-29 2009-09-03 Varughese Mathew Conductive bridge random access memory device and method of making the same

Also Published As

Publication number Publication date
CN102136547A (zh) 2011-07-27
US8134139B2 (en) 2012-03-13
CN102136547B (zh) 2013-05-08
TW201126781A (en) 2011-08-01
US20110180775A1 (en) 2011-07-28

Similar Documents

Publication Publication Date Title
TWI458148B (zh) 具有離子緩衝層之可程式金屬記憶胞裝置及其製造方法
US7888228B2 (en) Method of manufacturing an integrated circuit, an integrated circuit, and a memory module
US7659205B2 (en) Amorphous carbon-based non-volatile memory
EP2392037B1 (en) Programmable metallization memory cell with layered solid electrolyte structure
CN100440486C (zh) 具有电极层处理的相变随机存取存储器的制造方法
US7964862B2 (en) Phase change memory devices and methods for manufacturing the same
TWI400796B (zh) 具有雙重字元線和源極線之相變化記憶體及其操作方法
CN101180746B (zh) 硒化锡存储装置和制造该存储装置的方法
TW200947695A (en) Memory cell having a buried phase change region and method for fabricating the same
CN101789489A (zh) 相变存储器单元及形成的方法
US20090184310A1 (en) Memory cell with memory element contacting an inverted t-shaped bottom electrode
US8916845B2 (en) Low operational current phase change memory structures
US20070018148A1 (en) Phase change memory with U-shaped chalcogenide cell
KR20170089726A (ko) 스위칭 소자, 이의 제조 방법, 스위칭 소자를 선택 소자로서 포함하는 저항 변화 메모리 장치
KR20220021550A (ko) 정보 저장 물질 패턴 및 셀렉터 물질 패턴을 포함하는 반도체 장치
CN115148900A (zh) 电阻切换存储器件和用于形成电阻切换存储器件的方法
CN113838972A (zh) 存储装置及其形成方法
KR101213225B1 (ko) 상변화 메모리 소자를 이용한 비휘발성 프로그래머블 스위치 소자 및 그 제조 방법
US7599211B2 (en) Integrated circuit, resistivity changing memory device, memory module and method of fabricating an integrated circuit
US11380842B2 (en) Phase change memory cell with second conductive layer
JP7255853B2 (ja) 非線形抵抗素子、スイッチング素子、および非線形抵抗素子の製造方法
US11038106B1 (en) Phase change memory cell with a metal layer
US20090103351A1 (en) Integrated Circuit, Method of Manufacturing an Integrated Circuit, and Memory Module
JP7572058B2 (ja) 非線形抵抗素子、スイッチング素子、及び非線形抵抗素子の製造方法
JP7426119B2 (ja) 非線形抵抗素子、スイッチング素子、非線形抵抗素子の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent