CN104218028B - 静电放电保护结构及其形成方法 - Google Patents
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Abstract
一种静电放电保护结构及其形成方法，所述静电放电保护结构包括：半导体基片，贯穿所述半导体基片的硅通孔结构，所述硅通孔结构包括第一表面和第二表面；位于所述硅通孔结构的第一表面的隧穿介质层，所述隧穿介质层的面积大于所述硅通孔结构的俯视面积，使得所述隧穿介质层还覆盖硅通孔结构周围的部分半导体基片表面，且所述隧穿介质层内离散分布有金属材料。在未进行静电放电时，利用隧穿介质层使得第一电极和第二电极电学隔离；当静电放电时，由于静电电压很高，使得隧穿介质层内离散分布的金属材料之间发生隧穿效应，第一电极和第二电极导通，利用所述硅通孔结构进行静电放电，可以提高芯片的面积利用率。
Description
技术领域
本发明涉及静电保护技术，特别涉及一种利用硅通孔技术的静电放电保护结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，为达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高的集成度方向发展，其中一个发展方向即为硅通孔（Through Silicon Via，TSV）技术进行封装。利用硅通孔贯穿整个半导体基片，在堆叠的芯片和芯片之间形成电学通路，实现不同芯片之间电学连接。与以往的引线键合技术不同，利用硅通孔技术进行封装能够使得芯片在三维方向堆叠的密度最大，外形尺寸最小，并能大大改善芯片速度和低功耗的性能。
在现有技术中，通常都会在集成电路的I/O端口连接静电放电（Electro-Staticdischarge，ESD）保护结构，以保护集成电路免受静电放电的影响。由于静电放电时电压很高，可能会达到上百伏甚至上千伏，为了避免烧毁，利用现有技术形成的静电放电保护结构的所占的芯片面积都较大。当利用引线键合技术进行封装时，整个集成电路都位于一块完整的芯片中，只需要在有限个I/O端口连接所述静电放电保护结构。但当利用硅通孔技术进行封装时，由于整个集成电路被拆分并形成在不同的芯片上，因此，每一个堆叠的芯片的I/O端口都需要连接静电放电保护结构，静电放电保护结构所占的芯片面积就要成倍增加。同时由于在硅通孔内填充的材料为铜，当温度改变时，由于铜和半导体基片的热膨胀系数不相同，容易使得硅通孔对周围的半导体基片产生应力，使得在硅通孔周围形成的半导体器件的电学参数发生改变，不容易控制，因此，需要在所述硅通孔的周围设置有隔离区，在所述隔离区内不能形成半导体器件。由于所述隔离区也会占据很大一部分芯片面积，使得整体上芯片的面积利用率不高。
发明内容
本发明解决的问题是提供一种静电放电保护结构及其形成方法，既能有效的进行静电放电保护，又能有效地提高芯片的面积利用率。
为解决上述问题，本发明提供了一种静电放电保护结构，包括：半导体基片，贯穿所述半导体基片的硅通孔结构，所述硅通孔结构具有第一表面和第二表面；位于所述硅通孔结构的第一表面的隧穿介质层，所述隧穿介质层的面积大于所述硅通孔结构的俯视面积，使得所述隧穿介质层还覆盖硅通孔结构周围的部分半导体基片表面，且所述隧穿介质层内离散分布有金属材料；位于所述隧穿介质层表面的第一电极；位于所述硅通孔结构第二表面的第二电极。
可选的，所述隧穿介质层的材料为氧化硅或氮氧化硅。
可选的，所述隧穿介质层的厚度范围为10纳米～100纳米。
可选的，所述硅通孔结构包括：位于贯穿所述半导体基片的通孔内壁的绝缘层，位于所述绝缘层表面的扩散阻挡层，位于所述扩散阻挡层表面且填充满所述通孔的金属材料。
可选的，所述金属材料为铜。
可选的，所述第一电极和第二电极的材料为钨、铝、铜或多晶硅。
可选的，所述硅通孔结构的第一表面与半导体基片的形成有半导体器件的第一表面相对应，硅通孔结构的第二表面与半导体基片未形成半导体器件的第二表面相对应。
可选的，所述硅通孔结构的第一表面与半导体基片未形成有半导体器件的第二表面相对应，硅通孔结构的第二表面与半导体基片形成有半导体器件的第一表面相对应。
可选的，所述第一电极与静电放电输入端相连接，所述第二电极与接地端或电源端相连接。
可选的，所述第二电极与静电放电输入端相连接，所述第一电极与接地端或电源端相连接。
本发明还提供了一种静电放电保护结构的形成方法，包括：提供半导体基片，形成贯穿半导体基片的硅通孔结构，所述硅通孔结构具有第一表面和第二表面；在所述硅通孔结构的第一表面形成隧穿介质层，所述隧穿介质层的面积大于所述硅通孔结构的俯视面积，使得所述隧穿介质层还覆盖部分硅通孔结构周围的半导体基片表面；利用退火工艺使得硅通孔结构中的金属材料扩散到所述隧穿介质层内；在所述隧穿介质层表面形成第一电极；在所述硅通孔结构第二表面形成第二电极。
可选的，所述隧穿介质层的材料为氧化硅或氮氧化硅。
可选的，形成所述隧穿介质层的工艺为化学气相沉积工艺或正硅酸乙酯工艺。
可选的，所述退火工艺为低温退火工艺，退火温度范围为50摄氏度～400摄氏度，退火时间为30秒～600秒。
可选的，当所述硅通孔结构的第一表面与半导体基片的形成有半导体器件的第一表面相对应，硅通孔结构的第二表面与半导体基片未形成半导体器件的第二表面相对应时，形成所述第一电极和第二电极的具体步骤包括：在所述第一表面的半导体基底内形成硅通孔结构，在所述硅通孔结构的第一表面形成隧穿介质层，在所述隧穿介质层表面形成第一电极，对所述半导体基底第二表面进行减薄处理，直到暴露出所述硅通孔结构的第二表面，在所述硅通孔结构第二表面形成第二电极。
可选的，当所述硅通孔结构的第一表面与半导体基片未形成有半导体器件的第二表面相对应，硅通孔结构的第二表面与半导体基片形成有半导体器件的第一表面相对应时，形成所述第一电极和第二电极的具体步骤包括：在所述第一表面的半导体基底内形成硅通孔结构，在所述硅通孔结构的第二表面形成第二电极，对所述半导体基底第二表面进行减薄处理，直到暴露出所述硅通孔结构的第一表面，在所述硅通孔结构的第一表面形成隧穿介质层，在所述隧穿介质层表面形成第一电极。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的静电保护结构在硅通孔结构的第一表面和硅通孔结构周围的部分半导体基片表面形成隧穿介质层，由于硅通孔结构内填充有金属材料，所述金属材料经过退火工艺后会扩散到隧穿介质层中，同时由于所述隧穿介质层位于硅通孔结构的第一表面和硅通孔结构周围的部分半导体基片表面，即位于隔离区内，使得所述隧穿介质层受到应力作用而导致晶格被拉伸，金属材料更容易扩散，使得隧穿介质层内离散分布有金属材料。在未进行静电放电时，利用隧穿介质层使得第一电极和第二电极电学隔离；当静电放电时，由于静电电压很高，使得隧穿介质层内离散分布的金属材料之间发生隧穿效应，第一电极和第二电极导通，利用所述硅通孔结构进行静电放电。由于所述硅通孔的直径很大，静电放电不容易导致所述静电放电保护结构被烧毁；且所述静电放电保护结构形成在硅通孔结构的隔离区内，有效地利用了隔离区的面积；且不用在芯片的其他区域形成静电放电保护结构，有利于提高芯片的面积利用率。
进一步的，所述金属材料为铜，由于铜具有非常强的扩散能力，使得铜能扩散到隧穿介质层内的各个位置，由于相邻铜原子之间的距离远远小于隧穿介质层的厚度，当进行静电放电时，所述隧穿介质层内的相邻的铜原子之间容易发生隧穿效应，各个相邻的铜原子之间都发生隧穿效应，从而使得所述隧穿介质层的两侧电学连接，所述隧穿介质层导通，可以利用所述硅通孔结构进行静电放电。
附图说明
图1～图8是本发明实施例的静电放电保护结构的形成过程的剖面结构示意图；
图9、图10是本发明实施例的隧穿介质层的局部放大图；
图11是本发明实施例的静电电压与隧穿介质层的导通电流的I/V特性图。
具体实施方式
现有技术中利用硅通孔技术进行芯片封装时，由于堆叠的每一个芯片的I/O端都需要连接静电放电保护结构，且硅通孔周围设置有隔离区，所述隔离区内不能形成半导体器件，使得芯片的面积利用率不高。
为此，本发明实施例提供了一种静电放电保护结构及其形成方法，所述静电放电保护结构包括：半导体基片，贯穿所述半导体基片的硅通孔结构，所述硅通孔结构包括第一表面和第二表面；位于所述硅通孔结构的第一表面的隧穿介质层，所述隧穿介质层的面积大于所述硅通孔结构的俯视面积，使得所述隧穿介质层还覆盖硅通孔结构周围的部分半导体基片表面，且所述隧穿介质层内离散分布有金属材料；位于所述隧穿介质层表面的第一电极；位于所述硅通孔结构第二表面的第二电极。由于硅通孔结构内填充有金属材料，所述金属材料经过退火工艺后会扩散到隧穿介质层中，同时由于所述隧穿介质层位于硅通孔结构的第一表面和硅通孔结构周围的部分半导体基片表面，即位于隔离区内，使得所述隧穿介质层受到应力作用而导致晶格被拉伸，金属材料更容易扩散，使得隧穿介质层内离散分布有金属材料。在未进行静电放电时，利用隧穿介质层使得第一电极和第二电极电学隔离；当静电放电时，由于静电电压很高，使得隧穿介质层内离散分布的金属材料之间发生隧穿效应，第一电极和第二电极导通，利用所述硅通孔结构进行静电放电。由于所述硅通孔的直径很大，静电放电不容易导致所述静电放电保护结构被烧毁；且所述静电放电保护结构形成在硅通孔结构的隔离区内，有效地利用了隔离区的面积；且不用在芯片的其他区域形成静电放电保护结构，有利于提高芯片的面积利用率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例首先提供了一种静电放电保护结构的形成方法，请参考图图1～图8，为本发明实施例的静电放电保护结构的形成过程的剖面结构示意图。
具体的，请参考图1，提供半导体基片100，所述半导体基片100具有第一表面104和第二表面105。
所述半导体基片100包括半导体衬底101、位于半导体衬底101表面的半导体器件102和位于半导体衬底101、半导体器件102表面的层间介质层103，所述层间介质层103内还形成有将半导体器件102电学连接的金属互连结构（未图示），所述层间介质层103的表面（即半导体基片100形成有半导体器件102的表面）作为半导体基片100的第一表面104，与所述第一表面104相对的半导体基片100的表面（即半导体基片100未形成有半导体器件102的表面）作为半导体基片100的第二表面105。
所述半导体衬底101为硅衬底、锗衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底其中的一种。在本实施例中，所述半导体衬底101为硅衬底。所述半导体器件102包括MOS晶体管、电阻、电容等器件，在图1中，为了图示方便，本实施例中的半导体器件102为MOS晶体管。且由于在硅通孔内填充的材料为铜，当温度改变时，由于铜和半导体基片的热膨胀系数不相同，容易使得硅通孔对周围的半导体基片产生应力，使得在硅通孔周围形成的半导体器件的电学参数发生改变，不容易控制，所述半导体器件102都形成在硅通孔结构的对应的隔离区外，与硅通孔结构之间具有一定的距离，以避免硅通孔结构产生的应力对半导体器件的电学参数造成偏移。所述层间介质层103的材料为氧化硅、氮化硅、氮氧化硅或低K介质材料其中的一种或多种的堆叠结构，所述低K介质材料的介电常数小于3.9。
请参考图2，在所述半导体基片100的第一表面104形成通孔110，所述通孔110后续用于形成硅通孔结构。
形成所述通孔110的具体工艺包括：在所述半导体基片100的第一表面104形成硬掩膜层（未图示），在所述硬掩膜层表面形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜，对所述硬掩膜层和半导体基底100进行刻蚀，形成通孔110，所述通孔110贯穿层间介质层103和部分厚度的半导体衬底101。
请参考图3，在所述通孔110（请参考图2）内侧和底部表面形成绝缘层111，在所述绝缘层111表面形成扩散阻挡层112，在所述扩散阻挡层112表面填充满金属材料113，所述绝缘层111、扩散阻挡层112和金属材料113构成硅通孔结构114。
在本实施例中，所述绝缘层111的材料为氧化硅，利用所述绝缘层111将硅通孔结构114的金属材料与半导体基片100以及半导体基片100中的半导体器件102电学隔离。所述金属材料113为铜，由于铜具有非常强的扩散能力，使得后续利用扩散工艺可以将铜原子扩散到隧穿介质层中，同时为了避免铜扩散到半导体基片100中引起不必要的电学短路，因此在绝缘层111和金属材料113之间形成扩散阻挡层112以防止铜扩散到半导体基片100中，此外，所述扩散阻挡层112还能增加通孔内的金属材料（即硅通孔结构的铜）与通孔侧壁的粘附力。所述扩散阻挡层112的材料为氮化钛、氮化钽、氮化物、氮硅钽、钽、钛等其中的一种。
形成所述硅通孔结构114的具体结构为：在所述通孔110内形成绝缘材料层（未图示），在所述绝缘材料层表面形成扩散阻挡材料层（未图示），在所述扩散阻挡材料层表面形成金属材料层（未图示），所述金属材料层填充满所述通孔110，以所述半导体基片100表面为研磨停止层，对所述绝缘材料层、扩散阻挡材料层和金属材料层进行化学机械研磨，直到暴露出所述半导体基片100的第一表面，在所述通孔110内形成硅通孔结构114。
在本实施例中，与半导体基片100的第一表面104相对应的硅通孔结构114的表面作为硅通孔结构114的第一表面115，后续对半导体基片100的第二表面105进行减薄暴露出来的硅通孔结构114表面作为硅通孔结构114的第二表面，在所述硅通孔结构114的第一表面115形成隧穿介质层和第一电极。
在其他实施例中，所述与半导体基片的第一表面相对应的硅通孔结构表面作为硅通孔结构的第二表面，后续对半导体基片的第二表面进行减薄暴露出来的硅通孔结构表面作为硅通孔结构的第一表面，在所述硅通孔结构的第一表面形成隧穿介质层和第一电极。
请参考图4，在所述硅通孔结构114的第一表面115形成隧穿介质层120，所述隧穿介质层120的面积大于所述硅通孔结构114的俯视面积，使得所述隧穿介质层120还覆盖硅通孔结构140周围的部分半导体基片110表面。
所述隧穿介质层120的材料为氧化硅、氮氧化硅等绝缘介质材料，形成所述隧穿介质层120的工艺为化学气相沉积（CVD）工艺、正硅酸乙酯（TEOS）工艺等，所述化学气相沉积工艺包括等离子增强化学气相沉积（PECVD）工艺或低压化学气相沉积（LPCVD）工艺等。在没有施加静电电压时，利用所述工艺形成的隧穿介质层120使得硅通孔结构114与后续形成的第一电极之间电学隔离。在本实施例中，所述隧穿介质层120的材料为氮氧化硅，即SiXOYNZ，其中，X为1，Y的范围为0.1-2，Z的范围为0.05-1.3，在一实施例中，所述X、Y、Z的比例可以为1:0.42:0.39，在另一实施例中，所述X、Y、Z的比例也可以为1:1.93:0.08。在本实施例中，所述隧穿介质层120的厚度范围为10纳米～100纳米，使得硅通孔结构114的铜能充分扩散到隧穿介质层120内的各个位置。
由于所述隧穿介质层120的面积大于所述硅通孔结构114的俯视面积，使得所述硅通孔结构114的第一表面115和后续形成的第一电极之间都具有隧穿介质层120进行隔离，在不进行静电放电时，所述硅通孔结构114和第一电极之间保持电学隔离。同时，由于硅通孔结构114的周围区域的半导体基片100为隔离区，由于受到硅通孔结构114与半导体基片100之间存在热膨胀失配而产生的应力作用，所述隔离区的晶格发生形变，位于所述隔离区表面的隧穿介质层120的晶格也会发生形变，会更有利于铜原子在隧穿介质层120内的扩散。
请参考图5，利用退火工艺使得硅通孔结构114中的金属材料113扩散到所述隧穿介质层120内。
在本实施例中，所述退火工艺为低温退火工艺，退火温度范围为50摄氏度～400摄氏度，退火时间为30秒～600秒，在所述退火工艺后，所述硅通孔结构114中的铜原子扩散到所述隧穿介质层120内的各个位置，使得所述隧穿介质层120内离散分布有铜原子。
请参考图6，在所述半导体基片100的第一表面覆盖钝化层150，在所述隧穿介质层120表面形成第一电极130。
所述钝化层150的材料为氧化硅、氮氧化硅、氮化硅、树脂材料等，利用所述钝化层150保护半导体基片100，所述钝化层150暴露出所述隧穿介质层120的表面。
在本实施例中，由于所述第一电极130位于半导体基片100的第一表面104的一侧，因此所述第一电极130的材料为多晶硅、钨、铜、铝等，形成所述第一电极130后，将所述第一电极130与层间介质层112内的金属互连结构电学连接（未图示）。
请参考图7，对所述半导体基片100的第二表面105进行减薄处理，直到暴露出所述硅通孔结构114的第二表面116，使得所述硅通孔结构114贯穿所述半导体基片100的第二表面105。
所述减薄工艺包括机械减薄工艺和化学机械研磨工艺。
请参考图8，在所述硅通孔结构114的第二表面形成第二电极140。
所述第二电极140的材料为多晶硅、钨、铜、铝等。
在其他实施例中，还可以在所述第二电极和半导体基片的第二表面形成底部再分配层，利用所述底部再分配层将半导体基片的第二表面的焊盘的位置进行再分配，使得所述焊盘的位置与另一个芯片的焊盘位置相对应，有利于堆叠设置的芯片进行电学连接。
在本实施例中，所述第一电极130与静电放电输入端相连接，所述第二电极140与电源端Vdd或接地端Vss相连接。在其他实施例中，也可以将所述第二电极与静电放电输入端相连接，所述第一电极与电源端Vdd或接地端Vss相连接。
在其他实施例中，当所述硅通孔结构的第一表面与半导体基片未形成有半导体器件的第二表面相对应，硅通孔结构的第二表面与半导体基片形成有半导体器件的第一表面相对应时，在所述第一表面的半导体基底内形成硅通孔结构，在所述硅通孔结构的第二表面形成第二电极，对所述半导体基底第二表面进行减薄处理，直到暴露出所述硅通孔结构的第一表面，在所述硅通孔结构的第一表面形成隧穿介质层，在所述隧穿介质层表面形成第一电极。所述第一电极与静电放电输入端相连接，所述第二电极与电源端Vdd或接地端Vss相连接，或者，也可以将所述第二电极与静电放电输入端相连接，所述第一电极与电源端Vdd或接地端Vss相连接。
据此，本发明实施例还提供了一种静电放电保护结构，请参考图8，为所述静电放电保护结构的剖面结构示意图，具体包括：半导体基片100，贯穿所述半导体基片100的硅通孔结构114，所述硅通孔结构114包括第一表面115和第二表面116；位于所述硅通孔结构114的第一表面115的隧穿介质层120，所述隧穿介质层120的面积大于所述硅通孔结构114的俯视面积，使得所述隧穿介质层120还覆盖硅通孔结构114周围的部分半导体基片100表面，且所述隧穿介质层120内离散分布有金属材料121；位于所述隧穿介质层120表面的第一电极130；位于所述硅通孔结构114第二表面116的第二电极140。
所述隧穿介质层120的材料为氧化硅、或氮氧化硅等绝缘介质材料，所述隧穿介质层的厚度范围为10纳米～100纳米，使得硅通孔结构114的金属材料121能扩散到隧穿介质层120的各个位置。当没有施加静电电压时，所述隧穿介质层120绝缘，当静电电压施加在所述隧穿介质层120两端时，所述隧穿介质层120导通。
图9和图10为本发明实施例的隧穿介质层120的局部放大图。请参考图9，在所述退火工艺后，所述隧穿介质层120内离散分布有铜原子121，所述各个铜原子之间仍有一定的距离，因此所述隧穿介质层120仍然绝缘，在正常的工作电压（通常不会超过10伏）下，所述隧穿介质层120两侧不会电学连接。
请参考图10，当静电放电输入端有静电电压时，由于静电放电的电压很高，通常可以达到上百伏甚至上千伏。由于隧穿介质层120内离散分布有铜原子121，相邻铜原子之间的距离远远小于隧穿介质层120的厚度，因此所述隧穿介质层120内的相邻的铜原子121之间容易发生隧穿效应，各个相邻的铜原子121之间都发生隧穿效应，从而使得所述隧穿介质层120的两侧电学连接，所述隧穿介质层120导通，可以利用所述硅通孔结构进行静电放电。由于所述硅通孔结构通常很粗，静电放电的电流不会将所述静电放电保护结构烧毁。当静电电流被释放完毕时，静电电压变低，隧穿效应消失，所述隧穿介质层120两侧重新电学隔离。
请参考图11，为本发明实施例的静电电压与隧穿介质层的导通电流的I/V特性图。横坐标为静电电压，纵坐标为隧穿介质层的导通电流，从图中可以很容易地看出，当静电电压小于10伏时，导通电流为0安培，此时隧穿介质层120绝缘。当所述静电电压大于0伏且逐渐增大时，所述隧穿介质层的导通电流也逐渐增大，利用所述导通电流可以将静电电荷进行释放，从而降低静电电压，实现静电放电保护。
在本实施例中，所述硅通孔结构114的第一表面115与半导体基片100的形成有半导体器件的第一表面104相对应，硅通孔结构114的第二表面116与半导体基片100未形成半导体器件的第二表面105相对应，在所述硅通孔结构114的第一表面115形成隧穿介质层120。
在其他实施例中，所述硅通孔结构的第一表面与半导体基片未形成有半导体器件的第二表面相对应，硅通孔结构的第二表面与半导体基片形成有半导体器件的第一表面相对应，在所述硅通孔结构的第一表面形成隧穿介质层。
在本实施例中，所述第一电极130与静电放电输入端相连接，所述第二电极140与电源端Vdd或接地端Vss相连接。在其他实施例中，也可以将所述第二电极与静电放电输入端相连接，所述第一电极与电源端Vdd或接地端Vss相连接。
综上，本发明的静电保护结构在硅通孔结构的第一表面和硅通孔结构周围的部分半导体基片表面形成隧穿介质层，由于硅通孔结构内填充有金属材料，所述金属材料经过退火工艺后会扩散到隧穿介质层中，同时由于所述隧穿介质层位于硅通孔结构的第一表面和硅通孔结构周围的部分半导体基片表面，即位于隔离区内，使得所述隧穿介质层受到应力作用而导致晶格被拉伸，金属材料更容易扩散，使得隧穿介质层内离散分布有金属材料。在未进行静电放电时，利用隧穿介质层使得第一电极和第二电极电学隔离；当静电放电时，由于静电电压很高，使得隧穿介质层内离散分布的金属材料之间发生隧穿效应，第一电极和第二电极导通，利用所述硅通孔结构进行静电放电。由于所述硅通孔的直径很大，静电放电不容易导致所述静电放电保护结构被烧毁；且所述静电放电保护结构形成在硅通孔结构的隔离区内，有效地利用了隔离区的面积；且不用在芯片的其他区域形成静电放电保护结构，有利于提高芯片的面积利用率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种静电放电保护结构，其特征在于，包括：
半导体基片，贯穿所述半导体基片的硅通孔结构，所述硅通孔结构具有第一表面和第二表面；
位于所述硅通孔结构的第一表面的隧穿介质层，所述隧穿介质层的面积大于所述硅通孔结构的俯视面积，使得所述隧穿介质层还覆盖硅通孔结构周围的部分半导体基片表面，利用退火工艺使得硅通孔结构中的金属材料扩散到所述隧穿介质层内，使所述隧穿介质层内离散分布有金属材料；
位于所述隧穿介质层表面的第一电极；
位于所述硅通孔结构第二表面的第二电极。
2.如权利要求1所述的静电放电保护结构，其特征在于，所述隧穿介质层的材料为氧化硅或氮氧化硅。
3.如权利要求1所述的静电放电保护结构，其特征在于，所述隧穿介质层的厚度范围为10纳米～100纳米。
4.如权利要求1所述的静电放电保护结构，其特征在于，所述硅通孔结构包括：位于贯穿所述半导体基片的通孔内壁的绝缘层，位于所述绝缘层表面的扩散阻挡层，位于所述扩散阻挡层表面且填充满所述通孔的金属材料。
5.如权利要求4所述的静电放电保护结构，其特征在于，所述金属材料为铜。
6.如权利要求1所述的静电放电保护结构，其特征在于，所述第一电极和第二电极的材料为钨、铝、铜或多晶硅。
7.如权利要求1所述的静电放电保护结构，其特征在于，所述硅通孔结构的第一表面与半导体基片的形成有半导体器件的第一表面相对应，硅通孔结构的第二表面与半导体基片未形成半导体器件的第二表面相对应。
8.如权利要求1所述的静电放电保护结构，其特征在于，所述硅通孔结构的第一表面与半导体基片未形成有半导体器件的第二表面相对应，硅通孔结构的第二表面与半导体基片形成有半导体器件的第一表面相对应。
9.如权利要求1所述的静电放电保护结构，其特征在于，所述第一电极与静电放电输入端相连接，所述第二电极与接地端或电源端相连接。
10.如权利要求1所述的静电放电保护结构，其特征在于，所述第二电极与静电放电输入端相连接，所述第一电极与接地端或电源端相连接。
11.一种静电放电保护结构的形成方法，其特征在于，包括：
提供半导体基片，形成贯穿半导体基片的硅通孔结构，所述硅通孔结构具有第一表面和第二表面；
在所述硅通孔结构的第一表面形成隧穿介质层，所述隧穿介质层的面积大于所述硅通孔结构的俯视面积，使得所述隧穿介质层还覆盖部分硅通孔结构周围的半导体基片表面；
利用退火工艺使得硅通孔结构中的金属材料扩散到所述隧穿介质层内；
在所述隧穿介质层表面形成第一电极；
在所述硅通孔结构第二表面形成第二电极。
12.如权利要求11所述的静电放电保护结构的形成方法，其特征在于，所述隧穿介质层的材料为氧化硅或氮氧化硅。
13.如权利要求12所述的静电放电保护结构的形成方法，其特征在于，形成所述隧穿介质层的工艺为化学气相沉积工艺或正硅酸乙酯工艺。
14.如权利要求11所述的静电放电保护结构的形成方法，其特征在于，所述退火工艺为低温退火工艺，退火温度范围为50摄氏度～400摄氏度，退火时间为30秒～600秒。
15.如权利要求11所述的静电放电保护结构的形成方法，其特征在于，当所述硅通孔结构的第一表面与半导体基片的形成有半导体器件的第一表面相对应，硅通孔结构的第二表面与半导体基片未形成半导体器件的第二表面相对应时，形成所述第一电极和第二电极的具体步骤包括：在形成有半导体器件的所述第一表面的半导体基片内形成硅通孔结构，在所述硅通孔结构的第一表面形成隧穿介质层，在所述隧穿介质层表面形成第一电极，对所述半导体基片第二表面进行减薄处理，直到暴露出所述硅通孔结构的第二表面，在所述硅通孔结构第二表面形成第二电极。
16.如权利要求11所述的静电放电保护结构的形成方法，其特征在于，当所述硅通孔结构的第一表面与半导体基片未形成有半导体器件的第二表面相对应，硅通孔结构的第二表面与半导体基片形成有半导体器件的第一表面相对应时，形成所述第一电极和第二电极的具体步骤包括：在形成有半导体器件的所述第一表面的半导体基片内形成硅通孔结构，在所述硅通孔结构的第二表面形成第二电极，对所述半导体基片第二表面进行减薄处理，直到暴露出所述硅通孔结构的第一表面，在所述硅通孔结构的第一表面形成隧穿介质层，在所述隧穿介质层表面形成第一电极。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |