KR102633136B1 - 집적회로 칩과 이를 포함하는 집적회로 패키지 및 디스플레이 장치 - Google Patents

집적회로 칩과 이를 포함하는 집적회로 패키지 및 디스플레이 장치 Download PDF

Info

Publication number
KR102633136B1
KR102633136B1 KR1020190003284A KR20190003284A KR102633136B1 KR 102633136 B1 KR102633136 B1 KR 102633136B1 KR 1020190003284 A KR1020190003284 A KR 1020190003284A KR 20190003284 A KR20190003284 A KR 20190003284A KR 102633136 B1 KR102633136 B1 KR 102633136B1
Authority
KR
South Korea
Prior art keywords
integrated circuit
insulating film
semiconductor body
body layer
circuit chip
Prior art date
Application number
KR1020190003284A
Other languages
English (en)
Other versions
KR20200086918A (ko
Inventor
강준구
김영목
김운배
성대철
정윤석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190003284A priority Critical patent/KR102633136B1/ko
Priority to US16/589,589 priority patent/US11222853B2/en
Publication of KR20200086918A publication Critical patent/KR20200086918A/ko
Priority to US17/543,920 priority patent/US11721640B2/en
Application granted granted Critical
Publication of KR102633136B1 publication Critical patent/KR102633136B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03622—Manufacturing methods by patterning a pre-deposited material using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0391—Forming a passivation layer after forming the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05149—Manganese [Mn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05157—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/09102—Disposition the bonding areas being at different heights
    • H01L2224/09103—Disposition the bonding areas being at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

집적회로 칩은 벌크 기판, 매립 절연막, 및 반도체 바디층이 차례로 적층된 구조를 가지는 SOI 기판과, 상기 벌크 기판 내에서 상기 매립 절연막에 인접한 위치에 형성된 도전성 이온주입 영역과, 상기 반도체 바디층의 상기 활성면 위에 형성된 집적회로부와, 상기 집적회로부로부터 수평 방향으로 이격된 위치에 배치되고 상기 반도체 바디층 및 상기 매립 절연막을 수직 방향으로 관통하여 상기 도전성 이온주입 영역에 연결된 관통 전극부를 포함한다. 집적회로 패키지 및 디스플레이 장치는 상기 집적회로 칩을 포함한다.

Description

집적회로 칩과 이를 포함하는 집적회로 패키지 및 디스플레이 장치 {Integrated circuit chip, integrated circuit package and display apparatus including integrated circuit chip}
본 발명의 기술적 사상은 집적회로 칩과 이를 포함하는 집적회로 패키지 및 디스플레이 장치에 관한 것으로, 특히 전자기 차폐 구조물을 가지는 집적회로 칩과, 이를 포함하는 집적회로 패키지 및 디스플레이 장치에 관한 것이다.
디스플레이 장치에서 디스플레이 될 프레임의 프레임 레이트(frame rate)의 증가, 상기 디스플레이 장치의 해상도의 증가, 상기 디스플레이 장치에서 디스플레이 되는 3 차원 영상의 증가 등에 따라, 디스플레이 장치의 데이터 라인을 구동하기 위한 집적회로 칩에 포함되는 드라이버의 전력 소모가 많아지고 전류 피크가 증가하여 집적회로 칩에서 발생하는 EMI(electromagnetic interference)가 증가할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 EMI를 차폐하기 위한 구조물로 인한 면적 증가를 최소화하면서 EMI에 대한 내성을 확보할 수 있는 구조를 가지는 집적회로 칩을 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 EMI를 차폐하기 위한 구조물로 인한 면적 증가를 최소화하면서 EMI에 대한 내성을 확보할 수 있는 집적회로 칩을 포함하는 집적회로 패키지 및 디스플레이 장치를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 칩은 벌크 기판, 매립 절연막, 및 반도체 바디층이 차례로 적층된 구조를 가지는 SOI(semiconductor on insulator) 기판과, 상기 벌크 기판 내에서 상기 매립 절연막에 인접한 위치에 형성된 도전성 이온주입 영역과, 상기 반도체 바디층의 상기 활성면 위에 형성된 집적회로부와, 상기 집적회로부로부터 수평 방향으로 이격된 위치에 배치되고 상기 반도체 바디층 및 상기 매립 절연막을 수직 방향으로 관통하여 상기 도전성 이온주입 영역에 연결된 관통 전극부를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 칩은 활성면을 가지는 반도체 바디층, 상기 반도체 바디층 중 상기 활성면의 반대측 면에 접하는 매립 절연막, 및 상기 매립 절연막을 사이에 두고 상기 반도체 바디층과 대면하는 벌크 기판을 포함하는 SOI 기판과, 상기 벌크 기판 내에서 상기 매립 절연막에 인접한 위치에 형성된 도전성 이온주입 영역과, 상기 반도체 바디층의 상기 활성면 위에 형성된 집적회로부를 포함하는 FEOL(front-end-of-line) 구조와, 상기 FEOL 구조, 상기 반도체 바디층, 및 상기 매립 절연막을 수직 방향으로 관통하며, 상기 도전성 이온주입 영역에 접하는 제1 단부를 가지는 관통 전극부를 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 칩은 벌크 기판, 매립 절연막, 및 반도체 바디층이 차례로 적층된 구조를 가지는 SOI 기판과, 상기 벌크 기판 내에서 상기 매립 절연막에 인접한 위치에 형성된 적어도 하나의 도전성 이온주입 영역과, 상기 SOI 기판 위에 형성되고 상기 반도체 바디층의 활성면 위에 형성된 집적회로부를 포함하는 FEOL 구조와, 상기 FEOL 구조, 상기 반도체 바디층, 및 상기 매립 절연막을 수직 방향으로 관통하며, 상기 적어도 하나의 도전성 이온주입 영역에 연결된 제1 단부와, 상기 반도체 바디층으로부터 상기 FEOL 구조의 상면보다 수직 방향으로 더 멀리 돌출된 제2 단부를 가지는 적어도 하나의 관통 전극부를 포함하는 전자기 차폐 구조물과, 상기 적어도 하나의 관통 전극부의 상기 제2 단부에 전기적으로 연결되도록 구성된 적어도 하나의 연결 단자를 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 패키지는 지지 기판과, 상기 지지 기판 상에 형성된 복수의 배선과, 상기 지지 기판 상에 실장되고 상기 복수의 배선에 전기적으로 연결되도록 구성된 집적회로 칩을 포함하고, 상기 집적회로 칩은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 칩들 중 어느 하나로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 디스플레이 장치는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 칩들 중 어느 하나로 이루어지는 DDI(display driver IC) 칩과, 상기 DDI 칩의 제어에 따라 디스플레이 데이터를 표시하는 디스플레이 패널을 포함한다.
본 발명의 기술적 사상에 의한 집적회로 칩은 EMI를 차폐하기 위한 전자기 차폐 구조물이 집적회로 칩의 내부에 포함되어 있으므로 집적회로 칩의 외부에 EMI를 차폐하기 위한 별도의 차폐 구조물을 형성할 필요가 없고, 이에 따라 집적회로 칩의 외부에 차폐 구조물을 설치하기 위한 별도의 점유 면적을 필요로 하지 않는다. 따라서, 본 발명의 기술적 사상에 의한 집적회로 칩은 FFD(full front display)를 적용하는 디스플레이 장치에 유리하게 적용될 수 있다. 본 발명의 기술적 사상에 의한 디스플레이 장치는 EMI를 차폐하기 위한 차폐 구조물이 내부에 포함된 집적회로 칩을 포함하므로, 집적회로 칩의 외부에 별도의 차폐 구조물을 형성할 공간을 확보할 필요가 없다. 따라서, 디스플레이 장치의 테두리에서 베벨(bevel)을 최소화하여 화면 영역을 더 넓힐 수 있으며, 디스플레이 장치에서의 공간 활용성을 향상시킬 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 칩의 일부 영역의 평면도이고, 도 1b는 도 1a의 X1 - X1' 선 단면도이다.
도 2a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 칩의 일부 영역의 평면도이고, 도 2b는 도 2a의 X2 - X2' 선 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 칩의 일부 영역의 단면도이다.
도 4a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 칩의 일부 영역의 평면도이고, 도 4b는 도 4a의 X1 - X1' 선 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 칩의 일부 영역의 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 복수의 집적회로 칩의 개략적인 평면도이다.
도 7 내지 도 10은 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 칩의 예시적인 구성을 보여주는 평면도이다.
도 11a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 패키지의 개략적인 평면도이고, 도 11b는 도 11a의 B - B' 선 확대 단면도이다.
도 12는 본 발명의 기술적 사상에 의한 디스플레이 장치를 설명하기 위한 예시적인 블록도이다.
도 13a 내지 도 13m은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 칩의 예시적인 제조 방법을 설명하기 위한 단면도들이다.
도 14a 및 도 14b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 칩의 예시적인 제조 방법을 설명하기 위한 단면도들이다.
도 15a 내지 도 15h는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 칩의 예시적인 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 칩(100)의 일부 영역의 평면도이고, 도 1b는 도 1a의 X1 - X1' 선 단면도이다.
도 1a 및 도 1b를 참조하면, 집적회로 칩(100)은 벌크 기판(112), 매립 절연막(114), 및 반도체 바디층(116)이 차례로 적층된 구조를 가지는 SOI 기판(110)을 포함한다. 집적회로 칩(100)은 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)을 포함하고, SOI 기판(110)은 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에 걸쳐 연장될 수 있다.
벌크 기판(112) 및 반도체 바디층(116)은 반도체 층, 예를 들면 실리콘(Si) 층으로 이루어지고, 매립 절연막(114)은 실리콘 산화막으로 이루어질 수 있다.
벌크 기판(112)은 도전성 이온주입 영역(118)을 포함할 수 있다. 도전성 이온주입 영역(118)은 벌크 기판(112) 내에서 매립 절연막(114)에 인접한 위치에 형성될 수 있다. 벌크 기판(112)은 매립 절연막(114)에 접하는 제1 표면(112A)을 가질 수 있다. 도전성 이온주입 영역(118)은 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에서 도전성 이온주입 영역(118)은 벌크 기판(112)의 제1 표면(112A)에 전면적으로 형성될 수 있으며, 제1 표면(112A)으로부터 벌크 기판(112)의 내부로 일부 두께만큼 연장될 수 있다. 도전성 이온주입 영역(118)은 P++ 형 이온주입 영역 또는 N++ 형 이온주입 영역으로 이루어질 수 있다. 예를 들면, 도전성 이온주입 영역(118)은 보론(B)으로 도핑된 이온주입 영역으로 이루어질 수 있다.
반도체 바디층(116)은 활성면(116A)을 가질 수 있다. 매립 절연막(114)은 반도체 바디층(116) 중 활성면(116A)의 반대측 면에 접할 수 있다. 벌크 기판(112)은 매립 절연막(114)을 사이에 두고 반도체 바디층(116)과 대면할 수 있다.
SOI 기판(110)에서, 반도체 바디층(116)의 두께(TH1)는 매립 절연막(114)의 두께(TH2)보다 더 클 수 있다. 예를 들면, 반도체 바디층(116)의 두께(TH1)는 약 5 ∼ 10 μm이고, 매립 절연막(114)의 두께(TH2)는 약 50 ∼ 200 Å일 수 있다. 벌크 기판(112)은 약 5 ∼ 10 μm일 수 있다.
전자기 차폐 콘택 영역(I)은 전자기 차폐를 위한 도전 경로를 제공하는 전자기 차폐 구조물(102)을 포함할 수 있다. 집적회로 소자 영역(II)은 집적회로 칩(100)을 구성하는 다양한 회로들 및 다양한 배선 구조들을 포함할 수 있다.
집적회로 칩(100)은 SOI 기판(110) 상에 형성된 FEOL(front-end-of-line) 구조(120)를 포함할 수 있다. FEOL 구조(120)는 집적회로 소자 영역(II)에서 반도체 바디층(116)의 활성면(116A) 상에 형성된 다양한 회로들 및 다양한 배선 구조들을 포함하는 집적회로부(122)와, 집적회로부(122)를 구성하는 개별 소자들(individual devices)을 상호 절연하기 위한 층간절연막(124)을 포함할 수 있다. 집적회로부(122)는 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II) 중 집적회로 소자 영역(II)에만 형성되고, 층간절연막(124)은 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에서 각각 반도체 바디층(116)을 덮도록 형성될 수 있다.
집적회로부(122)는 다양한 종류의 복수의 개별 소자를 포함할 수 있다. 집적회로부(122)는 다양한 미세 전자 소자(microelectronic devices), 예를 들면 복수의 트랜지스터를 포함하는 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), MEMS(micro-electro-mechanical system), 능동 소자, 또는 수동 소자를 포함할 수 있다. 집적회로부(122)를 구성하는 복수의 개별 소자 중 일부는 반도체 바디층(116)의 도전 영역, 예를 들면 이온주입 영역으로 이루어지는 웰(well)에 전기적으로 연결되도록 구성될 수 있다. 상기 복수의 개별 소자는 각각 층간절연막(124)에 의해 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
FEOL 구조(120) 위에는 BEOL(back-end-of-line) 구조(130)가 형성될 수 있다. BEOL 구조(130)는 복수의 다층 배선 구조(132) 및 금속층간절연막(134)을 포함할 수 있다. 복수의 다층 배선 구조(132)는 각각 복수의 배선층(132A)과, 상기 복수의 배선층(132A) 각각의 사이에서 이들을 상호 연결하는 복수의 콘택 플러그(132B)를 포함할 수 있다. 복수의 다층 배선 구조(132)는 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II) 중 집적회로 소자 영역(II)에만 형성되고, 금속층간절연막(134)은 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에서 FEOL 구조(120)를 덮도록 형성될 수 있다.
복수의 다층 배선 구조(132)를 구성하는 복수의 배선층(132A) 및 복수의 콘택 플러그(132B)는 각각 금속층과 상기 금속층의 표면을 포위하는 도전성 배리어막을 포함할 수 있다. 상기 금속층은 Cu, W, Ta, Ti, Co, Mn, Al, 및 이들의 조합으로 이루어지고, 상기 도전성 배리어막은 Ta, Ti, TaN, TiN, AlN, WN 또는 이들의 조합으로 이루어질 수 있다. 복수의 다층 배선 구조(132) 각각에서 수직 방향(Z 방향)을 따라 차례로 적층되는 복수의 배선층(132A)을 포함할 수 있다. 복수의 배선층(132A)의 적층 수는 특별히 제한되지 않고 다양하게 선택될 수 있다. 금속층간절연막(134)에 의해 복수의 다층 배선 구조(132)가 상호 절연될 수 있다. 금속층간절연막(134)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다.
전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에서 BEOL 구조(130)는 제1 패시베이션막(142)으로 덮일 수 있다. 집적회로 소자 영역(II)에서 복수의 콘택 패드(144)가 제1 패시베이션막(142) 상에 형성될 수 있다. 복수의 콘택 패드(144)는 제1 패시베이션막(142)에 형성된 복수의 제1 콘택홀(142H)을 통해 복수의 다층 배선 구조(132)에 연결될 수 있다. 복수의 콘택 패드(144)는 각각 금속층과 상기 금속층의 표면을 포위하는 도전성 배리어막을 포함할 수 있다. 예를 들면, 상기 금속층은 Al로 이루어질 수 있다. 상기 도전성 배리어막은 Ti, TiN, 또는 이들의 조합으로 이루어질 수 있다. 제1 패시베이션막(142) 및 복수의 콘택 패드(144)는 제2 패시베이션막(146)으로 덮일 수 있다. 집적회로 소자 영역(II)에서 제2 패시베이션막(146)에는 복수의 제2 콘택홀(146H)이 형성될 수 있다. 제1 패시베이션막(142) 및 제2 패시베이션막(146)은 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
전자기 차폐 구조물(102)은 상호 일체로 연결된 관통 전극부(160E) 및 접지 패드부(160P)를 포함할 수 있다. 관통 전극부(160E)는 전자기 차폐 콘택 영역(I)에서 매립 절연막(114), 반도체 바디층(116), FEOL 구조(120)의 층간절연막(124), BEOL 구조(130)의 금속층간절연막(134), 제1 패시베이션막(142), 및 제2 패시베이션막(146)을 관통하는 관통 비아홀(TVH) 내에서 수직 방향(Z 방향)으로 길게 연장될 수 있다. 접지 패드부(160P)는 제2 패시베이션막(146) 위에서 수평 방향으로 길게 연장될 수 있다.
관통 전극부(160E)는 아일랜드 형상의 평면 구조를 가질 수 있다. 관통 전극부(160E)는 수직 방향(Z 방향)을 따라 상호 반대측인 제1 단부(E1) 및 제2 단부(E2)를 포함한다. 관통 전극부(160E)의 제1 단부(E1)는 도전성 이온주입 영역(118)에 접할 수 있다. 관통 전극부(160E)의 제2 단부(E2)는 접지 패드부(160P)에 일체로 연결될 수 있다. 반도체 바디층(116)의 활성면(116A)으로부터 제2 단부(E2)까지의 수직 거리는 반도체 바디층(116)의 활성면(116A)으로부터 BEOL 구조(130)의 상면(130T)까지의 수직 거리보다 더 클 수 있다. 따라서, 관통 전극부(160E)의 제2 단부(E2)는 BEOL 구조(130)의 상면(130T)의 상면보다 반도체 바디층(116)으로부터 수직 방향으로 더 멀리 돌출될 수 있다. 반도체 바디층(116)으로부터 접지 패드부(160P)까지의 수직 거리는 반도체 바디층(116)으로부터 복수의 콘택 패드(144) 중 어느 하나의 콘택 패드(144)까지의 수직 거리보다 더 클 수 있다.
전자기 차폐 콘택 영역(I)에는 관통 전극부(160E)로부터 수평 방향(예를 들면, X 방향 및 Y 방향)으로 이격된 위치에서 관통 전극부(160E)의 적어도 일부를 포위하는 그루브(G1)가 형성될 수 있다. 그루브(G1)는 매립 절연막(114), 반도체 바디층(116), FEOL 구조(120)의 층간절연막(124), BEOL 구조(130)의 금속층간절연막(134), 제1 패시베이션막(142), 및 제2 패시베이션막(146)을 관통하여 수직 방향(Z 방향)으로 연장되는 링 형상의 공간으로 이루어질 수 있다. 제2 패시베이션막(146)의 표면은 절연막(150)으로 덮일 수 있다. 절연막(150)은 그루브(G1)를 채우는 관통 절연부(150A)와, 제2 패시베이션막(146)의 상면을 덮는 절연 라이너부(150B)를 포함할 수 있다. 관통 절연부(150A)는 관통 전극부(160E)로부터 수평 방향으로 이격된 위치에서 관통 전극부(160E)의 적어도 일부를 포위할 수 있다. 전자기 차폐 구조물(102)의 접지 패드부(160P)는 절연 라이너부(150B)를 사이에 두고 제2 패시베이션막(146)으로부터 이격될 수 있다. 절연막(150)은 알루미늄 산화막 또는 하프늄 산화막으로 이루어질 수 있다. 일부 실시예들에서, 관통 절연부(150A)의 적어도 일부는 에어 갭(air gap)을 포함할 수 있다. 본 명세서에서 용어 "에어"는 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 의미할 수 있다. 관통 절연부(150A)는 매립 절연막(114), 반도체 바디층(116), FEOL 구조(120)의 층간절연막(124), BEOL 구조(130)의 금속층간절연막(134), 제1 패시베이션막(142), 및 제2 패시베이션막(146)을 관통하여 수직 방향(Z 방향)으로 연장되고, 링 형상의 평면 구조를 가질 수 있다.
관통 전극부(160E) 및 접지 패드부(160P)는 도전층(160)으로 이루어질 수 있다. 도전층(160)은 복수의 금속 및/또는 도전성 금속 질화물을 포함하는 다중막 구조를 가질 수 있다. 일부 실시예들에서, 도전층(160) 중 접지 패드부(160P)의 두께는 관통 전극부(160E)의 두께보다 더 클 수 있다. 도전층(160)은 관통 비아홀(TVH) 내부의 바닥면 및 측벽과 절연 라이너부(150B)의 상면을 컨포멀하게 덮는 제1 도전층(162)과, 제1 도전층(162) 위에서 절연 라이너부(150B)의 상면을 덮는 제2 도전층(164)을 포함할 수 있다. 제1 도전층(162)은 도전성 이온주입 영역(118)에 직접 접할 수 있다. 일부 실시예들에서, 제2 도전층(164)은 관통 비아홀(TVH)의 내부에는 형성되지 않고 관통 비아홀(TVH)의 외부에서 제1 도전층(162)을 덮을 수 있다. 다른 일부 실시예들에서, 제2 도전층(164)은 관통 비아홀(TVH)의 내부에서 제1 도전층(162)을 덮는 부분을 포함하도록 형성될 수도 있다. 일부 실시예들에서, 도전층(160)은 W, Al, Ti, TiN, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 도전층(162)은 Ti, TiN, 또는 이들의 조합으로 이루어지는 도전성 배리어막과 W 막의 조합을 포함하고, 제2 도전층(164)은 Ti, TiN, 또는 이들의 조합으로 이루어지는 도전성 배리어막과 Al 막의 조합을 포함할 수 있다.
관통 전극부(160E)는 절연막(150)의 절연 라이너부(150B), 제2 패시베이션막(146), 제1 패시베이션막(142), 금속층간절연막(134), 층간절연막(124), 반도체 바디층(116), 및 매립 절연막(114)을 관통하는 관통 비아홀(TVH) 내에서 수직 방향(Z 방향)으로 연장되며, 관통 비아홀(TVH) 내부에 내측 절연 공간(INS)을 한정하도록 대략 U 자형 단면 형상을 가질 수 있다. 관통 전극부(160E)는 절연 라이너부(150B), 제2 패시베이션막(146), 제1 패시베이션막(142), 금속층간절연막(134), 층간절연막(124), 반도체 바디층(116), 매립 절연막(114), 및 도전성 이온주입 영역(118)에 접할 수 있다.
관통 전극부(160E), 접지 패드부(160P), 및 절연막(150)은 제3 패시베이션막(170)으로 덮일 수 있다. 내측 절연 공간(INS)은 충전용 절연막(FL)으로 채워질 수 있다. 일 예에서, 충전용 절연막(FL)은 제3 패시베이션막(170)의 일부일 수 있다. 다른 예에서, 충전용 절연막(FL)은 제3 패시베이션막(170)과 다른 별도의 막이고, 제3 패시베이션막(170)은 충전용 절연막(FL) 및 전자기 차폐 구조물(102)을 덮을 수 있다. 충전용 절연막(FL)은 산화막, 질화막, 에어 갭, 또는 이들의 조합으로 이루어질 수 있다. 제3 패시베이션막(170)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
집적회로 칩(100)은 제3 패시베이션막(170) 위에 형성된 제1 연결 단자(182) 및 복수의 제2 연결 단자(184)를 포함할 수 있다. 제1 연결 단자(182)는 전자기 차폐 콘택 영역(I)에서 제3 패시베이션막(170)에 형성된 제1 콘택홀(C1)을 통해 접지 패드부(160P)에 연결될 수 있다. 복수의 제2 연결 단자(184)는 각각 집적회로 소자 영역(II)에서 제3 패시베이션막(170)에 형성된 제2 콘택홀(C2)을 통해 콘택 패드(144)에 연결될 수 있다. 도 1a에서, "CT11"은 접지 패드부(160P)와 제1 연결 단자(182)와의 사이의 콘택 영역을 나타내고, "CT12"는 콘택 패드(144)와 제2 연결 단자(184)와의 사이의 콘택 영역을 나타낸다.
제1 연결 단자(182)의 수직 길이는 복수의 제2 연결 단자(184) 각각의 수직 길이보다 더 작을 수 있다. 일부 실시예들에서, 제1 연결 단자(182) 및 복수의 제2 연결 단자(184)는 금(Au) 범프로 이루어질 수 있다.
도 2a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 칩(200)의 일부 영역의 평면도이고, 도 2b는 도 2a의 X2 - X2' 선 단면도이다.
도 2a 및 도 2b를 참조하면, 집적회로 칩(200)은 도 1a 및 도 1b에 예시한 집적회로 칩(100)과 대체로 동일한 구성을 가질 수 있다. 도 2a 및 도 2b에는 전자기 차폐 콘택 영역(I)만 도시되어 있으나, 집적회로 칩(200)은 도 1a 및 도 1b에 예시한 집적회로 소자 영역(II)을 더 포함할 수 있다.
집적회로 칩(200)은 전자기 차폐 콘택 영역(I)에 형성되고 전자기 차폐를 위한 도전 경로를 제공하는 전자기 차폐 구조물(202)을 포함할 수 있다. 전자기 차폐 구조물(202)은 도 1a 및 도 1b를 참조하여 설명한 전자기 차폐 구조물(102)과 대체로 동일한 구성을 가질 수 있다. 단, 전자기 차폐 구조물(202)은 접지 패드부(160Q)를 포함할 수 있다. 접지 패드부(160Q)는 관통 전극부(160E)에 일체로 연결되고 제2 패시베이션막(146) 위에서 수평 방향으로 연장될 수 있다. 접지 패드부(160Q) 상에는 서로 이격된 복수의 제1 연결 단자(182)가 연결될 수 있다. 복수의 제1 연결 단자(182)는 제3 패시베이션막(170)에 형성된 복수의 제1 콘택홀(C1)을 통해 접지 패드부(160P)에 연결될 수 있다. 도 2a에서, "CT13"은 접지 패드부(160Q)와 제1 연결 단자(182)와의 사이의 콘택 영역을 나타낸다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 칩(300)의 일부 영역의 단면도이다.
도 3을 참조하면, 집적회로 칩(300)은 도 1a 및 도 1b에 예시한 집적회로 칩(100)과 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 칩(300)은 도 1b에 예시한 도전성 이온주입 영역(118) 대신 도전성 이온주입 영역(318)을 포함한다. 집적회로 칩(300)은 전자기 차폐 콘택 영역(I)에서 전자기 차폐를 위한 도전 경로를 제공하는 전자기 차폐 구조물(302)을 포함할 수 있다. 전자기 차폐 구조물(302)은 도 1a 및 도 1b에 예시한 전자기 차폐 구조물(102)과 대체로 동일한 구성을 가진다. 단, 전자기 차폐 구조물(302)에서 관통 전극부(160E)의 제1 단부(E1)는 도전성 이온주입 영역(318)에 접할 수 있다.
도전성 이온주입 영역(318)은 벌크 기판(112) 중 관통 전극부(160E) 및 매립 절연막(114)에 접하는 제1 표면(112A)으로부터 관통 전극부(160E) 주위에 국부적으로 형성되고, 관통 전극부(160E)의 제1 단부(E1)는 도전성 이온주입 영역(318)으로 포위될 수 있다. 도전성 이온주입 영역(318)은 벌크 기판(112) 중 집적회로부(122)와 수직으로 오버랩되는 영역에는 형성되지 않고, 집적회로부(122)와 수직으로 오버랩되지 않는 영역에 형성될 수 있다. 도전성 이온주입 영역(318)은 벌크 기판(112) 중 전자기 차폐 콘택 영역(I)에만 형성되고 집적회로 소자 영역(II)에는 형성되지 않을 수 있다. 도전성 이온주입 영역(318)은 P++ 형 이온주입 영역 또는 N++ 형 이온주입 영역으로 이루어질 수 있다. 예를 들면, 도전성 이온주입 영역(318)은 보론(B)으로 도핑된 이온주입 영역으로 이루어질 수 있다.
도 4a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 칩(400)의 일부 영역의 평면도이고, 도 4b는 도 4a의 X1 - X1' 선 단면도이다.
도 4a 및 도 4b를 참조하면, 집적회로 칩(400)은 도 1a 및 도 1b에 예시한 집적회로 칩(100)과 대체로 동일한 구성을 가진다. 단, 집적회로 칩(400)의 BEOL 구조(430)는 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에 배치되는 복수의 다층 배선 구조(432)와, 복수의 다층 배선 구조(432) 각각의 사이를 절연하기 위한 금속층간절연막(434)을 포함한다.
집적회로 칩(400)은 전자기 차폐 콘택 영역(I)에 형성된 전자기 차폐 구조물(502)을 포함한다. 전자기 차폐 구조물(502)은 관통 전극부(420)와, 전자기 차폐 콘택 영역(I)에 배치되고 관통 전극부(420)에 연결되는 BEOL 구조(430)의 다층 배선 구조(432)와, 전자기 차폐 콘택 영역(I)에서 관통 전극부(420)에 연결된 다층 배선 구조(432)와 제1 연결 단자(482)와의 사이에 배치되어 이들을 상호 연결하는 콘택 패드(444)를 포함한다.
관통 전극부(420)는 전자기 차폐 콘택 영역(I)에서 매립 절연막(114), 반도체 바디층(116), 및 FEOL 구조(120)의 층간절연막(124)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 관통 전극부(420)는 금속 플러그(422)와 금속 플러그(422)의 표면을 덮는 도전성 배리어막(424)을 포함할 수 있다. 관통 전극부(420)의 저면은 도전성 이온주입 영역(118)에 접할 수 있다. 금속 플러그(422)는 Cu로 이루어질 수 있다. 도전성 배리어막(424)은 Ti, TiN, 또는 이들의 조합으로 이루어질 수 있다. 관통 전극부(420)는 비아 절연막(414)으로 포위될 수 있다. 비아 절연막(414)은 관통 전극부(420)의 외부 측벽에 접할 수 있다. 비아 절연막(414)은 실리콘 산화막으로 이루어질 수 있다.
BEOL 구조(430)에서, 복수의 다층 배선 구조(432)는 각각 복수의 배선층(432A)과, 복수의 배선층(432A) 각각의 사이에서 이들을 상호 연결하는 복수의 콘택 플러그(432B)를 포함할 수 있다. 복수의 배선층(432A), 복수의 콘택 플러그(432B), 및 금속층간절연막(434)의 구성 물질은 도 1a 및 도 1b를 참조하여 복수의 배선층(132A), 복수의 콘택 플러그(132B), 및 금속층간절연막(134)에 대하여 설명한 바와 대체로 동일하다.
복수의 다층 배선 구조(432)는 전자기 차폐 콘택 영역(I)에 배치되고 관통 전극부(420)에 접하는 제1 레벨 차폐 배선(SL1)을 포함할 수 있다. 제1 레벨 차폐 배선(SL1)은 집적회로 소자 영역(II)에 배치된 복수의 다층 배선 구조(432) 중 FEOL 구조(120)에 가장 가까운 복수의 제1 레벨 배선(ML1)과 동일 레벨에 배치될 수 있다. 금속층간절연막(434)은 제1 레벨 차폐 배선(SL1) 및 복수의 제1 레벨 배선(ML1) 각각의 사이를 절연하기 위하여 FEOL 구조(120) 위에 차례로 적층된 연마 정지막(412) 및 제1 레벨 절연막(434A)을 포함할 수 있다. 연마 정지막(412)은 실리콘 질화막 또는 실리콘 산질화막으로 이루어질 수 있다. 제1 레벨 절연막(434A)은 실리콘 질화막, 실리콘 산화막, 실리콘 탄화질화막, 또는 이들의 조합으로부터 선택되는 단일막 또는 다중막으로 이루어질 수 있다.
도 4b에는 제1 레벨 차폐 배선(SL1)이 관통 전극부(420)의 상면에 접하는 구성을 예시하였으나, 본 발명의 기술적 사상은 도 4b에 예시한 바에 한정되지 않는다. 예를 들면, 관통 전극부(420)는 복수의 다층 배선 구조(432) 중 FEOL 구조(120)로부터 가장 먼 마지막 레벨의 배선에 접하거나, 제1 레벨 차폐 배선(SL1)과 상기 마지막 레벨의 배선과의 사이의 임의의 레벨에 있는 배선에 접할 수 있다. 관통 전극부(420)가 접하는 배선의 레벨에 따라 관통 전극부(420)의 수직 방향 길이가 달라질 수 있다.
전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에서 BEOL 구조(430)는 제1 패시베이션막(142)으로 덮일 수 있다. 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에서 복수의 콘택 패드(444)가 제1 패시베이션막(142)에 형성된 복수의 제1 콘택홀(442H)을 통해 복수의 다층 배선 구조(432)에 연결될 수 있다. 복수의 콘택 패드(444)는 각각 금속층과 상기 금속층의 표면을 포위하는 도전성 배리어막을 포함할 수 있다. 복수의 콘택 패드(444)는 도 1a 및 도 1b를 참조하여 복수의 콘택 패드(144)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에서 제1 패시베이션막(142) 및 복수의 콘택 패드(444)는 제2 패시베이션막(146)으로 덮일 수 있다. 제2 패시베이션막(146)에는 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에 배치되는 복수의 제2 콘택홀(146H)이 형성될 수 있다.
집적회로 칩(400)은 제2 패시베이션막(146) 상에 형성된 제1 연결 단자(482) 및 복수의 제2 연결 단자(484)를 포함할 수 있다. 제1 연결 단자(482)는 전자기 차폐 콘택 영역(I)에서 제2 패시베이션막(146)에 형성된 제2 콘택홀(146H)을 통해 다층 배선 구조(432)에 연결될 수 있다. 복수의 제2 연결 단자(484)는 집적회로 소자 영역(II)에서 제2 패시베이션막(146)에 형성된 복수의 제2 콘택홀(146H)을 통해 복수의 다층 배선 구조(432)에 연결될 수 있다. 도 4a에서, "CT21"은 전자기 차폐 콘택 영역(I)에 있는 콘택 패드(444)와 제1 연결 단자(482)와의 사이의 콘택 영역을 나타내고, "CT22"는 집적회로 소자 영역(II)에 있는 콘택 패드(444)와 제2 연결 단자(484)와의 사이의 콘택 영역을 나타낸다.
제1 연결 단자(482)의 수직 길이는 복수의 제2 연결 단자(484) 각각의 수직 길이와 대략 동일 또는 유사할 수 있다. 일부 실시예들에서, 제1 연결 단자(482) 및 복수의 제2 연결 단자(484)는 금(Au) 범프로 이루어질 수 있다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 칩(500)의 일부 영역의 단면도이다.
도 5를 참조하면, 집적회로 칩(500)은 도 4a 및 도 4b에 예시한 집적회로 칩(100)과 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 칩(500)은 도 4b에 예시한 도전성 이온주입 영역(118) 대신 도전성 이온주입 영역(518)을 포함한다. 집적회로 칩(500)은 전자기 차폐 콘택 영역(I)에서 전자기 차폐를 위한 도전 경로를 제공하는 전자기 차폐 구조물(502)을 포함할 수 있다. 전자기 차폐 구조물(502)은 도 4a 및 도 4b에 예시한 전자기 차폐 구조물(402)과 대체로 동일한 구성을 가진다. 단, 전자기 차폐 구조물(502)에서 관통 전극부(420)의 일단은 도전성 이온주입 영역(518)에 접할 수 있다.
도전성 이온주입 영역(518)은 벌크 기판(112) 중 관통 전극부(420) 및 매립 절연막(114)에 접하는 제1 표면(112A)으로부터 관통 전극부(420) 주위에 국부적으로 형성될 수 있다. 도전성 이온주입 영역(518)은 벌크 기판(112) 중 집적회로부(122)와 수직으로 오버랩되는 영역에는 형성되지 않고, 집적회로부(122)와 수직으로 오버랩되지 않는 영역에 형성될 수 있다. 도전성 이온주입 영역(518)은 벌크 기판(112) 중 전자기 차폐 콘택 영역(I)에만 형성되고 집적회로 소자 영역(II)에는 형성되지 않을 수 있다. 도전성 이온주입 영역(518)의 보다 상세한 구성은 도 3을 참조하여 도전성 이온주입 영역(318)에 대하여 설명한 바와 같다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 복수의 집적회로 칩의 개략적인 평면도이다. 도 6에는 SOI 기판(110) 상에 형성된 복수의 집적회로 칩(600) 중 2 개의 풀샷(full-shot)(FS1, FS2)에 포함되는 복수의 집적회로 칩(600)이 예시되어 있다. 도 6에 예시한 복수의 집적회로 칩(600)은 소잉(sawing) 공정을 통해 서로 분리되어 개별화되기 전의 상태이다. SOI 기판(110) 상에서 복수의 집적회로 칩(600)은 각각 스크라이브 레인(SL)을 사이에 두고 서로 이격되어 있다. 풀샷(FS1, FS2)에는 각각 복수의 집적회로 칩(600)이 포함될 수 있다. 복수의 집적회로 칩(600)은 각각 도 1a 내지 도 5를 참조하여 설명한 집적회로 칩(100, 200, 300, 400, 500) 중 어느 하나의 구조를 가질 수 있다. SOI 기판(110)은 도 1b, 도 2b, 및 도 4b에 예시한 바와 같이 SOI 기판(110)의 벌크 기판(112)의 제1 표면(112A) 측에 전면적으로 형성된 도전성 이온주입 영역(118), 또는 도 3 및 도 5에 예시한 바와 같이 SOI 기판(110)의 벌크 기판(112) 중 전자기 차폐 콘택 영역(I)의 일부 영역에만 국부적으로 형성된 도전성 이온주입 영역(318, 518)을 포함할 수 있다.
복수의 집적회로 칩(600)은 각각 메모리 칩 또는 비메모리 칩일 수 있다. 일부 실시예들에서, 복수의 집적회로 칩(600)은 각각 DDI(display driver IC) 칩을 구성할 수 있다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 칩(600A)의 예시적인 구성을 보여주는 평면도이다.
도 7을 참조하면, 집적회로 칩(600A)은 도 6에 예시한 복수의 집적회로 칩(600) 중 적어도 일부를 구성할 수 있다. 집적회로 칩(600A)은 회로 영역(610)과, 회로 영역(610)의 주변에 배치된 주변 영역(620)을 포함할 수 있다. 도 7에는 편의상 회로 영역(610)과 주변 영역(620)과의 경계가 점선으로 표시되어 있으나, 회로 영역(610)과 주변 영역(620)과의 사이의 경계는 물리적으로 구별되지 않을 수 있다. 회로 영역(610) 및 주변 영역(620)은 도 1a 내지 도 5를 참조하여 설명한 집적회로 칩(100, 200, 300, 400, 500)의 집적회로 소자 영역(II)에 대응할 수 있다.
회로 영역(610)에는 복수의 구동회로 셀(612)과, 복수의 배선 패턴(도시 생략)이 배치될 수 있다. 주변 영역(620)에는 복수의 전극 패드(622)가 형성될 수 있다. 복수의 전극 패드(622)는 복수의 입력 전극 패드(622A) 및 복수의 출력 전극 패드(622B)를 포함할 수 있다. 복수의 구동회로 셀(612)은 각각 상기 복수의 배선 패턴을 통해 복수의 전극 패드(622)에 전기적으로 연결될 수 있다. 복수의 구동회로 셀(612)은 외부 장치, 예를 들면 외부의 인쇄회로 기판으로부터 입력 전극 패드(622A)를 통해 인가되는 구동 제어 신호들 및 전원 신호에 반응하여 디스플레이 패널, 예를 들면, 도 12에 예시한 디스플레이 패널(2300)을 구동시키기 위한 데이터 신호들을 생성하여 출력 전극 패드(622B)로 출력할 수 있다. 복수의 구동회로 셀(612)은 쉬프트 레지스터, 데이터 레지스터, 라인 래치부, 디지털-아날로그 변환부, 출력 버퍼부 등을 포함할 수 있으나, 이들에 한정되는 것은 아니다.
복수의 입력 전극 패드(622A)는 입력 연결 단자들과 함께 집적회로 칩(600A)의 입력부를 구성하고, 복수의 출력 전극 패드(622B)는 출력 연결 단자들과 함께 집적회로 칩(600)의 출력부를 구성할 수 있다. 일부 실시예들에서, 상기 입력 연결 단자들 및 출력 연결 단자들은 각각 도 1a 내지 도 5를 참조하여 설명한 복수의 제2 연결 단자(184, 484) 중에서 선택될 수 있다.
집적회로 칩(600A)은 전자기 차폐 구조물(630A)을 포함하는 전자기 차폐 콘택 영역(RA)을 가질 수 있다. 전자기 차폐 콘택 영역(RA)은 도 1a 내지 도 5를 참조하여 설명한 집적회로 칩(100, 200, 300, 400, 500)의 전자기 차폐 콘택 영역(I)에 대응할 수 있다. 도 7에는 전자기 차폐 콘택 영역(RA)에 아일랜드 형상의 평면 구조를 가지는 3 개의 전자기 차폐 구조물(630A)이 포함된 경우를 예시하였으나 이는 예시에 불과하며, 1 개, 2 개, 또는 4 개 이상의 전자기 차폐 구조물(630A)이 포함될 수도 있다. 전자기 차폐 콘택 영역(RA)은 집적회로 칩(600A)의 장변(L1)측 에지에 인접하게 배치되고, 복수의 전자기 차폐 구조물(630A)은 장변(L1)의 길이 방향을 따라 일렬로 배치될 수 있다. 집적회로 칩(600A)은 도 1a 내지 도 6을 참조하여 설명한 SOI 기판(110)을 포함할 수 있으며, 복수의 전자기 차폐 구조물(630A)은 각각 도 1a 내지 도 5를 참조하여 설명한 전자기 차폐 구조물(102, 202, 302, 402, 502) 중 어느 하나의 구조를 가질 수 있다.
도 8은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 칩(600B)의 예시적인 구성을 보여주는 평면도이다.
도 8을 참조하면, 집적회로 칩(600B)은 도 6에 예시한 복수의 집적회로 칩(600) 중 적어도 일부를 구성할 수 있다. 집적회로 칩(600B)은 도 7에 예시한 집적회로 칩(600A)과 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 칩(600B)은 전자기 차폐 구조물(630B)을 포함하는 전자기 차폐 콘택 영역(RB)을 가질 수 있다. 전자기 차폐 콘택 영역(RB)은 도 1a 내지 도 5를 참조하여 설명한 집적회로 칩(100, 200, 300, 400, 500)의 전자기 차폐 콘택 영역(I)에 대응할 수 있다. 도 8에는 전자기 차폐 콘택 영역(RA)에 아일랜드 형상의 평면 구조를 가지는 3 개의 전자기 차폐 구조물(630B)이 포함된 경우를 예시하였으나 이는 예시에 불과한 것으로, 1 개, 2 개, 또는 4 개 이상의 전자기 차폐 구조물(630B)이 포함될 수도 있다. 전자기 차폐 콘택 영역(RB)은 집적회로 칩(600B)의 단변(L2)측 에지에 인접하게 배치되고, 복수의 전자기 차폐 구조물(630B)은 단변(L2)의 길이 방향을 따라 일렬로 배치될 수 있다. 집적회로 칩(600B)은 도 1a 내지 도 6을 참조하여 설명한 SOI 기판(110)을 포함할 수 있으며, 복수의 전자기 차폐 구조물(630B)은 각각 도 1a 내지 도 5를 참조하여 설명한 전자기 차폐 구조물(102, 202, 302, 402, 502) 중 어느 하나의 구조를 가질 수 있다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 칩(600C)의 예시적인 구성을 보여주는 평면도이다.
도 9를 참조하면, 집적회로 칩(600C)은 도 6에 예시한 복수의 집적회로 칩(600) 중 적어도 일부를 구성할 수 있다. 집적회로 칩(600C)은 도 7에 예시한 집적회로 칩(600A)과 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 칩(600C)은 링(ring) 형상의 평면 구조를 가지는 전자기 차폐 구조물(630C)을 포함한다.
전자기 차폐 구조물(630C)은 회로 영역(610) 및 주변 영역(620)을 포위하도록 집적회로 칩(600C)의 에지에 인접하게 배치될 수 있으며, 장변(L1) 및 단변(L2) 각각의 길이 방향을 따라 연장될 수 있다. 집적회로 칩(600C)은 도 1a 내지 도 6을 참조하여 설명한 SOI 기판(110)을 포함할 수 있으며, 전자기 차폐 구조물(630C)은 각각 도 1b, 도 2b, 도 3, 도 4b, 및 도 5에 예시한 전자기 차폐 구조물(102, 202, 302, 402, 502) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 전자기 차폐 구조물들 중 어느 하나의 단면 구조를 가질 수 있다.
일부 실시예들에서, 전자기 차폐 구조물(630C)은 회로 영역(610) 및 주변 영역(620)에 형성된 회로들 및 배선 구조들의 물리적 손상을 보호하기 위한 크랙 스토퍼(crack stopper) 기능, 회로 영역(610) 및 주변 영역(620)에 형성된 회로들 및 배선 구조들을 습기로부터 보호하기 위한 습기 차단(moisture blocking) 기능, 또는 회로 영역(610) 및 주변 영역(620)에 형성된 회로들 및 배선 구조들에서 급격한 서지(surge)를 차단할 수 있는 ESD(electrostatic discharge) 기능을 수행할 수 있다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 칩(600D)의 예시적인 구성을 보여주는 평면도이다.
도 10을 참조하면, 집적회로 칩(600D)은 도 6에 예시한 복수의 집적회로 칩(600) 중 적어도 일부를 구성할 수 있다. 집적회로 칩(600D)은 도 9에 예시한 집적회로 칩(600C)과 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 칩(600D)은 집적회로 칩(600D)의 에지와 전자기 차폐 구조물(630C)과의 사이에 배치된 가드링(650)을 더 포함한다.
가드링(650)은 집적회로 칩(600D)의 회로 영역(610) 및 주변 영역(620)에 형성된 회로들 및 배선 구조들과 전자기 차폐 구조물(630C)을 보호하기 위한 도전체로 이루어질 수 있다. 예를 들면, 가드링(650)은 단일막 또는 다중막 구조의 금속막을 포함할 수 있다.
일부 실시예들에서, 가드링(650)은 회로 영역(610) 및 주변 영역(620)에 형성된 회로들 및 배선 구조들과 전자기 차폐 구조물(630C)의 물리적 손상을 보호하기 위한 크랙 스토퍼로서 기능할 수 있다. 다른 일부 실시예들에서, 가드링(650)은 회로 영역(610) 및 주변 영역(620)에 형성된 회로들 및 배선 구조들과 전자기 차폐 구조물(630C)을 습기로부터 보호하기 위한 습기 차단 기능을 수행할 수 있다. 또 다른 일부 실시예들에서, 가드링(650)은 회로 영역(610) 및 주변 영역(620)에 형성된 회로들 및 배선 구조들과 전자기 차폐 구조물(630C)에서 급격한 서지를 차단할 수 있는 ESD 기능을 수행할 수 있다.
집적회로 칩(600D)은 도 1a 내지 도 6을 참조하여 설명한 SOI 기판(110)을 포함할 수 있다.
도 7 내지 도 10을 참조하여 설명한 집적회로 칩(600A, 600B, 600C, 600D)은 도 1b, 도 2b, 및 도 4b에 예시한 바와 같이 SOI 기판(110)의 벌크 기판(112)에서 제1 표면(112A) 측에 전면적으로 형성된 도전성 이온주입 영역(118), 또는 도 3 및 도 5에 예시한 바와 같이 SOI 기판(110)의 벌크 기판(112) 중 전자기 차폐 콘택 영역(I)의 일부 영역에만 국부적으로 형성된 도전성 이온주입 영역(318, 518)을 포함할 수 있다.
도 10에 예시한 가드링(650)의 일단은 도전성 이온주입 영역(118), 도전성 이온주입 영역(318), 또는 도전성 이온주입 영역(518)에 전기적으로 연결되도록 구성될 수 있다. 이 경우, 집적회로 칩(600D)에서 가드링(650) 및 전자기 차폐 구조물(630C)에 접지 전압을 인가함으로써, 외부에서 유입되는 순간적인 ESD 및/또는 고전류 서지(surge)로부터 집적회로 칩(600D)을 보호할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 칩(100, 200, 300, 400, 500, 600, 600A, 600B, 600C, 600D)은 EMI를 차폐하기 위한 전자기 차폐 구조물(102, 202, 302, 402, 502)이 집적회로 칩(100, 200, 300, 400, 500, 600, 600A, 600B, 600C, 600D)의 내부에 포함되어 있다. 따라서, 집적회로 칩(100, 200, 300, 400, 500, 600, 600A, 600B, 600C, 600D)을 포함하는 집적회로 패키지는 집적회로 칩(100, 200, 300, 400, 500, 600, 600A, 600B, 600C, 600D)의 외부에 EMI를 차폐하기 위한 별도의 차폐 구조물을 형성할 필요가 없다. 따라서, 집적회로 칩의 외부에 별도의 차폐 구조물을 형성할 공간을 확보할 필요가 없으며, FFD(full front display)를 적용하는 디스플레이 장치에서도 유리하게 적용될 수 있다.
도 11a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 패키지(1000)의 개략적인 평면도이고, 도 11b는 도 11a의 B - B' 선 확대 단면도이다.
도 11a 및 도 11b를 참조하면, 집적회로 패키지(1000)는 집적회로 칩(1100)과, 집적회로 칩(1100)이 실장되는 실장면을 가지는 지지 기판(1200)을 포함할 수 있다.
일부 실시예들에서, 집적회로 칩(1100)은 외부 장치, 예를 들면 외부의 인쇄회로 기판으로부터 신호 전압을 입력 받아 화상 신호를 생성하고, 디스플레이 패널, 예를 들면, 도 12에 예시한 디스플레이 패널(2300)의 데이터 라인으로 상기 화상 신호를 출력하는 소스 구동 칩일 수 있다. 다른 일부 실시예들에서, 집적회로 칩(1100)은 트랜지스터의 온/오프 신호가 포함된 주사 신호를 생성하여 상기 디스플레이 패널의 게이트 라인으로 상기 주사 신호를 출력하는 게이트 구동 칩일 수 있다. 집적회로 칩(1100)은 도 1a 내지 도 10을 참조하여 설명한 집적회로 칩(100, 200, 300, 400, 500, 600, 600A, 600B, 600C, 600D) 중 어느 하나의 구조를 가질 수 있다.
일부 실시예들에서, 지지 기판(1200)은 가요성 필름으로 이루어질 수 있다. 예를 들면, 지지 기판(1200)은 폴리이미드(polyimide)를 포함할 수 있으나, 이에 한정되는 것은 아니다. 집적회로 칩(1100)은 복수의 전극 패드(622)와 복수의 전극 패드(622)에 연결된 연결 단자(660)를 통해 플립칩 본딩 방식으로 지지 기판(1200)의 실장면 위에 실장될 수 있다.
지지 기판(1200) 상에는 복수의 배선(1300)이 형성될 수 있다. 복수의 배선(1300)은 금속, 예를 들면 구리(Cu)로 이루어질 수 있다. 복수의 배선(1300)은 입력 배선부(1310) 및 출력 배선부(1320)를 포함할 수 있다. 복수의 입력 전극 패드(622A)는 입력 배선부(1310)를 통해 입력 배선 전극(1350)에 연결되고, 복수의 출력 전극 패드(622B)는 출력 배선부(1320)를 통해 출력 배선 전극(1360)에 연결될 수 있다.
도 11b에 예시한 바와 같이, 지지 기판(1200) 상에는 솔더 레지스트층(1400)이 형성될 수 있다. 솔더 레지스트층(1400)은 복수의 배선(1300)의 적어도 일부를 덮을 수 있다. 복수의 배선(1300) 중 입력 배선부(1310) 및 출력 배선부(1320) 각각에서 연결 단자(660)와 연결되는 부분은 솔더 레지스트층(1400)으로 덮이지 않을 수 있다. 솔더 레지스트층(1400)은 절연 잉크, 감광성 솔더 레지스트, 또는 솔더 레지스트 필름으로 이루어질 수 있다.
집적회로 칩(1100)과 지지 기판(1200)과의 사이의 결합 구조물들의 물리적 및/또는 화학적 손상을 방지하기 위하여, 집적회로 칩(1100)과 지지 기판(1200)과의 사이에 언더필 층(1700)이 채워질 수 있다. 언더필 층(1700)은 에폭시 수지로 이루어질 수 있다.
집적회로 칩(1100)은 적어도 하나의 전자기 차폐 구조물(1630)을 포함할 수 있다. 도 11a에는 집적회로 칩(1100)이 아일랜드 형상의 평면 구조를 가지는 1 개의 전자기 차폐 구조물(1630)을 포함하는 경우를 예시하였으나, 집적회로 칩(1100)은 복수의 전자기 차폐 구조물(1630)을 포함할 수도 있다. 다른 일부 실시예들에서, 집적회로 칩(1100)은 아일랜드 형상의 평면 구조를 가지는 전자기 차폐 구조물(1630) 대신 도 9를 참조하여 설명한 전자기 차폐 구조물(630C)과 유사하게 링 형상의 평면 구조를 가지는 전자기 차폐 구조물을 포함할 수도 있다. 전자기 차폐 구조물(1630)은 도 1a 내지 도 5를 참조하여 설명한 전자기 차폐 구조물(102, 202, 302, 402, 502) 중 어느 하나의 구조를 가질 수 있다.
지지 기판(1200) 상에는 접지 전극(1500)이 형성될 수 있다. 전자기 차폐 구조물(1630)은 복수의 배선(1300) 중에서 선택되는 어느 하나의 배선을 통해 접지 전극(1500)에 연결될 수 있다.
복수의 전극 패드(622) 및 복수의 배선(1300) 중 집적회로 칩(1100)과 수직 방향(Z 방향)으로 오버랩되는 부분들은 집적회로 칩(1100)의 하부에 배치될 수 있다. 따라서, 도 11a에 예시한 평면의 위에서 볼 때, 복수의 전극 패드(622) 및 복수의 배선(1300) 중 집적회로 칩(1100)으로 덮인 부분은 보이지 않을 수 있다.
본 발명의 기술적 사상에 의한 집적회로 패키지(1000)는 집적회로 칩(1100) 내부에 EMI를 차폐하기 위한 전자기 차폐 구조물을 포함하고 있으므로, 집적회로 칩(1100)의 외부에 EMI를 차폐하기 위한 별도의 차폐 구조물을 형성할 필요가 없다. 따라서, 집적회로 칩(1100)의 외부에 설치되는 별도의 차폐 구조물의 점유 면적 증가에 따른 구조적 한계를 극복할 수 있으며, FFD를 적용하는 디스플레이 장치에 유리하게 적용될 수 있다.
도 12는 본 발명의 기술적 사상에 의한 디스플레이 장치(2000)를 설명하기 위한 예시적인 블록도이다.
도 12를 참조하면, 디스플레이 장치(2000)는 어플리케이션 프로세서(application processor; 이하 "AP"라 함)(2100), DDI 칩(2200), 디스플레이 패널(2300)을 포함한다.
AP(2100)는 디스플레이 장치(2000)의 전반적인 동작을 제어하고, 클록(ECLK)에 응답하여 디스플레이 데이터를 갖는 데이터 패킷들(data packets)을 입출력 한다. 상기 데이터 패킷들은 디스플레이 데이터, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 데이터 활성화 신호(DE) 등을 포함할 수 있다.
DDI 칩(2200)은 AP(2100)로부터 데이터 패킷들을 입력 받고, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 데이터 활성화 신호(DE), 및 디스플레이 데이터(RGB Data)를 출력할 수 있다. 일부 실시예들에서, AP(2100) 및 DDI 칩(2200)은 MIPI(mobile industry processor interface), MDDI(mobile display digital interface), CDP(compact display port) 등과 같은 인터페이싱을 수행할 수 있다. 일부 실시예들에서, DDI 칩(2200)에는 AP(2100)와의 고속 직렬 인터페이스(high speed serial interface) 위하여 그래픽 메모리(graphic memory; GRAM)가 내장될 수 있다. 다른 일부 실시예들에서, DDI 칩(2200)은 AP(2100)와의 고속 직렬 인터페이스를 위하여 GRAM을 사용하지 않고 데이터 패킷들을 버퍼링해두었다가 디스플레이 데이터를 출력할 수도 있다.
DDI 칩(2200)은 도 1a 내지 도 10을 참조하여 설명한 집적회로 칩(100, 200, 300, 400, 500, 600, 600A, 600B, 600C, 600D) 중 어느 하나를 포함할 수 있다.
디스플레이 패널(2300)은 DDI 칩(2200)의 제어에 따라 디스플레이 데이터를 프레임(frame) 단위로 표시할 수 있다. 디스플레이 패널(2300)은 유기 발광 표시 패널(organic light emitting display panel; OLED), 액정 표시 패널(liquid crystal display panel; LCD), 플라즈마 표시 패널(plasma display panel; PDP), 전기영동 표시 패널(electrophoretic display panel), 또는 일렉트로웨팅 표시 패널(electrowetting display panel)로 이루어질 수 있다. 일부 실시예들에서, 디스플레이 패널(2300)은 터치 스크린(도시 생략)에 연결될 수 있으며, 상기 터치 스크린으로부터 감지 데이터를 입력 받도록 구성될 수 있다.
본 발명의 기술적 사상에 의한 디스플레이 장치(2000)에서, DDI 칩(2200)은 EMI를 차폐하기 위한 전자기 차폐 구조물, 예를 들면 전자기 차폐 구조물(102, 202, 302, 402, 502)을 포함할 수 있으며, 전자기 차폐 구조물(102, 202, 302, 402, 502)은 DDI 칩(2200)의 내부에 포함되어 있다. 따라서, DDI 칩(2200)을 포함하는 디스플레이 장치(2000)는 EMI를 차폐하기 위한 별도의 차폐 구조물을 DDI 칩(2200)의 외부에 구비할 필요가 없다. 따라서, 디스플레이 장치(2000)의 테두리에서 베벨(bevel)을 최소화하여 화면 영역을 더 넓힐 수 있으며, 공간 활용성을 향상시킬 수 있다.
도 13a 내지 도 13m은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 칩의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 13a 내지 도 13m을 참조하여 도 1a 및 도 1b에 예시한 집적회로 칩(100)의 예시적인 제조 방법을 설명한다.
도 13a를 참조하면, SOI 기판(110)을 준비한다.
SOI 기판(110)은 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)을 포함할 수 있다. SOI 기판(110)은 벌크 기판(112), 매립 절연막(114), 및 반도체 바디층(116)이 차례로 적층된 구조를 가질 수 있다. 벌크 기판(112) 내에서 매립 절연막(114)에 인접한 위치에 도전성 이온주입 영역(118)이 형성될 수 있다. 벌크 기판(112)은 매립 절연막(114)에 접하는 제1 표면(112A)과 그 반대측 제2 표면(112B)을 가질 수 있다. 도전성 이온주입 영역(118)을 포함하는 SOI 기판(110)을 형성하기 위하여, 벌크 기판(112) 상에 매립 절연막(114)을 형성한 후, 매립 절연막(114)을 통해 벌크 기판(112)에 도판트 이온을 주입하여, 제1 표면(112A)으로부터 벌크 기판(112)의 일부 두께에 걸쳐 벌크 기판(112)의 제1 표면(112A)을 따라 연장되는 도전성 이온주입 영역(118)을 형성할 수 있다. 그 후, 매립 절연막(114) 상에 반도체 바디층(116)을 형성할 수 있다. SOI 기판(110)에서, 반도체 바디층(116)의 두께(TH1)는 매립 절연막(114)의 두께(TH2)보다 더 클 수 있다.
도 13b를 참조하면, 반도체 바디층(116)의 활성면(116A) 위에 FEOL 구조(120)를 형성한다.
FEOL 구조(120)는 집적회로부(122)와, 집적회로부(122)를 구성하는 개별 소자들을 상호 절연하기 위한 층간절연막(124)을 포함할 수 있다. 집적회로부(122)는 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II) 중 집적회로 소자 영역(II)에만 형성될 수 있다. 층간절연막(124)은 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에서 반도체 바디층(116)을 덮도록 형성될 수 있다.
도 13c를 참조하면, FEOL 구조(120) 위에 BEOL 구조(130)를 형성한다.
BEOL 구조(130)는 복수의 다층 배선 구조(132) 및 금속층간절연막(134)을 포함할 수 있다. 복수의 다층 배선 구조(132)는 각각 복수의 배선층(132A)과, 상기 복수의 배선층(132A) 각각의 사이에서 이들을 상호 연결하는 복수의 콘택 플러그(132B)를 포함할 수 있다. 복수의 다층 배선 구조(132)는 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II) 중 집적회로 소자 영역(II)에만 형성될 수 있다. 금속층간절연막(134)은 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에서 반도체 바디층(116)을 덮도록 형성될 수 있다.
도 13d를 참조하면, 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에서 BEOL 구조(130)를 덮는 제1 패시베이션막(142)과, 집적회로 소자 영역(II)에서 복수의 다층 배선 구조(132)에 연결되는 복수의 콘택 패드(144)를 형성한다. 그 후, 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에서 제1 패시베이션막(142) 및 복수의 콘택 패드(144)를 덮는 제2 패시베이션막(146)을 형성한다.
복수의 콘택 패드(144)는 제1 패시베이션막(142)에 형성된 복수의 제1 콘택홀(142H)을 통해 복수의 다층 배선 구조(132)에 연결될 수 있다. 제2 패시베이션막(146)에는 복수의 콘택 패드(144) 각각의 상면 중 콘택 영역(144C)을 노출시키는 복수의 제2 콘택홀(146H)이 형성될 수 있다.
도 13e를 참조하면, 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에서 제2 패시베이션막(146)과 복수의 콘택 패드(144)를 덮는 제1 마스크 패턴(M1)을 형성한다. 제1 마스크 패턴(M1)에는 링 형상의 평면 구조를 가지는 제1 개구부(H1)가 형성될 수 있다. 제1 마스크 패턴(M1)은 포토레지스트 패턴으로 이루어질 수 있다.
제1 마스크 패턴(M1)을 식각 마스크로 이용하여 제1 개구부(H1)를 통해 노출되는 제2 패시베이션막(146)과, 그 하부의 제1 패시베이션막(142), 금속층간절연막(134), 층간절연막(124), 및 반도체 바디층(116)을 차례로 이방성 식각하여, 매립 절연막(114)을 노출시키는 바닥면을 가지는 그루브(G1)를 형성한다. 그루브(G1)는 링 형상의 평면 구조를 가질 수 있다.
도 13f를 참조하면, 도 13e의 결과물에서 제1 마스크 패턴(M1)을 제거하고, 그루브(G1)를 채우면서 제2 패시베이션막(146)의 표면 및 복수의 콘택 패드(144)의 표면을 덮는 절연막(150)을 형성한다. 절연막(150)은 그루브(G1)를 채우는 관통 절연부(150A)와, 그루브(G1)의 외부에서 제2 패시베이션막(146)의 표면 및 복수의 콘택 패드(144)의 표면을 덮는 절연 라이너부(150B)를 포함할 수 있다.
도 13g를 참조하면, 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에서 절연막(150) 상에 제2 개구부(H2)를 가지는 제2 마스크 패턴(M2)을 형성하고, 제2 마스크 패턴(M2)을 식각 마스크로 이용하여 제2 개구부(H2)를 통해 노출되는 절연 라이너부(150B)와, 그 하부의 제2 패시베이션막(146), 제1 패시베이션막(142), 금속층간절연막(134), 층간절연막(124), 반도체 바디층(116), 및 매립 절연막(114)을 차례로 이방성 식각하여, 도전성 이온주입 영역(118)을 노출시키는 바닥면을 가지는 관통 비아홀(TVH)을 형성한다. 제2 마스크 패턴(M2)은 포토레지스트 패턴으로 이루어질 수 있다. 관통 비아홀(TVH)은 관통 절연부(150A)에 의해 한정되는 평면 영역 내에서 관통 절연부(150A)로부터 이격된 위치에 형성될 수 있다.
도 13h를 참조하면, 도 13g의 결과물에서 제2 마스크 패턴(M2)을 제거하고, 관통 비아홀(TVH) 내부의 바닥면 및 측벽과 절연 라이너부(150B)의 상면을 덮는 도전층(160)을 형성한다.
도전층(160)은 관통 비아홀(TVH) 내부의 바닥면 및 측벽과 절연 라이너부(150B)의 상면을 컨포멀하게 덮는 제1 도전층(162)과, 제1 도전층(162) 위에서 절연 라이너부(150B)의 상면을 덮는 제2 도전층(164)을 포함할 수 있다. 일부 실시예들에서, 제2 도전층(164)을 형성하기 위한 증착 공정을 수행하는 동안 스텝 커버리지 등과 같은 증착 조건들을 제어하여 제2 도전층(164)이 관통 비아홀(TVH)의 내부에는 형성되지 않고 관통 비아홀(TVH)의 외부에서 제1 도전층(162)을 덮도록 형성될 수 있다. 다른 일부 실시예들에서, 제2 도전층(164)은 관통 비아홀(TVH)의 내부에서 제1 도전층(162)을 덮는 부분을 포함하도록 형성될 수도 있다. 도전층(160)이 형성된 후, 관통 비아홀(TVH) 내에는 도전층(160)에 의해 한정되는 내측 절연 공간(INS)이 남을 수 있다.
도 13i를 참조하면, 도전층(160)이 전자기 차폐 콘택 영역(I)에만 남도록 도전층(160)의 일부를 제거하여. 도전층(160)의 남은 부분으로 이루어지는 관통 전극부(160E) 및 접지 패드부(160P)를 형성한다. 관통 전극부(160E) 및 접지 패드부(160P)가 형성된 후, 접지 패드부(160P) 주위에서 절연 라이너부(150B)가 노출될 수 있다.
도 13j를 참조하면, 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에서 관통 전극부(160E), 접지 패드부(160P), 및 절연 라이너부(150B)를 덮는 제3 패시베이션막(170)을 형성한다.
내측 절연 공간(INS)은 충전용 절연막(FL)으로 채워질 수 있다. 일 예에서, 충전용 절연막(FL)은 제3 패시베이션막(170)의 일부일 수 있다. 다른 예에서, 충전용 절연막(FL)은 제3 패시베이션막(170)과 다른 별도의 막일 수 있다.
도 13k를 참조하면, 전자기 차폐 콘택 영역(I)에서 제3 패시베이션막(170)의 일부 영역을 제거하여 접지 패드부(160P)의 콘택 영역(CT11)을 노출시키는 제1 콘택홀(C1)을 형성하고, 집적회로 소자 영역(II)에서 제3 패시베이션막(170) 및 절연 라이너부(150B) 각각의 일부 영역들을 제거하여 복수의 콘택 패드(144) 각각의 의 콘택 영역(CT12)을 노출시키는 복수의 제2 콘택홀(C2)을 형성한다.
도 13l을 참조하면, 전자기 차폐 콘택 영역(I)에서 제1 콘택홀(C1)을 통해 접지 패드부(160P)에 연결되는 제1 연결 단자(182)와, 집적회로 소자 영역(II)에서 복수의 제2 콘택홀(C2)을 통해 복수의 콘택 패드(144)에 연결되는 복수의 제2 연결 단자(184)를 형성한다.
도 13m을 참조하면, 벌크 기판(112)의 박형화 공정(thinning process)을 수행한다. 상기 박형화 공정을 수행하기 위하여, 식각 공정, 연마 공정, 그라인딩 공정, 또는 이들을 조합한 공정들을 이용하여, 벌크 기판(112)의 제2 표면(112B)으로부터 벌크 기판(112)의 일부 두께 부분을 제거할 수 있다. 벌크 기판(112)의 박형화 공정을 수행하는 동안, SOI 기판(110) 상에서 제1 연결 단자(182) 및 복수의 제2 연결 단자(184)는 지지체(190)에 의해 보호될 수 있다. 지지체(190)는 경성 재질로 이루어지는 기판, 또는 연성 재질로 이루어지는 신축성 테이프를 포함할 수 있다. 상기 경성 재질로 이루어지는 기판은 글라스, 실리콘, 금속, 또는 폴리머로 이루어질 수 있다. 벌크 기판(112)의 박형화 공정을 수행하는 동안, 지지체(190)는 SOI 기판(110)의 휘어짐이나 손상을 방지하고, SOI 기판(110) 상에 형성된 FEOL 구조(120), BEOL 구조(130), 제1 연결 단자(182), 복수의 제2 연결 단자(184) 등을 보호할 수 있다. 그 후, 도 13m의 결과물로부터 지지체(190)를 제거하여 도 1a 및 도 1b에 예시한 집적회로 칩(100)을 제조할 수 있다.
도 2a 및 도 2b에 예시한 집적회로 칩(200)을 제조하기 위하여 도 13a 내지 도 13m을 참조하여 설명한 공정들을 이용할 수 있다. 단, 도 13i를 참조하여 설명한 공정에서, 도전층(160)의 일부를 제거하여 관통 전극부(160E) 및 접지 패드부(160P)를 형성할 때, 전자기 차폐 콘택 영역(I)에서 접지 패드부(160P) 대신 접지 패드부(160P)보다 X-Y 평면상에서 더 큰 면적을 가지는 접지 패드부(160Q)를 형성할 수 있다. 그 후, 도 13j를 참조하여 설명한 바와 같은 방법으로 제3 패시베이션막(170)을 형성하고, 도 13k를 참조하여 설명한 바와 유사한 방법으로 제3 패시베이션막(170) 중 일부를 제거하여 접지 패드부(160Q)를 노출시키는 복수의 제1 콘택홀(C1)을 형성할 수 있다. 복수의 제1 콘택홀(C1)은 수평 방향을 따라 서로 이격되도록 배치될 수 있다. 그 후, 도 13l을 참조하여 설명한 바와 유사한 방법으로 복수의 제1 콘택홀(C1)을 통해 접지 패드부(160P)에 연결되는 복수의 제1 연결 단자(182)를 형성하고, 도 13m을 참조하여 설명한 바와 같은 방법으로 벌크 기판(112)의 박형화 공정을 수행할 수 있다.
도 14a 및 도 14b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 칩의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 14a 및 도 14b을 참조하여 도 3에 예시한 집적회로 칩(300)의 예시적인 제조 방법을 설명한다.
도 14a를 참조하면, 도 13a 내지 도 13f를 참조하여 설명한 공정들을 수행한다. 단, 본 예에서는 SOI 기판(110)의 벌크 기판(112)에 도전성 이온주입 영역(118)을 형성하는 공정을 생략한다.
도 14b를 참조하면, 도 14a의 결과물에서 도 13g를 참조하여 설명한 바와 유사한 방법으로 관통 비아홀(TVH)을 형성한 후, 관통 비아홀(TVH)을 통해 벌크 기판(112)에 도판트 이온을 주입하여, 벌크 기판(112)에 도전성 이온주입 영역(318)을 형성한다. 그 후, 도 14b의 결과물에 대하여 도 13h 내지 도 13m을 참조하여 설명한 공정들을 수행하여 도 3에 예시한 집적회로 칩(300)을 제조할 수 있다.
도 15a 내지 도 15h는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 칩의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 15a 내지 도 15h를 참조하여 도 4a 및 도 4b에 예시한 집적회로 칩(400)의 예시적인 제조 방법을 설명한다.
도 15a를 참조하면, 도 13a 및 도 13b를 참조하여 설명한 바와 같은 방법으로 도전성 이온주입 영역(118)을 포함하는 SOI 기판(110) 상에 FEOL 구조(120)를 형성하는 공정까지 수행한다. 그 후, FEOL 구조(120) 위에 연마 정지막(412)과, 개구부(H41)를 가지는 마스크 패턴(41)을 차례로 형성한다. 마스크 패턴(M41)은 포토레지스트 패턴으로 이루어질 수 있다.
그 후, 마스크 패턴(M41)을 식각 마스크로 이용하여 개구부(H41)를 통해 노출되는 연마 정지막(412)과, 그 하부의 층간절연막(124), 반도체 바디층(116), 및 매립 절연막(114)을 차례로 이방성 식각하여, 도전성 이온주입 영역(118)을 노출시키는 바닥면을 가지는 관통 비아홀(TVH4)을 형성한다.
도 15b를 참조하면, 도 15a의 결과물에서 마스크 패턴(M41)을 제거하고, 관통 비아홀(TVH4) 내부의 측벽을 덮는 비아 절연막(414)과, 관통 비아홀(TVH4) 내에서 비아 절연막(414)에 의해 한정되는 공간을 채우는 관통 전극부(420)를 형성한다. 관통 전극부(420)는 금속 플러그(422)와 금속 플러그(422)의 표면을 덮는 도전성 배리어막(424)을 포함할 수 있다. 관통 전극부(420)의 저면은 도전성 이온주입 영역(118)에 접할 수 있다.
관통 전극부(420)를 형성하기 위한 예시적인 공정에서, 관통 비아홀(TVH4) 내부에 있는 비아 절연막(414)의 표면과 연마 정지막(412)의 상면을 컨포멀하게 덮는 도전성 배리어막(424)을 형성한 후, 도전성 배리어막(424) 위에서 관통 비아홀(TVH4)을 채우는 금속 플러그(422) 형성용 금속막을 형성하고, 연마 정지막(412)을 스토퍼(stopper)로 이용하여 도전성 배리어막(424) 및 상기 금속막을 CMP(chemical mechanical polishing) 공정에 의해 연마하여 도전성 배리어막(424) 및 상기 금속막이 관통 비아홀(TVH4) 내에만 남도록 할 수 있다.
도 15c를 참조하면, 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에서 관통 전극부(420) 및 연마 정지막(412)을 덮는 제1 레벨 절연막(434A)을 형성한다.
도 15d를 참조하면, 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에서 제1 레벨 절연막(434A) 및 연마 정지막(412)을 패터닝하여, 전자기 차폐 콘택 영역(I)에는 관통 전극부(420)를 노출시키는 제1 배선홀(LH41)을 형성하고, 집적회로 소자 영역(II)에는 FEOL 구조(120)에 포함된 집적회로부(122)의 도전 영역들을 노출시키는 복수의 제1 배선홀(LH42)을 형성한다. 그 후, 제1 배선홀(LH41)을 채우며 관통 전극부(420)에 접하는 제1 레벨 차폐 배선(SL1)과, 복수의 제1 배선홀(LH42)을 채우며 집적회로부(122)의 도전 영역들에 접하는 복수의 제1 레벨 배선(ML1)을 형성한다. 제1 레벨 차폐 배선(SL1) 및 복수의 제1 레벨 배선(ML1) 각각의 구성 물질은 각각 도 1a 및 도 1b를 참조하여 복수의 다층 배선 구조(132)를 구성하는 복수의 배선층(132A)의 구성 물질에 대하여 설명한 바와 동일하다.
도 15e를 참조하면, 도 15d의 결과물 상에 제1 레벨 차폐 배선(SL1) 및 복수의 제1 레벨 배선(ML1)을 포함하는 복수의 다층 배선 구조(432)와, 복수의 다층 배선 구조(432) 각각의 사이를 절연하기 위한 금속층간절연막(434)을 형성한다. 복수의 다층 배선 구조(432)는 각각 복수의 배선층(432A)과, 복수의 배선층(432A) 각각의 사이에서 이들을 상호 연결하는 복수의 콘택 플러그(432B)를 포함할 수 있다. 연마 정지막(412) 및 제1 레벨 절연막(434A)은 금속층간절연막(434)의 일부일 수 있다. 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에서, 복수의 다층 배선 구조(432) 및 금속층간절연막(434)은 BEOL 구조(430)를 구성할 수 있다.
도 15f를 참조하면, 도 13d를 참조하여 설명한 바와 유사한 방법으로, BEOL 구조(130)를 덮는 제1 패시베이션막(142)을 형성하고, 전자기 차폐 콘택 영역(I) 및 집적회로 소자 영역(II)에서 다층 배선 구조(132)에 연결되는 복수의 콘택 패드(444)을 형성한다. 복수의 콘택 패드(444)는 제1 패시베이션막(142)에 형성된 복수의 콘택홀(442H)을 통해 다층 배선 구조(432)에 연결될 수 있다.
그 후, 복수의 콘택 패드(444) 및 제1 패시베이션막(142)을 덮는 제2 패시베이션막(146)을 형성한다. 제2 패시베이션막(146)에는 복수의 콘택 패드(444) 각각의 콘택 영역(CT21, CT22)을 노출시키는 복수의 콘택홀(146H)이 형성될 수 있다.
도 15g를 참조하면, 도 13l을 참조하여 설명한 바와 유사한 방법으로, 전자기 차폐 콘택 영역(I)에서 콘택홀(146H)을 통해 콘택 패드(444)에 연결되는 제1 연결 단자(482)와, 집적회로 소자 영역(II)에서 콘택홀(146H)을 통해 복수의 콘택 패드(444)에 연결되는 복수의 제2 연결 단자(484)를 형성한다.
도 15h를 참조하면, 도 13m을 참조하여 설명한 바와 유사한 방법으로 벌크 기판(112)의 박형화 공정을 수행하여 벌크 기판(112)의 두께를 감소시켜 도 4a 및 도 4b에 예시한 집적회로 칩(400)을 제조할 수 있다.
도 5에 예시한 집적회로 칩(500)을 제조하기 위하여 도 15a 내지 도 15h를 참조하여 설명한 공정들을 이용할 수 있다. 단, 도 15a를 참조하여 설명한 공정에서 SOI 기판(110)의 벌크 기판(112)에 도전성 이온주입 영역(118)을 형성하는 공정을 생략하고, 관통 비아홀(TVH4)을 형성한 후, 도 14b를 참조하여 설명한 바와 유사한 방법으로 관통 비아홀(TVH4)을 통해 벌크 기판(112)에 도판트 이온을 주입하여 도전성 이온주입 영역(518)을 형성할 수 있다. 그 후, 도 15b 내지 도 15h를 참조하여 설명한 공정들을 수행하여 도 5에 예시한 집적회로 칩(500)을 제조할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102, 202, 302, 402, 502: 전자기 차폐 구조물, 110: SOI 기판, 118, 318, 518: 도전성 이온주입 영역.

Claims (20)

  1. 벌크 기판, 매립 절연막, 및 반도체 바디층이 차례로 적층된 구조를 가지는 SOI(semiconductor on insulator) 기판과,
    상기 벌크 기판 내에서 상기 매립 절연막에 인접한 위치에 형성된 도전성 이온주입 영역과,
    상기 반도체 바디층의 활성면 위에 형성된 집적회로부와,
    상기 집적회로부로부터 수평 방향으로 이격된 위치에 배치되고 상기 반도체 바디층 및 상기 매립 절연막을 수직 방향으로 관통하여 상기 도전성 이온주입 영역에 연결된 관통 전극부와,
    상기 집적회로부 상에 배치되고 상기 집적회로부에 연결되는 복수의 배선 구조와,
    상기 복수의 배선 구조를 상호 절연하며 상기 관통 전극부가 관통하는 금속층간절연막과,
    상기 복수의 배선 구조를 덮는 복수의 패시베이션막과,
    상기 복수의 패시베이션막의 상면 위에서 수평 방향으로 연장되고 상기 관통 전극부와 일체로 연결된 접지 패드부와,
    상기 복수의 패시베이션막 상에 형성되고, 상기 접지 패드부에 연결된 제1 연결 단자와,
    상기 복수의 배선 구조 중 적어도 하나의 배선 구조에 연결된 적어도 하나의 콘택 패드와,
    상기 복수의 패시베이션막 상에 형성되고, 상기 적어도 하나의 콘택 패드에 연결된 적어도 하나의 제2 연결 단자를 포함하고,
    상기 반도체 바디층으로부터 상기 접지 패드부까지의 수직 거리는 상기 반도체 바디층으로부터 상기 적어도 하나의 콘택 패드까지의 수직 거리보다 더 크고,
    상기 제1 연결 단자의 수직 길이는 상기 적어도 하나의 제2 연결 단자의 수직 길이보다 더 작은 집적회로 칩.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 도전성 이온주입 영역은 상기 벌크 기판 중 상기 매립 절연막에 접하는 표면에 전면적으로 형성된 집적회로 칩.
  5. 제1항에 있어서,
    상기 도전성 이온주입 영역은 상기 벌크 기판 중 상기 집적회로부와 수직으로 오버랩되지 않는 영역에서 상기 관통 전극부 주위에 국부적으로 형성된 집적회로 칩.
  6. 삭제
  7. 제1항에 있어서,
    상기 관통 전극부로부터 수평 방향으로 이격된 위치에서 상기 관통 전극부의 적어도 일부를 포위하고, 상기 반도체 바디층 및 상기 매립 절연막을 관통하여 수직 방향으로 연장되는 관통 절연부를 더 포함하는 집적회로 칩.
  8. 제1항에 있어서,
    상기 관통 전극부의 외부 측벽에 접하고 상기 관통 전극부를 포위하는 비아 절연막을 더 포함하는 집적회로 칩.
  9. 활성면을 가지는 반도체 바디층, 상기 반도체 바디층 중 상기 활성면의 반대측 면에 접하는 매립 절연막, 및 상기 매립 절연막을 사이에 두고 상기 반도체 바디층과 대면하는 벌크 기판을 포함하는 SOI 기판과,
    상기 벌크 기판 내에서 상기 매립 절연막에 인접한 위치에 형성된 도전성 이온주입 영역과,
    상기 반도체 바디층의 상기 활성면 위에 형성된 집적회로부를 포함하는 FEOL(front-end-of-line) 구조와,
    상기 FEOL 구조, 상기 반도체 바디층, 및 상기 매립 절연막을 수직 방향으로 관통하며, 상기 도전성 이온주입 영역에 접하는 제1 단부를 가지는 관통 전극부와,
    상기 FEOL 구조 상에 형성되고 상기 집적회로부에 연결되는 복수의 배선 구조를 포함하는 BEOL(back-end-of-line) 구조와,
    상기 BEOL 구조를 덮는 복수의 패시베이션막과,
    상기 복수의 패시베이션막의 상면 위에서 수평 방향으로 연장되고 상기 관통 전극부와 일체로 연결된 접지 패드부과,
    상기 복수의 패시베이션막 상에 형성되고, 상기 접지 패드부에 연결된 제1 연결 단자와,
    상기 BEOL 구조에 포함된 상기 복수의 배선 구조 중 적어도 하나의 배선 구조에 연결된 적어도 하나의 콘택 패드와,
    상기 복수의 패시베이션막 상에 형성되고, 상기 적어도 하나의 콘택 패드에 연결된 적어도 하나의 제2 연결 단자를 포함하고,
    상기 관통 전극부는 상기 BEOL 구조를 상기 수직 방향으로 관통하는 부분을 포함하고,
    상기 반도체 바디층으로부터 상기 접지 패드부까지의 수직 거리는 상기 반도체 바디층으로부터 상기 적어도 하나의 콘택 패드까지의 수직 거리보다 더 크고,
    상기 제1 연결 단자의 수직 길이는 상기 적어도 하나의 제2 연결 단자의 수직 길이보다 더 작은 집적회로 칩.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 벌크 기판, 매립 절연막, 및 반도체 바디층이 차례로 적층된 구조를 가지는 SOI 기판과,
    상기 벌크 기판 내에서 상기 매립 절연막에 인접한 위치에 형성된 적어도 하나의 도전성 이온주입 영역과,
    상기 SOI 기판 위에 형성되고 상기 반도체 바디층의 활성면 위에 형성된 집적회로부를 포함하는 FEOL(front-end-of-line) 구조와,
    상기 FEOL 구조, 상기 반도체 바디층, 및 상기 매립 절연막을 수직 방향으로 관통하며, 상기 적어도 하나의 도전성 이온주입 영역에 연결된 제1 단부와, 상기 반도체 바디층으로부터 상기 FEOL 구조의 상면보다 수직 방향으로 더 멀리 돌출된 제2 단부를 가지는 관통 전극부를 포함하는 전자기 차폐 구조물과,
    상기 관통 전극부의 상기 제2 단부에 전기적으로 연결되도록 구성된 적어도 하나의 연결 단자와,
    상기 FEOL 구조 상에 형성되고 상기 집적회로부에 연결되는 복수의 배선 구조를 포함하는 BEOL(back-end-of-line) 구조와,
    상기 BEOL 구조를 덮는 복수의 패시베이션막과,
    상기 복수의 패시베이션막의 상면 위에서 수평 방향으로 연장되고 상기 관통 전극부와 일체로 연결된 접지 패드부과,
    상기 복수의 패시베이션막 상에 형성되고, 상기 접지 패드부에 연결된 제1 연결 단자와,
    상기 BEOL 구조에 포함된 상기 복수의 배선 구조 중 적어도 하나의 배선 구조에 연결된 적어도 하나의 콘택 패드와,
    상기 복수의 패시베이션막 상에 형성되고, 상기 적어도 하나의 콘택 패드에 연결된 적어도 하나의 제2 연결 단자를 포함하고,
    상기 관통 전극부는 상기 BEOL 구조를 상기 수직 방향으로 관통하는 부분을 포함하고,
    상기 반도체 바디층으로부터 상기 접지 패드부까지의 수직 거리는 상기 반도체 바디층으로부터 상기 적어도 하나의 콘택 패드까지의 수직 거리보다 더 크고,
    상기 제1 연결 단자의 수직 길이는 상기 적어도 하나의 제2 연결 단자의 수직 길이보다 더 작은 집적회로 칩.
  14. 제13항에 있어서,
    상기 SOI 기판에서 상기 반도체 바디층의 두께는 상기 매립 절연막의 두께보다 더 큰 집적회로 칩.
  15. 제13항에 있어서,
    상기 적어도 하나의 도전성 이온주입 영역은 적어도 하나의 관통 전극부의 상기 제1 단부에 접하는 집적회로 칩.
  16. 지지 기판과,
    상기 지지 기판 상에 형성된 복수의 배선과,
    제1항에 따른 집적회로 칩을 포함하고,
    상기 집적회로 칩은 상기 지지 기판 상에 실장되고 상기 복수의 배선에 전기적으로 연결되도록 구성되고,
    상기 집적회로 칩에 포함된 상기 관통 전극부 및 상기 접지 패드부는 전자기 차폐 구조물을 구성하는 집적회로 패키지.
  17. 제16항에 있어서,
    상기 지지 기판 상에 형성된 접지 전극을 더 포함하고,
    상기 전자기 차폐 구조물은 상기 복수의 배선 중에서 선택되는 어느 하나의 배선을 통해 상기 접지 전극에 연결된 집적회로 패키지.
  18. 제16항에 있어서,
    상기 전자기 차폐 구조물은 아일랜드 형상의 평면 구조를 가지는 집적회로 패키지.
  19. 제16항에 있어서,
    상기 전자기 차폐 구조물은 링 형상의 평면 구조를 가지는 집적회로 패키지.
  20. 제1항에 따른 집적회로 칩으로 이루어지는 DDI(display driver IC) 칩과,
    상기 DDI 칩의 제어에 따라 디스플레이 데이터를 표시하는 디스플레이 패널을 포함하는 디스플레이 장치.
KR1020190003284A 2019-01-10 2019-01-10 집적회로 칩과 이를 포함하는 집적회로 패키지 및 디스플레이 장치 KR102633136B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190003284A KR102633136B1 (ko) 2019-01-10 2019-01-10 집적회로 칩과 이를 포함하는 집적회로 패키지 및 디스플레이 장치
US16/589,589 US11222853B2 (en) 2019-01-10 2019-10-01 Integrated circuit chip, integrated circuit package and display apparatus including the integrated circuit chip
US17/543,920 US11721640B2 (en) 2019-01-10 2021-12-07 Integrated circuit chip, integrated circuit package and display apparatus including the integrated circuit chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190003284A KR102633136B1 (ko) 2019-01-10 2019-01-10 집적회로 칩과 이를 포함하는 집적회로 패키지 및 디스플레이 장치

Publications (2)

Publication Number Publication Date
KR20200086918A KR20200086918A (ko) 2020-07-20
KR102633136B1 true KR102633136B1 (ko) 2024-02-02

Family

ID=71517798

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190003284A KR102633136B1 (ko) 2019-01-10 2019-01-10 집적회로 칩과 이를 포함하는 집적회로 패키지 및 디스플레이 장치

Country Status (2)

Country Link
US (2) US11222853B2 (ko)
KR (1) KR102633136B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11101229B2 (en) * 2019-09-17 2021-08-24 Nanya Technology Corporation Semiconductor device and method for fabricating the same
CN114127914B (zh) * 2021-05-11 2023-05-26 英诺赛科(苏州)半导体有限公司 集成半导体器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080247101A1 (en) * 2007-04-09 2008-10-09 Advanced Micro Devices, Inc. Electronic device and method
JP2015005690A (ja) * 2013-06-24 2015-01-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2017112252A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Semiconductor package with trenched molding-based electromagnetic interference shielding

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121659A (en) * 1998-03-27 2000-09-19 International Business Machines Corporation Buried patterned conductor planes for semiconductor-on-insulator integrated circuit
US6358782B1 (en) * 1998-10-20 2002-03-19 Citizen Watch Co., Ltd. Method of fabricating a semiconductor device having a silicon-on-insulator substrate and an independent metal electrode connected to the support substrate
US7304354B2 (en) * 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
US20080142899A1 (en) * 2006-08-04 2008-06-19 Silicon Space Technology Corporation Radiation immunity of integrated circuits using backside die contact and electrically conductive layers
US7867893B2 (en) * 2007-06-28 2011-01-11 International Business Machines Corporation Method of forming an SOI substrate contact
US8501587B2 (en) * 2009-01-13 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated chips and methods of fabrication thereof
US8344416B2 (en) 2009-05-15 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits using guard rings for ESD, systems, and methods for forming the integrated circuits
US8264066B2 (en) * 2009-07-08 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Liner formation in 3DIC structures
US9401355B2 (en) 2011-12-16 2016-07-26 Infineon Technologies Ag Semiconductor device including a diode arranged in a trench
KR20130087233A (ko) * 2012-01-27 2013-08-06 삼성전자주식회사 가변 저항 메모리 장치 및 그 형성 방법
FR2993404B1 (fr) 2012-07-13 2014-08-22 Commissariat Energie Atomique Circuit integre sur soi comprenant un thyristor (scr) de protection contre des decharges electrostatiques
US9087719B2 (en) 2012-09-28 2015-07-21 Intel Corporation Extended drain non-planar MOSFETs for electrostatic discharge (ESD) protection
US10651054B2 (en) * 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US9607978B2 (en) 2013-01-30 2017-03-28 Microchip Technology Incorporated ESD-protection circuit for integrated circuit device
CN104218028B (zh) 2013-06-05 2018-03-30 中芯国际集成电路制造(上海)有限公司 静电放电保护结构及其形成方法
US9299640B2 (en) * 2013-07-16 2016-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Front-to-back bonding with through-substrate via (TSV)
FR3009432B1 (fr) 2013-08-05 2016-12-23 Commissariat Energie Atomique Circuit integre sur soi muni d'un dispositif de protection contre les decharges electrostatiques
US9893050B2 (en) 2015-06-30 2018-02-13 Nxp Usa, Inc. ESD protection structure
US11398516B2 (en) * 2019-08-29 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive contact for ion through-substrate via

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080247101A1 (en) * 2007-04-09 2008-10-09 Advanced Micro Devices, Inc. Electronic device and method
JP2015005690A (ja) * 2013-06-24 2015-01-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2017112252A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Semiconductor package with trenched molding-based electromagnetic interference shielding

Also Published As

Publication number Publication date
KR20200086918A (ko) 2020-07-20
US11721640B2 (en) 2023-08-08
US11222853B2 (en) 2022-01-11
US20200227359A1 (en) 2020-07-16
US20220093527A1 (en) 2022-03-24

Similar Documents

Publication Publication Date Title
US11121127B2 (en) Integrated circuit chips, integrated circuit packages including the integrated circuit chips, and display apparatuses including the integrated circuit chips
JP4846244B2 (ja) 半導体装置
EP2106617B1 (en) Trench isolation for reduced cross talk
KR102504834B1 (ko) 집적회로 칩 및 그 제조 방법과 집적회로 칩을 포함하는 집적회로 패키지 및 디스플레이 장치
CN101866897B (zh) 具有贯通电极的固体摄像器件
US11721640B2 (en) Integrated circuit chip, integrated circuit package and display apparatus including the integrated circuit chip
EP2311087B1 (en) Integrated circuit structure
US20150137388A1 (en) Semiconductor devices
KR101566593B1 (ko) 반도체 패키지
US10720396B2 (en) Semiconductor chip and semiconductor package having the same
KR102547557B1 (ko) 3차원 집적 회로를 위한 안테나 효과 보호 및 정전 방전 보호
CN109841576B (zh) 半导体器件、包括其的半导体晶片及半导体封装
US20220293433A1 (en) Seal Ring Designs Supporting Efficient Die to Die Routing
CN104112659A (zh) 晶片封装体、晶圆级晶片阵列及其制造方法
US8274146B2 (en) High frequency interconnect pad structure
CN112652593A (zh) 半导体结构及其形成方法
JP4610008B2 (ja) 半導体装置
US11810915B2 (en) Semiconductor package with redistribution substrate having embedded passive device
US20240088015A1 (en) Integrated circuit devices including via capacitors
JP5272052B2 (ja) 半導体装置
KR20240037531A (ko) 칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치
KR20230172418A (ko) 전자 장치 및 그 제조 방법
KR20140028947A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant