CN112652593A - 半导体结构及其形成方法 - Google Patents

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CN112652593A CN201910958246.2A CN201910958246A CN112652593A CN 112652593 A CN112652593 A CN 112652593A CN 201910958246 A CN201910958246 A CN 201910958246A CN 112652593 A CN112652593 A CN 112652593A
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Abstract

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。所述半导体结构包括：基底；第一导电结构，位于所述基底表面；布线层，沿垂直于所述基底的方向嵌入所述基底与所述第一导电结构之间，且所述布线层沿平行于所述基底的方向延伸出所述第一导电结构；第一插塞，沿垂直于所述基底的方向延伸，所述第一插塞的一端与所述布线层延伸出所述第一导电结构的端部电连接、另一端用于与外部电路连接。本发明解决了切割道尺寸缩小而导致的绕线不易布局的问题，避免了结构布局易违反设计原则的问题，确保了半导体结构后续测试结果的可靠性和稳定性。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着先进制造工艺的推进，以及为了提高晶圆的有效利用率，用于对半导体结构中的芯片进行电性测试的结构在设计上力求切割道的尺寸越来越小。电性测试结构通常包括呈阵列排布的焊盘(Pad)和位于焊盘周围的布线。所述焊盘用于进行探针测试和与外部线路电连接。然而，随着切割道尺寸的缩小，焊盘周围空间可供布线的面积缩小，增加了绕线布局难度。
为了解决这一技术问题，现有技术中所采用的方法是缩小焊盘尺寸，来增大可供布线的焊盘周边面积。虽然这种方式可以为布线提供充足的面积，但是，在进行晶圆测试的过程中，探针极易从较小尺寸的焊盘表面滑出，甚至扎到焊盘区域之外，导致WAT(WaferAcceptance Test，晶圆验收测试)结果不稳定、可靠性低，还极易造成探针的损坏。
因此，如何改善半导体结构中的绕线结构，避免因切割道尺寸缩小导致绕线不易布局的问题，提高半导体结构测试结果的可靠性和稳定性。
发明内容
本发明提供一种半导体结构及其形成方法，用于解决切割道尺寸缩小导致绕线不易布局的问题。
为了解决上述问题，本发明提供了一种半导体结构，包括：
基底；
第一导电结构，位于所述基底表面；
布线层，沿垂直于所述基底的方向嵌入所述基底与所述第一导电结构之间，且所述布线层沿平行于所述基底的方向延伸出所述第一导电结构；
第一插塞，沿垂直于所述基底的方向延伸，所述第一插塞的一端与所述布线层延伸出所述第一导电结构的端部电连接、另一端用于与外部电路连接。
可选的，所述基底为衬底，所述第一导电结构包括沿第一方向间隔排列的多个焊盘；
所述布线层包括位于所述基底与所述焊盘之间的若干条布线，每一所述布线的端部沿所述第一方向延伸出所述焊盘，且每一所述布线延伸出所述焊盘的端部设置有至少一所述第一插塞，所述第一方向与所述基底平行。
可选的，还包括：
连接层，沿垂直于所述基底的方向位于所述布线层上方且与多个所述焊盘同层设置，所述连接层的一端电连接位于一所述焊盘下方的一条布线端部的一所述第一插塞、另一端电连接另一所述焊盘。
可选的，在沿第二方向上，所述焊盘在垂直于所述基底方向上的投影覆盖位于其下方的多条所述布线，所述第二方向与所述基底平行、且与所述第一方向垂直。
可选的，所述基底包括衬底和位于所述衬底表面的第二导电结构，所述第一导电结构位于所述第二导电结构上方；
所述布线层包括位于所述第一导电结构与所述第二导电结构之间的多条布线，每一所述布线的端部延伸出所述第一导电结构，且每一所述布线延伸出所述第一导电结构的端部设置有至少一所述第一插塞。
可选的，还包括：
多个第二插塞，所述第二插塞的一端电连接所述第二导电结构、另一端电连接所述第一导电结构；
每一条所述布线自相邻两个所述第二插塞之间的间隙穿过。
可选的，所述第一导电结构的材料为金属材料，所述布线层的材料为多晶硅材料或金属材料。
为了解决上述问题，本发明还提供了一种半导体结构的形成方法，包括如下步骤：
提供基底；
形成布线层于所述基底表面；
形成第一插塞于所述布线层的端部，所述第一插塞沿垂直于所述基底的方向延伸，用于与外部电路连接；
形成第一导电结构于所述布线层之上，所述布线层形成有所述第一插塞的端部沿平行于所述基底的方向延伸出所述第一导电结构。
可选的，形成布线层于所述基底表面的具体步骤包括：
形成覆盖所述基底的第一介质层；
刻蚀所述第一介质层，形成暴露所述基底的第一开口；
沉积第一导电材料于所述第一开口内，形成所述布线层。
可选的，形成所述布线层的具体步骤包括：
刻蚀所述第一介质层，形成多个沿第二方向排列的第一开口，所述第一开口沿第一方向延伸且暴露所述基底，所述第一方向与所述基底平行，所述第二方向与所述基底平行且与所述第一方向垂直；
填充第一导电材料于多个所述第一开口内，形成包括多条布线的布线层。
可选的，形成第一插塞于所述布线层的端部的具体步骤包括：
形成覆盖所述第一介质层和所述布线层的第二介质层；
刻蚀所述第二介质层，形成暴露所述布线层的端部的第二开口；
沉积第二导电材料于所述第二开口内，形成所述第一插塞。
可选的，形成第一导电结构于所述布线层之上的具体步骤包括：
沉积第三导电材料于所述第二介质层表面，形成暴露所述第一插塞的所述第一导电结构。
可选的，所述第一导电结构包括沿第一方向间隔排列的多个焊盘，多个所述布线层一一分布于多个所述焊盘下方；
所述基底表面还包括位于一所述焊盘下方的相邻两条所述布线之间的第二插塞，所述第二插塞的一端电连接所述基底、另一端电连接一所述焊盘。
可选的，形成第一导电结构于所述布线层之上的具体步骤还包括：
沉积第三导电材料于所述第二介质层表面，形成暴露所述第一插塞的所述第一导电结构、并同时形成连接层，所述连接层的一端电连接位于一所述焊盘下方的一条布线端部的一所述第一插塞、另一端电连接另一所述焊盘。
可选的，所述基底包括衬底和位于所述衬底表面的第二导电结构；所述第一导电结构位于所述第二导电结构上方；
所述布线层包括位于所述第一导电结构与所述第二导电结构之间的多条布线，每一所述布线的端部延伸出所述第一导电结构，且每一所述布线延伸出所述第一导电结构的端部设置有至少一所述第一插塞。
可选的，所述半导体结构中包括多个第二插塞，所述第二插塞的一端电连接所述第二导电结构、另一端电连接所述第一导电结构；
每一条所述布线自相邻两个所述第二插塞之间的间隙穿过。
可选的，所述第一导电结构的材料为金属材料，所述布线层的材料为多晶硅材料或金属材料。
本发明提供的半导体结构及其形成方法，通过将布线层设置在基底与所述第一导电结构之间，并通过位于布线层端部的第一插塞与外界电路连接，避免了对与所述第一导电结构共平面的外围空间的占用，无需缩小第一导电结构的面积，解决了切割道尺寸缩小而导致的绕线不易布局的问题，避免了结构布局易违反设计原则的问题，确保了半导体结构后续测试结果的可靠性和稳定性。
附图说明
附图1是本发明具体实施方式中半导体结构的俯视示意图；
附图2是本发明具体实施方式中第一导电结构与布线层的截面结构示意图；
附图3A-3C是本发明具体实施方式中半导体结构的立体示意图；
附图4是本发明具体实施方式中半导体结构的形成方法流程图；
附图5A-5M是本发明具体实施方式在形成半导体结构的过程中主要的工艺结构示意图。
具体实施方式
下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种半导体结构，附图1是本发明具体实施方式中半导体结构的俯视示意图，附图2是本发明具体实施方式中第一导电结构与布线层的截面结构示意图，附图3A-3C是本发明具体实施方式中半导体结构的立体示意图。如图1-图2、图3A-图3C所示，本具体实施方式提供的半导体结构包括：
基底10；
第一导电结构11，位于所述基底10表面；
布线层，沿垂直于所述基底10的方向嵌入所述基底10与所述第一导电结构11之间，且所述布线层沿平行于所述基底10的方向延伸出所述第一导电结构11；
第一插塞13，沿垂直于所述基底10的方向延伸，所述第一插塞13的一端与所述布线层延伸出所述第一导电结构11的端部电连接、另一端用于与外部电路连接。
具体来说，所述第一导电结构11的材料也可以是钨、铜、铝等金属材料。所述第一导电结构11位于所述基底10之上，用于向所述基底10传递外界电信号。所述外部电路可以是用于向所述第一导电结构11传输外部电信号的电路，例如向所述第一导电结构11传输测试电信号的电路。在图1和图2所示角度下，部分位于所述第一导电结构11下方的所述布线层不可见，故以虚线表示。
本具体实施方式将所述布线层沿Z轴方向嵌入到所述基底10与所述第一导电结构11之间，避免了对与所述第一导电结构11共平面的外围区域(例如沿Y轴方向位于所述第一导电结构11外围的区域)的占用，使得即使在切割道尺寸较小的情况下，也能获得充分的布线空间，简化了半导体结构中的绕线布局工艺，避免了结构布局易违反设计原则的问题，确保了半导体结构后续测试结果的可靠性、以及半导体结构性能的稳定性。同时，用于引出所述布线层的所述第一插塞位于延伸出所述第一导电结构11的所述布线层的端部，从而不会对所述第一导电结构11的设置造成影响。
可选的，所述基底为衬底，所述第一导电结构11包括沿第一方向间隔排列的多个焊盘；
所述布线层包括位于所述基底10与所述焊盘之间的若干条布线12，每一所述布线12的端部沿所述第一方向延伸出所述焊盘，且每一所述布线12延伸出所述焊盘的端部设置有至少一所述第一插塞13，所述第一方向与所述基底10平行。
可选的，所述半导体结构还包括：
连接层，沿垂直于所述基底10的方向位于所述布线层上方且与多个所述焊盘同层设置，所述连接层的一端电连接位于所述焊盘下方的一条布线12端部的一所述第一插塞13、另一端电连接另一所述焊盘。
具体来说，所述基底10可以为形成有有源区(Active Area，AA)的半导体衬底，此时，所述布线层位于所述半导体衬底与所述第一导电结构之间。如图1、图2和图3A所示，所述第一导电结构11包括位于所述基底10表面、且沿X轴方向平行排列的多个焊盘，例如第一焊盘Pad1、第二焊盘Pad2、第三焊盘Pad3、……、第十九焊盘Pad19、第二十焊盘Pad20。所述第一导电结构11所包含的所述焊盘的数量，本领域技术人员可以根据集成电路的设计要求进行选择，例如根据电性能测试的要求。所述基底10表面还具有用于向所述布线层传输测试电信号的测试结构15。多个所述布线层一一分布于多个所述焊盘与所述基底10之间，即每一所述焊盘正下方都具有与其对应一个所述布线层，每一所述布线层中具有若干条沿Y轴方向平行排列的所述布线12，每一条所述布线12呈沿X轴方向延伸的长条状。每一条所述布线12延伸出所述焊盘的端部都具有至少一所述第一插塞13。例如，在所述第一焊盘Pad1与所述基底10之间的所述布线层包括沿Y轴方向平行排列的三条所述布线12，每一条所述布线12沿X轴方向延伸。为了确保电性连接的稳定性，每一条所述布线12延伸出所述焊盘的端部具有两个以上的所述第一插塞13。所述第一插塞13的材料也可以是钨、铜、铝等金属材料。本具体实施方式中所述的“多个”是指两个以上。
所述连接层位于所述布线层上方且与所述焊盘同层设置，包括第一连接线141和第二连接线142，所述第一连接线141的一端用于电连接位于一所述焊盘下方的一条所述布线一端部的所述第一插塞13、另一端用于电连接另一所述焊盘，所述第二连接线142的一端用于电连接所述测试结构15、另一端用于电连接位于一所述焊盘下方的一条所述布线另一端部的所述第一插塞13。举例来说，如图2所示，所述测试结构15通过一所述第二连接线142与一所述第一插塞13的一端电连接，该所述第一插塞13的另一端与位于第二焊盘Pad2底部的一条所述布线12的左侧端部电连接；该所述布线12的右侧端部与另一所述第一插塞13的端部连接，另一所述第一插塞13的另一端部通过所述第一连接线与第三焊盘Pad3电连接。采用这种连接方式，电性测试信号依次经所述测试结构15、所述第二连接线142、与所述第二焊盘Pad2下方的所述布线12的左侧端部连接的第一插塞13、所述第二焊盘Pad2下方的所述布线12、与所述第二焊盘Pad2下方的所述布线12的右侧端部连接的第一插塞13、所述第一连接线141传输至所述第三焊盘Pad3。从而将测试电信号的部分传输路径设置在焊盘下部，减少对焊盘周围空间的占用，提高了半导体结构中的空间利用率。
本具体实施方式中，所述连接层与所述焊盘同层设置，使得所述连接层与所述焊盘能够同步形成，从而实现对半导体制程工艺的进一步简化。
在图2中仅示出了所述连接层与一条所述布线12以及一个所述焊盘连接，本领域技术人员根据测试的需要，可以使得所述连接层同时与多条所述布线12和/或多个所述焊盘连接，本具体实施方式对此不作限定。
为了进一步提高所述半导体结构的空间利用率，可选的，在沿第二方向上，所述焊盘在垂直于所述基底10方向上的投影覆盖位于其下方的多条所述布线12，所述第二方向与所述基底10平行、且与所述第一方向垂直。
具体来说，在沿图1、图2中的Y轴方向上，所述焊盘在Z轴方向上的投影完全遮盖所述位于其下方的所述布线12。所述布线12沿X轴方向延伸出所述焊盘。
在其他具体实施方式中，如图3B、图3C所示，所述基底包括衬底和位于所述衬底表面的第二导电结构30，所述第一导电结构11位于所述第二导电结构30上方；
所述布线层包括位于所述第一导电结构11与所述第二导电结构30之间的多条布线12，每一所述布线12的端部延伸出所述第一导电结构11，且每一所述布线12延伸出所述第一导电结构11的端部设置有至少一所述第一插塞13。
可选的，所述半导体结构还包括：
多个第二插塞31，所述第二插塞31的一端电连接所述第二导电结构30、另一端电连接所述第一导电结构11；
每一条所述布线12自相邻两个所述第二插塞31之间的间隙穿过。
图3C是图3B的俯视结构示意图，且在图3C中未示出所述第一导电结构11，以便清楚的表示所述第二插塞31与所述布线12之间的相对位置关系。具体来说，如图3B、图3C所示，所述基底还可以为表面覆盖有所述第二导电结构30的半导体衬底，此时，所述布线层嵌于所述第二导电结构30与所述第一导电结构11之间。所述布线层与所述第一导电结构11和所述第二导电结构30均不直接接触，即所述布线层与位于其上方的第一导电结构11和位于其下方的第二导电结构30通过绝缘材料相互隔离。所述第一导电结构11与所述第二导电结构30之间通过所述第二插塞31进行电信号的传输。举例来说，当所述第一导电结构11包括沿X轴方向排布的多个所述焊盘时，测试信号能够经一焊盘下方的所述布线12向另外的所述焊盘传输。所述布线12沿相邻两个所述第二插塞31之间的间隙穿过，即所述布线12与所述第二插塞31之间相互独立、电性隔离，以避免所述布线12与所述第二插塞31之间出现信号串扰。
本领域技术人员可以根据实际需要选择所述第一导电结构11和所述布线层的材料，本具体实施方式对此不作限定。可选的，所述第一导电结构11和所述第二导电结构30的材料为金属材料，所述布线层的材料为多晶硅材料或者金属材料。例如当所述基底为衬底时，所述布线层的材料可以为多晶硅材料；当所述基底包括衬底和位于所述衬底表面的第二导电结构时，所述布线层的材料可以为金属材料。所述第二插塞31的材料可以与所述第一插塞13相同，例如均为钨。
不仅如此，本具体实施方式还提供了一种半导体结构的形成方法，附图4是本发明具体实施方式中半导体结构的形成方法流程图，附图5A-5M是本发明具体实施方式在形成半导体结构的过程中主要的工艺结构示意图，本具体实施方式形成的半导体结构的示意图可参见图1、图2、图3A和图3B。如图1、图2、图3A、图3B、图4和图5A-图5M所示，本具体实施方式提供的半导体结构的形成方法，包括如下步骤：
步骤S41，提供基底10，如图5A所示。
具体来说，所述基底10可以为形成有有源区(Active Area，AA)的半导体衬底，还可以为表面覆盖有金属层的半导体衬底。以下以所述基底10为形成有有源区的半导体衬底为例进行说明。
步骤S42，形成布线层于所述基底10表面，如图5E所示。
可选的，形成布线层于所述基底10表面的具体步骤包括：
形成覆盖所述基底10的第一介质层40，如图5A所示；
刻蚀所述第一介质层40，形成暴露所述基底10的第一开口401，如图5C所示；
沉积第一导电材料于所述第一开口401内，形成所述布线层，如图5E所示。
可选的，形成所述布线层的具体步骤包括：
刻蚀所述第一介质层40，形成多个沿第二方向排列的第一开口401，所述第一开口401沿第一方向延伸且暴露所述基底，所述第一方向与所述基底10平行，所述第二方向与所述基底10平行且与所述第一方向垂直；
填充第一导电材料于多个所述第一开口401内，形成包括多条布线12的布线层。
具体来说，在形成覆盖所述基底10的第一介质层40之后，于所述第一介质层40表面形成第一光阻层41，所述第一光阻层41中具有多个第一刻蚀窗口411，如图5B所示；之后，沿所述第一刻蚀窗口411刻蚀所述第一介质层40，于所述第一介质层40中形成多个暴露所述基底10的所述第一开口401，如图5C所示；然后，形成填充满所述第一开口401并覆盖所述第一介质层40顶面的初始布线42；最后，通过化学机械研磨工艺除去部分所述初始布线42，暴露所述第一介质层40，残留于一所述第一开口401内的所述初始布线42作为一条所述布线12，如图5E所示。
步骤S43，形成第一插塞13于所述布线层的端部，所述第一插塞13沿垂直于所述基底10的方向延伸，用于与外部电路连接，如图5J所示。
可选的，形成第一插塞13于所述布线层的端部的具体步骤包括：
形成覆盖所述第一介质层40和所述布线层的第二介质层43，如图5F所示；
刻蚀所述第二介质层43，形成暴露所述布线层的端部的第二开口431，如图5H所示；
沉积第二导电材料于所述第二开口431内，形成所述第一插塞13，如图5J所示。
具体来说，在形成所述第二介质层43之后，沉积第二光阻层44于所述第二介质层43之上，所述第二光阻层44中具有暴露所述第二介质层43的第二刻蚀窗口441，如图5G所示；之后，自所述第二刻蚀窗口441刻蚀所述第二介质层43，形成多个暴露所述布线12的第二开口431，如图5H所示；接着，形成填充满所述第二开口431并覆盖所述第二介质层43顶面的初始第一插塞45，如图5I所示；最后，通过化学机械研磨工艺去除部分所述初始第一插塞45，残留于一所述第二开口431内的所述初始第一插塞45作为一个所述第一插塞13。
步骤S44，形成第一导电结构11于所述布线层之上，所述布线层形成有所述第一插塞13的端部沿平行于所述基底10的方向延伸出所述第一导电结构11，如图1、图2和图5K所示，图5K是所述半导体结构的侧视图，所述第一插塞13与所述第一导电结构11实质上并不接触。
可选的，形成第一导电结构11于所述布线层之上的具体步骤包括：
沉积第三导电材料于所述第二介质层43表面，形成暴露所述第一插塞13的所述第一导电结构11。
可选的，所述第一导电结构11包括沿第一方向间隔排列的多个焊盘，多个所述布线层一一分布于多个所述焊盘下方；
所述基底10表面还包括位于一所述焊盘下方的相邻两条所述布线12之间的第二插塞31，所述第二插塞31的一端电连接所述基底10、另一端电连接一所述焊盘。
可选的，形成第一导电结构11于所述布线层之上的具体步骤还包括：
沉积第三导电材料于所述第二介质层表面，形成暴露所述第一插塞13的所述第一导电结构11、并同时形成连接层，所述连接层的一端电连接位于一所述焊盘下方的一条布线12端部的一所述第一插塞13、另一端电连接另一所述焊盘，如图5L、图5M所示。图5L和图5M分别是图5K另外两个角度的截面示意图。所述焊盘与所述第一连接线141和第二连接线142同步形成，从而进一步简化所述半导体结构的形成工艺，降低制造成本。
在其他具体实施方式中，所述基底包括衬底和位于所述衬底表面的第二导电结构30；所述第一导电结构11位于所述第二导电结构30上方；
所述布线层包括位于所述第一导电结构11与所述第二导电结构30之间的多条布线12，每一所述布线12的端部延伸出所述第一导电结构11，且每一所述布线12延伸出所述第一导电结构11的端部设置有至少一所述第一插塞13。
可选的，所述半导体结构中包括多个第二插塞31，所述第二插塞31的一端电连接所述第二导电结构30、另一端电连接所述第一导电结构11；
每一条所述布线12自相邻两个所述第二插塞31之间的间隙穿过。
可选的，所述第一导电结构11的材料为金属材料，所述布线层的材料为多晶硅材料或者金属材料。例如当所述基底为衬底时，所述布线层的材料可以为多晶硅材料；当所述基底包括衬底和位于所述衬底表面的第二导电结构时，所述布线层的材料可以为金属材料。
本具体实施方式提供的半导体结构及其形成方法，通过将布线层设置在基底与所述第一导电结构之间，并通过位于布线层端部的第一插塞与外界电路连接，避免了对与所述第一导电结构共平面的外围空间的占用，无需缩小第一导电结构的面积，解决了切割道尺寸缩小而导致的绕线不易布局的问题，避免了结构布局易违反设计原则的问题，确保了半导体结构后续测试结果的可靠性和稳定性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (17)

1.一种半导体结构，其特征在于，包括：
基底；
第一导电结构，位于所述基底表面；
布线层，沿垂直于所述基底的方向嵌入所述基底与所述第一导电结构之间，且所述布线层沿平行于所述基底的方向延伸出所述第一导电结构；
第一插塞，沿垂直于所述基底的方向延伸，所述第一插塞的一端与所述布线层延伸出所述第一导电结构的端部电连接、另一端用于与外部电路连接。
2.根据权利要求1所述的半导体结构，其特征在于，所述基底为衬底，所述第一导电结构包括沿第一方向间隔排列的多个焊盘；
所述布线层包括位于所述基底与所述焊盘之间的若干条布线，每一所述布线的端部沿所述第一方向延伸出所述焊盘，且每一所述布线延伸出所述焊盘的端部设置有至少一所述第一插塞，所述第一方向与所述基底平行。
3.根据权利要求2所述的半导体结构，其特征在于，还包括：
连接层，沿垂直于所述基底的方向位于所述布线层上方且与多个所述焊盘同层设置，所述连接层的一端电连接位于一所述焊盘下方的一条布线端部的一所述第一插塞、另一端电连接另一所述焊盘。
4.根据权利要求2所述的半导体结构，其特征在于，在沿第二方向上，所述焊盘在垂直于所述基底方向上的投影覆盖位于其下方的多条所述布线，所述第二方向与所述基底平行、且与所述第一方向垂直。
5.根据权利要求1所述的半导体结构，其特征在于，所述基底包括衬底和位于所述衬底表面的第二导电结构，所述第一导电结构位于所述第二导电结构上方；
所述布线层包括位于所述第一导电结构与所述第二导电结构之间的多条布线，每一所述布线的端部延伸出所述第一导电结构，且每一所述布线延伸出所述第一导电结构的端部设置有至少一所述第一插塞。
6.根据权利要求5所述的半导体结构，其特征在于，还包括：
多个第二插塞，所述第二插塞的一端电连接所述第二导电结构、另一端电连接所述第一导电结构；
每一条所述布线自相邻两个所述第二插塞之间的间隙穿过。
7.根据权利要求1所述的半导体结构，其特征在于，所述第一导电结构的材料为金属材料，所述布线层的材料为多晶硅材料或金属材料。
8.一种半导体结构的形成方法，其特征在于，包括如下步骤：
提供基底；
形成布线层于所述基底表面；
形成第一插塞于所述布线层的端部，所述第一插塞沿垂直于所述基底的方向延伸，用于与外部电路连接；
形成第一导电结构于所述布线层之上，所述布线层形成有所述第一插塞的端部沿平行于所述基底的方向延伸出所述第一导电结构。
9.根据权利要求8所述半导体结构的形成方法，其特征在于，所述基底为衬底，形成布线层于所述基底表面的具体步骤包括：
形成覆盖所述基底的第一介质层；
刻蚀所述第一介质层，形成暴露所述基底的第一开口；
沉积第一导电材料于所述第一开口内，形成所述布线层。
10.根据权利要求9所述半导体结构的形成方法，其特征在于，形成所述布线层的具体步骤包括：
刻蚀所述第一介质层，形成多个沿第二方向排列的第一开口，所述第一开口沿第一方向延伸且暴露所述基底，所述第一方向与所述基底平行，所述第二方向与所述基底平行且与所述第一方向垂直；
填充第一导电材料于多个所述第一开口内，形成包括多条布线的布线层。
11.根据权利要求9所述半导体结构的形成方法，其特征在于，形成第一插塞于所述布线层的端部的具体步骤包括：
形成覆盖所述第一介质层和所述布线层的第二介质层；
刻蚀所述第二介质层，形成暴露所述布线层的端部的第二开口；
沉积第二导电材料于所述第二开口内，形成所述第一插塞。
12.根据权利要求11所述半导体结构的形成方法，其特征在于，形成第一导电结构于所述布线层之上的具体步骤包括：
沉积第三导电材料于所述第二介质层表面，形成暴露所述第一插塞的所述第一导电结构。
13.根据权利要求12所述半导体结构的形成方法，其特征在于，所述第一导电结构包括沿第一方向间隔排列的多个焊盘，多个所述布线层一一分布于多个所述焊盘下方；
所述基底表面还包括位于一所述焊盘下方的相邻两条所述布线之间的第二插塞，所述第二插塞的一端电连接所述基底、另一端电连接一所述焊盘。
14.根据权利要求13所述半导体结构的形成方法，其特征在于，形成第一导电结构于所述布线层之上的具体步骤还包括：
沉积第三导电材料于所述第二介质层表面，形成暴露所述第一插塞的所述第一导电结构、并同时形成连接层，所述连接层的一端电连接位于一所述焊盘下方的一条布线端部的一所述第一插塞、另一端电连接另一所述焊盘。
15.根据权利要求8所述半导体结构的形成方法，其特征在于，所述基底包括衬底和位于所述衬底表面的第二导电结构；所述第一导电结构位于所述第二导电结构上方；
所述布线层包括位于所述第一导电结构与所述第二导电结构之间的多条布线，每一所述布线的端部延伸出所述第一导电结构，且每一所述布线延伸出所述第一导电结构的端部设置有至少一所述第一插塞。
16.根据权利要求15所述半导体结构的形成方法，其特征在于，所述半导体结构中包括多个第二插塞，所述第二插塞的一端电连接所述第二导电结构、另一端电连接所述第一导电结构；
每一条所述布线自相邻两个所述第二插塞之间的间隙穿过。
17.根据权利要求8所述半导体结构的形成方法，其特征在于，所述第一导电结构的材料为金属材料，所述布线层的材料为多晶硅材料或金属材料。
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