KR100607193B1 - 게이트 패턴의 상부에 적어도 하나의 저항 패턴을 갖는플레시 메모리들 및 그 형성방법들 - Google Patents
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Abstract
게이트 패턴의 상부에 적어도 하나의 저항 패턴을 갖는 플레시 메모리들 및 그 형성방법들을 제공한다. 이 플레시 메모리들 및 그 형성방법들은 저항 패턴에 대한 반도체 제조 공정의 자유도를 증가시켜 줄 수 있는 방안을 제시해준다. 이를 위해서, 반도체 기판의 셀 어레이 영역 및 주변 회로 영역 내 게이트 패턴들을 형성한다. 상기 게이트 패턴들의 상부에 비트라인 패턴들이 배치된다. 상기 비트라인 패턴들은 반도체 기판의 셀 어레이 영역 및 주변 회로 영역 내 형성된다. 상기 비트라인 패턴들을 덮는 비트라인 층간절연막이 배치된다. 상기 비트라인 층간절연막 상에 적어도 하나의 저항 패턴이 배치된다. 상기 저항 패턴은 반도체 기판의 셀 어레이 영역 내 형성된다. 상기 저항 패턴을 덮도록 비트라인 층간절연막 상에 평탄화 층간절연막을 형성한다. 그리고, 상기 평탄화 층간절연막 상에 금속배선들이 형성된다. 상기 금속배선들은 반도체 기판의 셀 어레이 영역 및 주변 회로 영역 내 배치된다. 이때에, 상기 금속배선들 중 적어도 하나는 저항 패턴과 접촉하도록 형성한다.
저항 패턴, 비트라인 패턴, 금속배선, 반도체 기판, 플레시 메모리.
Description
도 1 은 본 발명에 따른 플레시 메모리의 배치도이다.
도 2 는 도 1 의 절단선 Ⅰ-Ⅰ 를 따라 취해서 플레시 메모리를 보여주는 단면도이다.
도 3 내지 도 13 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ 를 따라 취해서 플레시 메모리의 형성방법을 설명해주는 단면도들이다.
본 발명은 개별 소자를 갖는 반도체 장치들 그 형성방법들에 관한 것으로써, 상세하게는, 게이트 패턴의 상부에 적어도 하나의 저항 패턴을 갖는 플레시 메모리들 및 그 형성방법들이다.
일반적으로, 플레시 메모리는 사용자의 데이타를 소정 시간을 통하여 처리하기 위해서 저항 패턴을 사용한다. 상기 저항 패턴은 플레시 메모리 내 로직 구조(Logic Structure)에서 저항(Resistance) 및 정전용량(Capacitance)을 이용한 시간 지연 체인(Time Delay Chain)에 사용되고 있다. 상기 저항 패턴은 플레시 메모리에 대한 사용자의 요구 조건에 따라서 저항을 자유로이 변경할 수 있도록 반도체 기판의 소자 분리막 상에 형성될 수 있다. 상기 소자 분리막은 활성 영역들을 고립시키도록 반도체 기판에 배치된 것이다. 그리고, 상기 요구 조건은 로직 구조, 디자인 룰(Design Rule) 또는 사용 전압 등에 따라서 달라질 수 있다.
그러나, 상기 저항 패턴은 활성 역역 상에 게이트 패턴들을 형성하는 동안 소자 분리막 상에 위치시켜야 하는 반도체 제조 공정의 협소한 허용범위를 갖는다. 왜냐하면, 상기 저항 패턴은 게이트 패턴을 이루는 하나 이상의 물질막으로 형성되기 때문이다. 이는 저항 패턴이 게이트 패턴과 동시에 반도체 기판 상에 형성됨을 의미하는 것이다.
한편, "낮은 온도 계수의 폴리실리콘 저항 소자를 갖는 반도체 장치의 제조방법" 이 미국특허공보 제 5,489,547 호(U.S PATEN T No. 5,489,547)에 존 피이. 에르델작(John P. Erdeljac) 등에 의해 개시된 바 있다.
상기 미국특허공보 제 5,489,547 호에 따르면, 이 방법은 반도체 기판의 필드 옥사이드 영역 상에 두 개의 저항 소자들(Resistors)을 형성하는 것을 포함한다. 상기 저항 소자들 중 하나는 낮은 면 저항(Low Sheet Resistance)을 가지며, 그 나머지는 상대적으로 높은 면 저항을 갖도록 형성된다.
그러나, 상기 방법은 필드 옥사이드 영역(Field Oxide Region) 내 산화막의 두께를 적절하게 관리를 해야만 저항 소자들을 통한 반도체 장치의 설계적 특성들을 사용자에게 양호하게 나타낼 수 있다. 왜냐하면, 상기 방법은 산화막의 두께가 얇으면 반도체 장치의 구동 동안 사용자의 전압을 통해서 저항 소자들 및 반도체 기판 사이에 기생 커패시터를 형성시킬 수 있기 때문이다.
본 발명이 이루고자 하는 기술적 과제는 반도체 제조 공정의 영향을 최소화하는데 적합한 게이트 패턴의 상부에 적어도 하나의 저항 패턴을 갖는 플레시 메모리들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체 제조 공정의 영향을 최소화해서 양호한 설계적 특성을 나타낼 수 있는 게이트 패턴의 상부에 적어도 하나의 저항 패턴을 갖는 플레시 메모리들의 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 게이트 패턴의 상부에 적어도 하나의 저항 패턴을 갖는 플레시 메모리 및 그 형성방법을 제공한다.
이 플레시 메모리의 일 실시예는 반도체 기판의 제 1 및 제 2 영역들 내 배치된 게이트 패턴들을 포함한다. 상기 반도체 기판의 제 1 및 제 2 영역들 내 비트라인 패턴들이 배치된다. 상기 비트라인 패턴들은 게이트 패턴들의 상부에 위치하도록 배치된다. 상기 반도체 기판의 제 1 영역 내 적어도 하나의 저항 패턴이 배치된다. 상기 저항 패턴은 비트라인 패턴들의 상부에 배치된다. 상기 반도체 기판의 제 1 및 제 2 영역들 내 금속배선들이 배치된다. 상기 금속배선들은 저항 패턴의 상부에 위치하도록 배치된다. 이때에, 상기 반도체 기판의 제 1 영역 내 금속배선들 및 비트라인 패턴들은 반도체 기판의 상부를 동일 방향으로 가로질러서 달리도 록 배치된다. 그리고, 상기 반도체 기판의 제 1 영역 내 금속배선들 중 적어도 하나는 저항 패턴과 접촉하도록 배치된다.
상기 플레시 메모리의 다른 실시예는 반도체 기판의 제 1 및 제 2 영역들 내 배치된 게이트 패턴들을 포함한다. 상기 반도체 기판의 제 1 및 제 2 영역들 내 비트라인 패턴들이 배치된다. 상기 비트라인 패턴들은 게이트 패턴들의 상부에 위치하도록 배치된다. 상기 반도체 기판의 제 2 영역 내 비트라인 패턴들의 상부에 적어도 하나의 저항 패턴이 배치된다. 상기 반도체 기판의 제 1 및 제 2 영역들 내 금속배선들이 배치된다. 상기 금속배선들은 저항 패턴의 상부에 위치하도록 배치된다. 이때에, 상기 반도체 기판의 제 2 영역 내 금속배선들 중 적어도 하나는 저항 패턴과 접촉하도록 배치된다.
상기 형성방법들의 일 실시예는 반도체 기판의 제 1 및 제 2 영역들 내 게이트 패턴들을 형성하는 것을 포함한다. 상기 게이트 패턴들의 상부에 위치하도록 비트라인 패턴들을 형성한다. 상기 비트라인 패턴들은 반도체 기판의 제 1 및 제 2 영역들 내 형성한다. 상기 비트라인 패턴들을 덮는 비트라인 층간절연막을 형성한다. 상기 비트라인 층간절연막 상에 위치하도록 적어도 하나의 저항 패턴을 형성한다. 상기 저항 패턴은 반도체 기판의 제 1 영역 내 형성한다. 상기 저항 패턴을 덮도록 비트라인 층간절연막 상에 평탄화 층간절연막을 형성한다. 상기 평탄화 층간절연막 상에 위치하도록 금속배선들을 형성한다. 상기 금속배선들은 반도체 기판의 제 1 및 제 2 영역들 내 형성한다. 이때에, 상기 금속배선들 및 비트라인 패턴들은 반도체 기판의 제 1 영역에서 동일 방향으로 반도체 기판의 상부를 가로질러서 달 리도록 형성한다. 그리고, 상기 금속배선들 중 적어도 하나는 저항 패턴과 접촉하도록 형성한다.
상기 형성방법의 다른 실시예는 반도체 기판의 제 1 및 제 2 영역들 내 게이트 패턴들을 형성하는 것을 포함한다. 상기 게이트 패턴들의 상부에 위치하도록 비트라인 패턴들을 형성한다. 상기 비트라인 패턴들은 반도체 기판의 제 1 및 제 2 영역들 내 형성한다. 상기 비트라인 패턴들을 덮는 비트라인 층간절연막을 형성한다. 상기 비트라인 층간절연막 상에 위치하도록 적어도 하나의 저항 패턴을 형성한다. 상기 저항 패턴은 반도체 기판의 제 2 영역 내 형성한다. 상기 저항 패턴을 덮도록 비트라인 층간절연막 상에 평탄화 층간절연막을 형성한다. 상기 평탄화 층간절연막 상에 위치하도록 금속배선들을 형성한다. 상기 금속배선들은 반도체 기판의 제 1 및 제 2 영역들 내 형성한다. 이때에, 상기 금속배선들 중 적어도 하나는 저항 패턴과 접촉하도록 형성한다.
본 발명에 따른 게이트 패턴의 상부에 적어도 하나의 저항 패턴을 갖는 플레시 메모리들 및 그 형성방법들은 첨부 도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명에 따른 플레시 메모리의 배치도이다. 도 2 는 도 1 의 절단선 Ⅰ-Ⅰ 를 따라 취해서 플레시 메모리를 보여주는 단면도이다.
도 1 및 도 2 를 참조하면, 셀 어레이 영역(A) 및 주변 회로 영역(B)을 갖는 반도체 기판(10)이 준비된다. 상기 셀 어레이 영역(A) 및 주변 회로 영역(B)의 반도체 기판(10) 상에 게이트 패턴들(30, 33)이 배치된다. 상기 셀 어레이 영역(A)에 서, 상기 게이트 패턴(30)들은 반도체 기판(10) 상에 평행하게 배치된다. 상기 게이트 패턴(30)들은 차례로 적층된 플로팅 게이트(20), 유전막(22), 컨트롤 게이트(24) 및 게이트 캐핑막 패턴(26)을 포함한다. 또한, 상기 주변 회로 영역(B)에서, 상기 게이트 패턴(33)들은 차례로 적층된 플로팅 게이트(20), 컨트롤 게이트(24) 및 게이트 캐핑막 패턴(26)을 포함한다. 상기 컨트롤 게이트(24) 및 플로팅 게이트(20)는 도전성 폴리실리콘인 것이 바람직하다. 상기 유전막(22)은 차례로 적층된 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(Si3N4) 및 실리콘 옥사이드를 포함한다. 상기 게이트 패턴(30)들의 측벽들에 게이트 스페이서(35)들이 각각 배치된다. 상기 게이트 스페이서(35)들은 실리콘 나이트라이드 또는 실리콘 옥사이드인 것이 바람직하다.
상기 게이트 패턴들(30, 33)의 상부에 비트라인 패턴(60)들이 배치된다. 상기 비트라인 패턴(60)들은 반도체 기판(10)의 셀 어레이 영역(A) 및 주변 회로 영역(B) 내 배치된다. 상기 비트라인 패턴(60)들은 텅스텐(W)인 것이 바람직하다. 그리고, 상기 비트라인 패턴(60)들의 상부에 적어도 하나의 저항 패턴(77)이 배치된다. 상기 저항 패턴(77)은 반도체 기판(10)의 셀 어레이 영역(A) 내 배치된다. 상기 저항 패턴(77)은 반도체 기판(10)의 셀 어레이 영역(A) 내 비트라인 패턴(60)의 길이 방향과 평행하게 위치되고 게이트 패턴(30)들의 상부를 가로질러서 달리도록 배치되는 것이 바람직하다. 상기 저항 패턴(77)은 반도체 기판(10)의 셀 어레이 영역(A) 내 비트라인 패턴(60)의 길이 방향에 직각으로 위치되어서 게이트 패턴(30) 들 사이의 소정 영역들의 상부에 배치될 수 있다. 상기 저항 패턴(77)은 도전성을 갖는 폴리실리콘인 것이 바람직하다. 상기 반도체 기판(10)의 셀 어레이 영역(A) 및 주변 회로 영역(B) 내 금속배선(96)들이 배치된다. 상기 금속배선(96)들은 저항 패턴(77)의 상부에 배치된다. 상기 금속배선(96)들은 알루미늄(Al)인 것이 바람직하다. 상기 금속배선(96)들 및 비트라인 패턴(60)들은 반도체 기판(10)의 셀 어레이 영역(A)에서 반도체 기판(10)의 상부를 동일 방향으로 가로질러서 달리도록 배치되는 것이 바람직하다. 상기 저항 패턴(77)이 셀 어레이 영역(A) 내 배치되는 경우, 상기 셀 어레이 영역(A) 내 금속배선(96)은 저항 패턴(77)과 전기적으로 접속하도록 배치될 수 있다.
한편, 상기 저항 패턴(77)은 반도체 기판(10)의 주변 회로 영역(B) 내 배치될 수 있다. 이때에, 상기 저항 패턴(77)은 반도체 기판(10)의 주변 회로 영역(B) 에서 비트라인 패턴(60)들 및 금속배선(96)들의 길이 방향과 평행하게 배치되는 것이 바람직하다. 또한, 상기 저항 패턴(77)은 반도체 기판(10)의 주변 회로 영역(B) 에서 비트라인 패턴(60)들 및 금속배선(96)들의 길이 방향에 직각으로 배치될 수 있다. 상기 저항 패턴(77)이 주변 회로 영역(B) 내 배치되는 경우, 상기 주변 회로 영역(B) 내 금속배선(96)들 중 적어도 하나는 저항 패턴(77)과 전기적으로 접속하도록 배치되는 것이 바람직하다.
상기 게이트 패턴들(30, 33) 상에 게이트 층간절연막(40) 및 매립 층간절연막(50)이 차례로 적층된다. 상기 셀 어레이 영역(A)에서, 상기 게이트 패턴(30)들 사이의 소정 영역들에 소오스 및 드레인 랜딩패드들(46, 54)이 배치된다. 상기 드 레인 랜딩패드(54)는 게이트 층간절연막(40) 및 매립 층간절연막(50)에 위치되어서 비트라인 패턴(60)에 접촉된다. 그리고, 상기 소오스 랜딩패드(46)는 게이트 층간절연막(40)에 위치되어서 소오스 라인(49)에 연결된다. 상기 소오스 라인 및 소오스 랜딩패드(46, 54)는 텅스텐인 것이 바람직하다. 상기 드레인 랜딩패드(54)는 도전성을 갖는 폴리실리콘인 것이 바람직하다. 상기 주변 회로 영역(B)에서, 상기 게이트 패턴(33) 주변에 소오스 및 드레인 플러그(58)들이 배치될 수 있다. 상기 소오스 및 드레인 플러그(58)들은 게이트 층간절연막(40) 및 매립 층간절연막(50)에 위치되어서 비트라인 패턴(60)들에 각각 연결된다.
상기 비트라인 패턴(60)들을 덮도록 비트라인 층간절연막(65) 및 평탄화 층간절연막(80)이 차례로 적층된다. 상기 비트라인 층간절연막(65)은 저항 패턴(77) 및 매립 층간절연막(50) 사이에 배치된다. 그리고, 상기 평탄화 층간절연막(80)은 저항 패턴(77)을 덮도록 비트라인 층간절연막(65) 상에 배치된다. 상기 저항 패턴(77)이 주변 회로 영역(B) 내 배치되는 경우, 상기 비트라인 층간절연막(65) 및 평탄화 층간절연막(80)에 비트라인 랜딩패드(89) 및 접속 랜딩패드(90)가 배치된다. 상기 접속 랜딩패드(90) 및 비트라인 랜딩패드(89)는 각각이 저항 패턴(77) 및 금속배선(96)들 중 하나 사이, 비트라인 패턴(60) 및 금속배선(96)들 중 다른 하나 사이에 배치된다. 상기 저항 패턴(77)이 셀 어레이 영역(A) 내 배치되는 경우, 상기 평탄화 층간절연막(80)에 접속 랜딩패드(90)가 배치될 수 있다. 상기 접속 랜딩패드(90)는 저항 패턴(77) 및 금속배선(96) 사이에 배치된다. 상기 접속 랜딩패드(90) 하부를 둘러싸는 반사막 패턴(79)이 배치될 수 있다.
상기 셀 어레이 영역(A) 및 주변 회로 영역(B)의 반도체 기판(10)에 소자 분리막(14)이 배치된다. 상기 소자 분리막(14)은 활성 영역(18)들을 고립시키도록 반도체 기판(10)에 배치되는 것이 바람직하다. 이때에, 상기 저항 패턴(77)은 소자 분리막(14)을 지나는 수직선 상에 배치되는 것이 바람직하다. 또한, 상기 저항 패턴(77)은 활성 영역(18)들을 가로질러서 달리도록 배치될 수 있다. 이를 통해서, 본 발명은 반도체 제조 공정을 통해서 게이트 패턴들(30, 33)의 상부에 저항 패턴(77)을 배치하여 플레시 메모리(100)를 제공한다.
도 3 내지 도 13 은 각각이 도 1 의 절단선 Ⅰ-Ⅰ 를 따라 취해서 플레시 메모리의 형성방법을 설명해주는 단면도들이다.
도 1 및 도 3 내지 도 5 를 참조하면, 셀 어레이 영역(A) 및 주변 회로 영역(B)의 반도체 기판(10)에 소자 분리막을 형성한다. 상기 소자 분리막(14)은 활성 영역(18)들을 고립시키도록 형성한다. 상기 소자 분리막(14)은 반도체 기판(10)과 다른 식각률을 갖는 하나 이상의 절연막들을 사용해서 형성하는 것이 바람직하다. 상기 셀 어레이 영역(A) 및 주변 회로 영역(B)의 반도체 기판(10) 상에 게이트 패턴들(30, 33)을 형성한다. 상기 셀 어레이 영역(A)에서, 상기 게이트 패턴(30)들은 차례로 적층된 플로팅 게이트(20), 유전막(22), 컨트롤 게이트(24) 및 게이트 캐핑막 패턴(26)을 사용해서 형성한다. 상기 주변 회로 영역(B)에서, 상기 게이트 패턴(33)은 차례로 적층된 플로팅 게이트(20), 컨트롤 게이트(24) 및 게이트 캐핑막 패턴(26)을 사용해서 형성한다. 상기 컨트롤 게이트(24) 및 플로팅 게이트(20)는 도전성 폴리실리콘을 사용해서 형성하는 것이 바람직하다. 상기 유전막(22)은 차례로 적층된 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(Si3N4) 및 실리콘 옥사이드를 사용해서 형성하는 것이 바람직하다.
상기 게이트 패턴들(30, 33)의 측벽들에 게이트 스페이서(35)들을 각각 형성한다. 상기 게이트 스페이서(35)들은 실리콘 나이트라이드 또는 실리콘 옥사이드를 사용해서 형성하는 것이 바람직하다. 상기 게이트 패턴들(30, 33)을 덮도록 반도체 기판(10) 상에 게이트 층간절연막(40)을 형성한다. 상기 셀 어레이 영역(A)에서, 상기 게이트 층간절연막(40)을 관통하는 소오스 홀(43)을 형성한다. 상기 소오스 홀(43)은 게이트 패턴(30)들 사이의 소정 영역에 위치해서 반도체 기판(10)을 노출시키도록 형성한다. 상기 소오스 홀(43)을 채우는 소오스 랜딩패드(46)를 형성한다. 상기 소오스 랜딩패드(46)는 텅스텐(W)을 사용해서 형성하는 것이 바람직하다.
도 1, 도 6 및 도 7 을 참조하면, 상기 소오스 랜딩패드(46)와 접촉하도록 게이트 층간절연막(40) 상에 소오스 라인(49)을 형성한다. 상기 소오스 라인(49)은 텅스텐(W)을 사용해서 형성하는 것이 바람직하다. 상기 소오스 라인(49)을 덮도록 게이트 층간절연막(40) 상에 매립 층간절연막(50)을 형성한다. 상기 매립 층간절연막(50)은 게이트 층간절연막(40)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다.
상기 셀 어레이 영역(A)에서, 상기 매립 층간절연막(50) 및 게이트 층간절연막(40)을 차례로 관통하는 드레인 홀(52)을 형성한다. 상기 드레인 홀(52)은 소오스 홀(43)로부터 이격되어서 게이트 패턴(30)들 사이에 형성한다. 상기 드레인 홀 (52)을 채우는 드레인 랜딩패드(54)를 형성한다. 상기 드레인 랜딩패드(54)는 도전성을 갖는 폴리실리콘을 사용해서 형성하는 것이 바람직하다. 그리고, 상기 주변 회로 영역(B)에서, 상기 매립 층간절연막(50) 및 게이트 층간절연막(40)을 차례로 관통하는 게이트 노드 홀(56)들을 도 7 과 같이 형성한다. 상기 게이트 노드 홀(56)들은 게이트 패턴(33)의 양 측부들에 각각 위치해서 반도체 기판(10)을 노출시키도록 형성한다. 상기 게이트 노드 홀(56)들을 각각 채우는 소오스 및 드레인 플러그(58)들을 형성한다. 상기 소오스 및 드레인 플러그(58)들은 텅스텐(W)을 사용해서 형성하는 것이 바람직하다.
상기 소오스 및 드레인 플러그(58)들, 드레인 랜딩패드(54)와 각각 접촉하도록 매립 층간절연막(50) 상에 비트라인 패턴(60)들을 형성한다. 상기 비트라인 패턴(60)들은 셀 어레이 영역(A) 및 주변 회로 영역(B) 내 동시에 형성한다. 상기 비트라인 패턴(60)들은 텅스텐(W)을 사용해서 형성하는 것이 바람직하다. 상기 셀 어레이 영역(A)에서, 상기 비트라인 패턴(60)은 게이트 패턴(30)들의 길이 방향에 직각으로 형성하는 것이 바람직하다. 상기 비트라인 패턴(60)들을 덮도록 매립 층간절연막(50) 상에 비트라인 층간절연막(65)을 형성한다. 상기 비트라인 층간절연막(65)은 매립 층간절연막(50)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다.
도 1, 도 8 및 도 9 를 참조하면, 상기 비트라인 층간절연막(65) 상에 도전막(70) 및 반사막(71)을 차례로 형성한다. 상기 반사막(71)은 포토공정 동안 포토 광의 난 반사를 최소화시켜 주는 역할을 한다. 상기 반사막(71)은 도전막(70) 상에 형성되지 않을 수 있다. 상기 도전막(70)은 도전성을 갖는 폴리실리콘을 사용해서 형성하는 것이 바람직하다. 상기 도전막(70)은 게이트 패턴들(30, 33)의 플로팅 게이트(20)들 및 컨트롤 게이트(24)들과 다른 면 저항(Sheet Resistance)을 갖는 도전성 폴리실리콘을 사용해서 형성하는 것이 바람직하다.
상기 반사막(71) 상에 적어도 하나의 포토레지스트 패턴(73)을 형성한다. 상기 포토레지스트 패턴(73)은 주변 회로 영역(B) 내 형성된다. 상기 포토레지스트 패턴(73)은 반도체 기판(10)의 주변 회로 영역(B) 내 비트라인 패턴(60)들의 길이 방향과 평행하게 형성하는 것이 바람직하다. 상기 포토레지스트 패턴(73)은 반도체 기판(10)의 주변 회로 영역(B) 내 비트라인 패턴(60)의 길이 방향에 직각으로 형성할 수 있다. 상기 비트라인 층간절연막(65)이 노출될 때까지 포토레지스트 패턴(73)을 식각 마스크로 사용해서 반사막(71) 및 도전막(70)에 식각공정(75)을 차례로 수행한다. 상기 식각공정(75)은 비트라인 층간절연막(65) 상에 차례로 적층된 저항 패턴(77) 및 반사막 패턴(79)을 형성한다.
이와 반대로, 상기 포토레지스트 패턴(73)은 셀 어레이 영역(A) 내 적어도 하나 형성될 수 있다. 상기 포토레지스트 패턴(73)은 반도체 기판(10)의 셀 어레이 영역(A) 내 비트라인 패턴(60)의 길이 방향과 평행하게 위치해서 게이트 패턴(30)들의 상부를 가로질러서 달리도록 형성하는 것이 바람직하다. 상기 포토레지스트 패턴(71)은 반도체 기판(10)의 셀 어레이 영역(A) 내 비트라인 패턴(60)들의 길이 방향에 직각으로 위치해서 게이트 패턴(30)들 사이의 소정 영역들의 상부에 형성할 수 있다. 상기 상기 비트라인 층간절연막(65)이 노출될 때까지 포토레지스트 패턴 (73)을 식각 마스크로 사용해서 반사막(71) 및 도전막(70)에 식각공정(75)을 차례로 수행할 수 있다. 이를 통해서, 상기 식각공정(75)은 비트라인 층간절연막(65) 상에 차례로 적층된 저항 패턴(77) 및 반사막 패턴(79)을 셀 어레이 영역(A) 내 형성할 수 있다.
상기 저항 패턴(77)은 반도체 기판(10)에 배치된 소자 분리막(14) 및 그 막(14)의 두께의 영향을 배제시키고 단독으로 도전막(70)의 전기적 특성을 나타낼 수 있다. 상기 반도체 기판(10)의 셀 어레이 영역(A) 또는 주변 회로 영역(B) 내 저항 패턴(77)을 형성한 후, 상기 반도체 기판(10)으로부터 포토레지스트 패턴(73)을 제거한다.
도 1, 도 10 및 도 11 을 참조하면, 상기 반사막 패턴(79) 및 저항 패턴(77)을 덮도록 비트라인 층간절연막(65) 상에 평탄화 층간절연막(80)을 형성한다. 상기 평탄화 층간절연막(80)은 매립 층간절연막(65)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 평탄화 층간절연막(80) 상에 포토레지스트 막(82)을 계속해서 형성한다.
한편, 상기 포토레지스트 막(82)은 반도체 기판(10)의 주변 회로 영역(B) 내 비트라인 패턴(60)들 중 적어도 하나 및 저항 패턴(77)의 상부에 개구부(84)들을 각각 갖도록 형성된다. 상기 포토레지스트 막(82)을 식각 마스크로 사용해서 개구부(84)들을 통하여 평탄화 층간절연막(80) 및 매립 층간절연막(65)에 식각공정(86)을 차례로 수행한다. 상기 식각공정(86)은 비트라인 패턴(60)들 중 적어도 하나 및 저항 패턴(77)을 노출시키는 비트라인 홀(87) 및 접속 홀(88)을 각각 형성한다. 상 기 접속 홀(88) 및 비트라인 홀(87)을 형성한 후, 상기 반도체 기판(10)으로부터 포토레지스트 막(82)을 제거한다. 계속해서, 상기 접속 홀(88) 및 비트라인 홀(87)을 각각 채우도록 접속 랜딩패드(90) 및 비트라인 랜딩 패드(89)를 형성한다. 상기 비트라인 랜딩패드(89) 및 접속 랜딩패드(90)는 텅스텐을 사용해서 형성하는 것이 바람직하다.
이와는 반대로, 상기 포토레지스트 막(82)은 반도체 기판(10)의 셀 어레이 영역(A) 내 저항 패턴(77)의 상부에 개구부(84)를 갖도록 형성될 수 있다. 상기 포토레지스트 막(82)을 식각 마스크로 사용해서 개구부(84)를 통하여 평탄화 층간절연막(80)에 식각공정(86)을 수행할 수 있다. 상기 식각공정(86)은 저항 패턴(77)을 노출시키는 접속 홀(88)을 형성할 수 있다. 상기 접속 홀(88)을 형성한 후, 상기 반도체 기판(10)으로부터 포토레지스트 막(82)을 제거할 수 있다. 상기 접속 홀(88)을 채우도록 셀 어레이 영역(A) 내 접속 랜딩패드(90)를 형성할 수 있다. 상기 접속 랜딩패드(90)는 텅스텐을 사용해서 형성하는 것이 바람직하다.
상기 주변 회로 영역(B)의 접속 랜딩패드(90) 및 비트라인 랜딩패드(89)를 덮도록 평탄화 층간절연막(80) 상에 금속막(91)을 형성한다. 상기 금속막(91)은 알루미늄(Al)을 사용해서 형성하는 것이 바람직하다.
도 1, 도 12 및 도 13 을 참조하면, 상기 금속막(91) 상에 포토레지스트 패턴(92)들을 형성한다. 상기 포토레지스트 패턴(92)들은 반도체 기판(10)의 셀 어레이 영역(A) 및 주변 회로 영역(B) 내 형성한다. 상기 평탄화 층간절연막(80)이 노출될 때까지 금속막(91)에 식각공정(94)을 수행한다. 상기 식각공정(94)은 평탄화 층간절연막(80) 상에 금속배선(96)들을 형성한다. 상기 금속배선(96)들을 형성한 후, 상기 반도체 기판(10)으로부터 포토레지스트 패턴(92)들을 제거한다.
한편, 상기 주변 회로 영역(B)에서, 상기 금속배선(96)들은 비트라인 랜딩패드(89) 및 접속 랜딩패드(90)에 각각 접촉하도록 형성된다. 상기 금속배선(96)들은 비트라인 패턴(60)들 및 저항 패턴(77)의 길이 방향으로 평행하게 형성하는 것이 바람직하다. 상기 금속배선(96)들은 비트라인 패턴(60)과 평행하고 그리고 저항 패턴(77)에 직각으로 형성할 수 있다.
이와 반대로, 상기 셀 어레이 영역(A)에서, 상기 금속배선(96)은 접속 랜딩패드(90)에 접촉하도록 형성될 수 있다. 상기 금속배선(96)은 비트라인 패턴(60)의 길이 방향으로 평행하게 위치해서 반도체 기판(10)의 상부를 가로질러서 달리도록 형성하는 것이 바람직하다. 상기 금속배선(96)은 비트라인 패턴(60)의 길이 방향에 직각으로 형성할 수 있다. 이를 통해서, 본 발명은 반도체 기판(10)의 셀 어레이 영역(A) 및 주변 회로 영역(B) 내 비트라인 패턴(60)들 및 금속배선(96)들을 포함하는 플레시 메모리(100)를 형성한다.
상술한 바와 같이, 본 발명은 게이트 패턴의 상부에 적어도 하나의 저항 패턴을 위치시켜서 양호한 전기적 특성을 보일 수 있는 플레시 메모리를 제공한다. 이를 통해서, 상기 플레시 메모리는 반도체 제조 공정의 영향을 최소화시켜서 반도체 기판으로부터 높은 확률을 가지고 확보되어질 수 있다.
Claims (31)
- 반도체 기판의 제 1 및 제 2 영역들 내 배치된 게이트 패턴들;상기 반도체 기판의 상기 제 1 및 상기 제 2 영역들 내 위치되어서 상기 게이트 패턴들의 상부에 배치된 비트라인 패턴들;상기 반도체 기판의 상기 제 1 영역 내 위치되어서 상기 비트라인 패턴들의 상부에 배치된 적어도 하나의 저항 패턴; 및상기 반도체 기판의 상기 제 1 및 상기 제 2 영역들 내 위치되어서 상기 저항 패턴의 상부에 배치된 금속배선들을 포함하되,상기 반도체 기판의 상기 제 1 영역 내 상기 금속배선들 및 상기 비트라인 패턴들은 상기 반도체 기판의 상부를 동일 방향으로 가로질러서 달리도록 배치되고, 상기 금속배선들 중 적어도 하나는 상기 저항 패턴과 전기적으로 접속하도록 배치되는 것이 특징인 플레시 메모리.
- 제 1 항에 있어서,상기 저항 패턴은 상기 반도체 기판의 상기 제 1 영역 내 상기 비트라인 패턴의 길이 방향과 평행하게 위치되고 상기 게이트 패턴들의 상부를 가로질러서 달리도록 배치되는 것이 특징인 플레시 메모리.
- 제 1 항에 있어서,상기 저항 패턴은 상기 반도체 기판의 상기 제 1 영역 내 상기 비트라인 패턴의 길이 방향에 직각으로 위치되어서 상기 게이트 패턴들 사이의 소정 영역들의 상부에 배치되는 것이 특징인 플레시 메모리.
- 제 1 항에 있어서,상기 제 1 및 제 2 영역들은 각각이 셀 어레이 영역 및 주변 회로 영역인 것이 특징인 플레시 메모리.
- 제 1 항에 있어서,상기 제 1 및 제 2 영역들의 반도체 기판에 배치된 활성 영역들 및 소자 분리막을 더 포함하되상기 소자 분리막은 상기 활성 영역들을 고립시키도록 배치되고, 상기 저항 패턴은 상기 소자 분리막을 지나는 수직선 상에 배치되는 것이 특징인 플레시 메모리.
- 제 1 항에 있어서,상기 제 1 및 제 2 영역들의 반도체 기판에 활성 영역들 및 소자 분리막을 더 포함하되상기 소자 분리막은 상기 활성 영역들을 고립시키도록 배치되고, 상기 저항 패턴은 상기 활성 영역들을 가로질러서 달리도록 배치되는 것이 특징인 플레시 메 모리.
- 반도체 기판의 제 1 및 제 2 영역들 내 배치된 게이트 패턴들;상기 반도체 기판의 상기 제 1 및 상기 제 2 영역들 내 위치되어서 상기 게이트 패턴들의 상부에 배치된 비트라인 패턴들;상기 반도체 기판의 상기 제 2 영역 내 위치되어서 상기 비트라인 패턴들의 상부에 배치된 적어도 하나의 저항 패턴; 및상기 반도체 기판의 상기 제 1 및 상기 제 2 영역들 내 위치되어서 상기 저항 패턴의 상부에 배치된 금속배선들을 포함하되,상기 금속배선들 중 적어도 하나는 상기 저항 패턴과 전기적으로 접속하도록 배치되는 것이 특징인 플레시 메모리.
- 제 7 항에 있어서,상기 저항 패턴은 상기 반도체 기판의 상기 제 2 영역 내 상기 비트라인 패턴들 및 상기 금속배선들의 길이 방향과 평행하게 배치되는 것이 특징인 플레시 메모리.
- 제 7 항에 있어서,상기 저항 패턴은 상기 반도체 기판의 상기 제 2 영역 내 상기 비트라인 패턴들 및 상기 금속배선들의 길이 방향에 직각으로 배치되는 것이 특징인 플레시 메 모리.
- 제 7 항에 있어서,상기 제 1 및 제 2 영역들은 각각이 셀 어레이 영역 및 주변 회로 영역인 것이 특징인 플레시 메모리.
- 제 7 항에 있어서,상기 제 1 및 제 2 영역들의 반도체 기판에 배치된 활성 영역들 및 소자 분리막을 더 포함하되상기 소자 분리막은 상기 활성 영역들을 고립시키도록 배치되고, 상기 저항 패턴은 상기 소자 분리막을 지나는 수직선 상에 배치되는 것이 특징인 플레시 메모리.
- 제 7 항에 있어서,상기 제 1 및 제 2 영역들의 반도체 기판에 활성 영역들 및 소자 분리막을 더 포함하되상기 소자 분리막은 상기 활성 영역들을 고립시키도록 배치되고, 상기 저항 패턴은 상기 활성 영역들을 가로질러서 달리도록 배치되는 것이 특징인 플레시 메모리.
- 반도체 기판의 제 1 및 제 2 영역들 내 게이트 패턴들을 형성하고,상기 게이트 패턴들의 상부에 위치하도록 상기 반도체 기판의 상기 제 1 및 상기 제 2 영역들 내 비트라인 패턴들을 형성하고,상기 비트라인 패턴들을 덮는 비트라인 층간절연막을 형성하고,상기 비트라인 층간절연막 상에 위치하도록 상기 반도체 기판의 상기 제 1 영역 내 적어도 하나의 저항 패턴을 형성하고,상기 저항 패턴을 덮도록 상기 비트라인 층간절연막 상에 평탄화 층간절연막을 형성하고,상기 평탄화 층간절연막 상에 위치하도록 상기 반도체 기판의 상기 제 1 및 상기 제 2 영역들 내 금속배선들을 형성하는 것을 포함하되,상기 금속배선들 및 상기 비트라인 패턴들은 상기 반도체 기판의 상기 제 1 영역에서 동일 방향으로 상기 반도체 기판의 상부를 가로질러서 달리도록 형성하고, 상기 금속배선들 중 적어도 하나는 상기 저항 패턴과 전기적으로 접속하도록 형성하는 것이 특징인 플레시 메모리의 형성방법.
- 제 13 항에 있어서,상기 금속배선들을 형성하는 것은,상기 평탄화 층간절연막 상에 금속막 및 포토레지스트 패턴들을 차례로 형성하고,상기 평탄화 층간절연막이 노출될 때까지 상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 금속막에 식각 공정을 수행하는 것을 포함하는 것이 특징인 플레시 메모리의 형성방법.
- 제 13 항에 있어서,상기 금속배선들 중 상기 적어도 하나 및 상기 저항 패턴을 전기적으로 접속하도록 형성하는 것은,상기 평탄화 층간절연막 상에 포토레지스트 막을 형성하는 것을 포함하되,상기 포토레지스트 막은 상기 반도체 기판의 제 1 영역 내 상기 저항 패턴의 상부에 개구부를 갖도록 형성하는 것을 포함하는 것이 특징인 플레시 메모리의 형성방법.
- 제 15 항에 있어서,상기 포토레지스트 막을 식각 마스크로 사용해서 상기 개구부를 통하여 상기 평탄화 층간절연막에 식각 공정을 수행하되, 상기 식각 공정은 상기 저항 패턴 상에 접속 홀을 형성하고,상기 접속 홀을 채우는 접속 랜딩패드를 형성하는 것을 더 포함하되,상기 접속 랜딩패드는 상기 금속배선들 중 상기 적어도 하나에 접촉되도록 형성하고, 상기 접속 홀은 상기 저항 패턴을 노출시키도록 형성하는 것이 특징인 플레시 메모리의 형성방법.
- 제 13 항에 있어서,상기 평탄화 층간절연막 및 상기 비트라인 층간절연막은 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 특징인 플레시 메모리의 형성방법.
- 제 13 항에 있어서,상기 저항 패턴을 형성하는 것은,상기 비트라인 층간절연막 상에 도전막 및 적어도 하나의 포토레지스트 패턴을 형성하고,상기 비트라인 층간절연막이 노출될 때까지 상기 포토레지스트 패턴을 식각 마스크로 사용해서 상기 도전막에 식각 공정을 수행하는 것을 포함하되,상기 포토레지스트 패턴은 상기 반도체 기판의 상기 제 1 영역 내 상기 비트라인 패턴들의 길이 방향과 평행하게 위치해서 상기 게이트 패턴들의 상부를 가로질러서 달리도록 형성하는 것이 특징인 플레시 메모리의 형성방법.
- 제 13 항에 있어서,상기 저항 패턴을 형성하는 것은,상기 비트라인 층간절연막 상에 도전막 및 포토레지스트 패턴을 형성하고,상기 비트라인 층간절연막이 노출될 때까지 상기 포토레지스트 패턴을 식각 마스크로 사용해서 상기 도전막에 식각 공정을 수행하는 것을 포함하되,상기 포토레지스트 패턴은 상기 반도체 기판의 상기 제 1 영역 내 상기 비트 라인 패턴들의 길이 방향에 직각으로 위치해서 상기 게이트 패턴들 사이의 소정 영역들의 상부에 형성하는 것이 특징인 플레시 메모리의 형성방법.
- 제 13 항에 있어서,상기 제 1 및 제 2 영역들은 각각이 셀 어레이 영역 및 주변 회로 영역으로 형성하는 것이 특징인 플레시 메모리의 형성방법.
- 제 13 항에 있어서,상기 제 1 및 제 2 영역들의 반도체 기판에 활성 영역들 및 소자 분리막을 형성하는 것을 더 포함하되상기 소자 분리막은 상기 활성 영역들을 고립시키도록 형성하고, 상기 저항 패턴은 상기 소자 분리막을 지나는 수직선 상에 형성하는 것이 특징인 플레시 메모리의 형성방법.
- 제 13 항에 있어서,상기 제 1 및 제 2 영역들의 반도체 기판에 활성 영역들 및 소자 분리막을 형성하는 것을 더 포함하되상기 소자 분리막은 상기 활성 영역들을 고립시키도록 형성하고, 상기 저항 패턴은 상기 활성 영역들을 가로질러서 달리도록 형성하는 것이 특징인 플레시 메모리의 형성방법.
- 반도체 기판의 제 1 및 제 2 영역들 내 게이트 패턴들을 형성하고,상기 게이트 패턴들의 상부에 위치하도록 상기 반도체 기판의 상기 제 1 및 상기 제 2 영역들 내 비트라인 패턴들을 형성하고,상기 비트라인 패턴들을 덮는 비트라인 층간절연막을 형성하고,상기 비트라인 층간절연막 상에 위치하도록 상기 반도체 기판의 상기 제 2 영역 내 적어도 하나의 저항 패턴을 형성하고,상기 저항 패턴을 덮도록 상기 비트라인 층간절연막 상에 평탄화 층간절연막을 형성하고,상기 평탄화 층간절연막 상에 위치하도록 상기 반도체 기판의 상기 제 1 및 상기 제 2 영역들 내 금속배선들을 형성하는 것을 포함하되,상기 금속배선들 중 적어도 하나는 상기 저항 패턴과 전기적으로 접속하도록 형성하는 것이 특징인 플레시 메모리의 형성방법.
- 제 23 항에 있어서,상기 금속배선들을 형성하는 것은,상기 평탄화 층간절연막 상에 금속막 및 포토레지스트 패턴들을 차례로 형성하고,상기 평탄화 층간절연막이 노출될 때까지 상기 포토레지스트 패턴들을 식각 마스크로 사용해서 상기 금속막에 식각 공정을 수행하는 것을 포함하는 것이 특징 인 플레시 메모리의 형성방법.
- 제 23 항에 있어서,상기 금속배선들 중 적어도 하나 및 상기 저항 패턴을 전기적으로 접속하도록 형성하는 것은,상기 비트라인 층간절연막 상에 위치하는 평탄화 층간절연막 상에 포토레지스트 막을 형성하는 것을 포함하되,상기 포토레지스트 막은 상기 반도체 기판의 상기 제 2 영역 내 상기 비트라인 패턴들 중 적어도 하나 및 상기 저항 패턴의 상부에 개구부들을 각각 갖도록 형성하는 것이 특징인 플레시 메모리의 형성방법.
- 제 25 항에 있어서,상기 포토레지스트 막을 식각 마스크로 사용해서 상기 개구부들을 통하여 상기 평탄화 층간절연막 및 상기 비트라인 층간절연막에 식각 공정을 차례로 수행하되, 상기 식각 공정은 상기 비트라인 패턴들 중 상기 적어도 하나 및 상기 저항 패턴 상에 비트라인 홀 및 접속 홀을 각각 형성하고,상기 접속 홀 및 상기 비트라인 홀을 각각 채우는 접속 랜딩패드 및 비트라인 랜딩패드를 형성하는 것을 더 포함하되.상기 비트라인 랜딩패드 및 접속 랜딩패드는 상기 금속배선들에 각각 접촉되도록 형성하고, 상기 비트라인 홀 및 접속 홀은 상기 비트라인 패턴들 중 상기 적 어도 하나 및 상기 저항 패턴을 각각 노출시키도록 형성하는 것이 특징인 플레시 메모리의 형성방법.
- 제 23 항에 있어서,상기 평탄화 층간절연막 및 상기 비트라인 층간절연막은 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 특징인 플레시 메모리의 형성방법.
- 제 23 항에 있어서,상기 저항 패턴을 형성하는 것은,상기 비트라인 층간절연막 상에 도전막 및 적어도 하나의 포토레지스트 패턴을 형성하고,상기 비트라인 층간절연막이 노출될 때까지 상기 포토레지스트 패턴을 식각 마스크로 사용해서 상기 도전막에 식각 공정을 수행하는 것을 포함하되,상기 포토레지스트 패턴은 상기 반도체 기판의 상기 제 2 영역 내 상기 비트라인 패턴들 및 상기 금속배선들의 길이 방향과 평행하게 형성하는 것이 특징인 플레시 메모리의 형성방법.
- 제 23 항에 있어서,상기 저항 패턴을 형성하는 것은,상기 비트라인 층간절연막 상에 도전막 및 적어도 하나의 포토레지스트 패턴 을 형성하고,상기 비트라인 층간절연막이 노출될 때까지 상기 포토레지스트 패턴을 식각 마스크로 사용해서 상기 도전막에 식각 공정을 수행하는 것을 포함하되,상기 포토레지스트 패턴은 상기 반도체 기판의 상기 제 2 영역 내 상기 비트라인 패턴들 및 상기 금속배선들의 길이 방향에 직각으로 형성하는 것이 특징인 플레시 메모리의 형성방법.
- 제 23 항에 있어서,상기 제 1 및 제 2 영역들의 반도체 기판에 활성 영역들 및 소자 분리막을 형성하는 것을 더 포함하되상기 소자 분리막은 상기 활성 영역들을 고립시키도록 형성하고, 상기 저항 패턴은 상기 소자 분리막을 지나는 수직선 상에 형성하는 것이 특징인 플레시 메모리의 형성방법.
- 제 23 항에 있어서,상기 제 1 및 제 2 영역들의 반도체 기판에 활성 영역들 및 소자 분리막을 형성하는 것을 더 포함하되상기 소자 분리막은 상기 활성 영역들을 고립시키도록 형성하고, 상기 저항 패턴은 상기 활성 영역들을 가로질러서 달리도록 형성하는 것이 특징인 플레시 메모리의 형성방법.
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