JP3779288B2

JP3779288B2 - 半導体装置

Info

Publication number: JP3779288B2
Application number: JP2003281756A
Authority: JP
Inventors: 公仁桑原; 紀行永井
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-07-29
Filing date: 2003-07-29
Publication date: 2006-05-24
Anticipated expiration: 2023-07-29
Also published as: JP2005051058A

Description

本発明は、情報通信機器、事務用電子機器等に用いられ、電気特性の検査時にプローブ電極を接触する電極パッドを備えた半導体装置に関するものである。

以下、従来の半導体装置およびその製造方法について図面を参照しながら説明する。図５（ａ）は、従来の半導体装置のチップ断面構造を示したものである。

従来の半導体チップ１は、半導体基板２の表面にＭＯＳトランジスタ３などの半導体素子と、半導体基板２上に形成された多層配線部１８とから構成されている。ＭＯＳトランジスタ３は、ソース・ドレイン領域５およびゲート電極６を有し、半導体基板２表面上に、各ソース・ドレイン領域５は形成されている。ゲート電極６は、ゲート絶縁膜７を介して、各ソース・ドレイン領域５の間の半導体基板２上に形成されている。

多層配線部１８は、素子分離絶縁膜１１、各層間絶縁膜４，８，９，１０、各層配線１４，１５、アルミ電極パッド１６、各ビアホール埋め込みプラグ１２，１３、パッシベーション膜１７から構成されている。各層絶縁膜４，８，９，１０は、ＣＭＰ(Chemical Mechanical Polish)法などを用いて平坦化されており、各ビアホール埋め込みプラグ１２，１３は、層間絶縁膜４，１０にビアホールをあけ、形成される。ビアホール埋め込みプラグ１２を介して、ソース・ドレイン領域５と配線層１４は電気的に接続されている。また配線層１４と１５は、ビアホール埋め込みプラグ１３を介して電気的に接続され、さらに配線層１５とアルミ電極パッド１６は接続されている。

配線層１５の水平断面（Ａ'−Ａ’断面）を図５(ｂ)に、ビアホール埋め込みプラグ１３と層間絶縁膜１０の水平断面（Ｂ'−Ｂ’断面）を図５(ｃ)に、配線層１４の水平断面（Ｃ'−Ｃ’断面）を図５(ｄ)に示す。

また、従来は、例えば特許文献１に示されているように、テーパー状のビアホールにタングステン等のプラグを設けたものや、また、特許文献２に示されたように多数のチューブのごとき円筒状構造体にてビアを構成されている例もある。このようなビアホール埋め込みプラグはタングステンや銅等のほか、導電性の材料にて、電気的接続を目的として作成されている。通常、図５（ｃ）に示すように、断面が円形の円柱で大きさ、密度は、均一に分布しており、強度を向上させる構造を主眼としていなかった。

ここで、半導体装置の電気検査のプロセスについて説明する。図６は半導体チップ１の上のアルミ電極パッド１６のレイアウトを示している。このようにアルミ電極パッド１６は、半導体チップ１の各辺周辺に整列している。図７（ａ）はアルミ電極パッド１６に電気的検査を行う為の検査用プローブ電極２０を接触させる様子を示したものである。

内部配線の電気回路特性を測定するため、通常は半導体チップ１を載せたステージ等を移動することにより、半導体チップ１を上昇させ、プローブ電極２０へ衝突させる。結果、半導体チップ１を近づけることにより、プローブにアルミ電極パッド１６を押す力と、プローブ電極２０が押し上げられ、プローブ電極２０の曲がり部が真っ直ぐにされる力のため、プローブ電極２０の尖端とアルミ電極パッド１６の接触面は、横にずれ、移動する。アルミ電極パッド１６はプローブ電極２０により抉られ一定の大きさ打痕であるプローブ電極痕３０が形成される。このことにより、表面酸化膜が除去され、一定面積のアルミ電極パッド１６の清浄面が、プローブ電極２０と接触を保つ。このことにより電気的に一定の接触抵抗にてコンタクトが得られ、測定が行われる。
特開平０９−２３２４２９号公報特開２００２−３２９７２３号公報

しかしながら上記従来の半導体装置では、電気検査プローブ電極押し当て段階で、内部のビア部に応力がかかり、図７（ａ）の亀裂３１に示すようにビアホール埋め込みプラグ１３の断線を誘発する危険性があるという欠点を有していた。

近年、半導体チップ１の高機能化・高集積化による回路の小型化にともない配線間距離、各アルミ電極パッド１６間のピッチが微細なものとなっている。さらにトランジスタ３およびアルミ電極パッド１６の数が飛躍的に伸びる中、配線層は薄くなってその層数が増加し、かつ図５のトランジスタ３は、アルミ電極パッド１６近傍ないし、直下に置かれることもあり、さらにトランジスタ３等の素子破壊の危険も増している。

本発明は上記従来の課題を解決するもので、プローブ電極検査でのビアホール埋め込みプラグの破壊を防止し、信頼性を向上し、品質歩留まりの良い半導体装置を提供することを目的としている。

まず、前述した図７に示したプローブ電極検査でのビアホール埋め込みプラグ１３の破壊（亀裂３１）の現象を調査すると、次のようなことが明らかとなった。検査工程は、プローブ電極２０が、アルミ電極パッド１６に接触した後、走査し、終端まで移動したのち、アルミ電極パッド１６から離れていくことになる。このとき、ビアホール埋め込みプラグ１３の破壊は、図７（ｂ）の破壊領域４０に示すように、特にプローブ電極２０の走査方向の終端部内部の近傍にて多く発生することがわかった。つまり、図７（ｃ）に示すようにプローブ電極走査方向に応力が大きく加わっているものと推定できる。このことを考慮し、本発明では、ビアホール埋め込みプラグの設計に工夫をして、高信頼性の半導体装置を実現している。

本発明の請求項１記載の半導体装置は、半導体基板上に複数の層間絶縁膜および複数の配線層を介して電極パッドが形成され、電極パッドの下に接して形成された第１の配線層と、第１の配線層より１層下の第２の配線層とが複数のビアホール埋め込みプラグによって電気的に接続され、電極パッド上にプローブ電極を押し付けて所定方向に移動させることによりプローブ電極を電極パッドに電気的に接触させ、電気特性の検査が行われる半導体装置であって、複数のビアホール埋め込みプラグは、電極パッドの直下領域に配置され、かつ、半導体基板の上面から見て、単位面積当たりに占めるビアホール埋め込みプラグの総面積の割合が、電極パッドの直下領域においてプローブ電極の移動方向の始点側よりも終点側の方が大きくなるように配置されたことを特徴とする。

この構成により、電極パッドの直下領域のプローブ電極の移動方向（走査方向）の終点付近の強度を向上することができ、プローブ電極検査でのビアホール埋め込みプラグの破壊を防止できる。

また、請求項２記載の半導体装置は、請求項１記載の半導体装置において、単位面積当たりに占めるビアホール埋め込みプラグの総面積の割合（プラグ密度）を、プローブ電極の移動方向の始点側から終点側にかけて徐々に大きくなるようにしている。

これにより、プローブ電極の移動方向の始点側から終点側にかけて電極パッドの直下領域での急激な強度分布の不均一を避け、次第に変化するプラグ密度勾配を形成することができる。

また、請求項３記載の半導体装置は、請求項１記載の半導体装置において、単位面積当たりに占めるビアホール埋め込みプラグの総面積の割合が、プローブ電極の移動方向の始点側よりも終点側の方が大きくなるようにするために、電極パッドの直下領域においてプローブ電極の移動方向の始点側よりも終点側に多くの個数のビアホール埋め込みプラグが配置されている。

また、請求項４記載の半導体装置は、請求項３記載の半導体装置において、プローブ電極の移動方向の始点側に配置されるビアホール埋め込みプラグの移動方向と水平方向のピッチよりも、終点側に配置されるビアホール埋め込みプラグの移動方向と水平方向のピッチを小さくしている。

また、請求項５記載の半導体装置は、請求項４記載の半導体装置において、ビアホール埋め込みプラグの移動方向と水平方向のピッチを、プローブ電極の移動方向の始点側から終点側にかけて徐々に小さくしている。

また、請求項６記載の半導体装置は、請求項３記載の半導体装置において、プローブ電極の移動方向の始点側に配置されるビアホール埋め込みプラグの移動方向と垂直方向のピッチよりも、終点側に配置されるビアホール埋め込みプラグの移動方向と垂直方向のピッチを小さくしている。

また、請求項７記載の半導体装置は、請求項６記載の半導体装置において、ビアホール埋め込みプラグの移動方向と垂直方向のピッチを、プローブ電極の移動方向の始点側から終点側にかけて徐々に小さくしている。

また、請求項８記載の半導体装置は、請求項１記載の半導体装置において、単位面積当たりに占めるビアホール埋め込みプラグの総面積の割合が、プローブ電極の移動方向の始点側よりも終点側の方が大きくなるようにするために、電極パッドの直下領域においてプローブ電極の移動方向の始点側よりも終点側に配置されるビアホール埋め込みプラグの半導体基板の上面から見た１個当たりが占める面積を大きくしている。

また、請求項９記載の半導体装置は、請求項８記載の半導体装置において、ビアホール埋め込みプラグの１個当たりが占める面積を、プローブ電極の移動方向の始点側から終点側にかけて徐々に大きくしている。

また、請求項１０記載の半導体装置は、請求項３、４、５、８または９記載の半導体装置において、プローブ電極の移動方向の終点側に配置されるビアホール埋め込みプラグを、千鳥配列に配置している。

この千鳥配列により、プローブ電極の移動方向の終点側に配置されるビアホール埋め込みプラグ相互の間隔を小さくして多くの個数を配置することが容易になる。

以上のように本発明によれば、電極パッドの直下領域のプローブ電極の移動方向（走査方向）の終点付近の強度を向上することができ、プローブ電極検査でのビアホール埋め込みプラグの破壊を防止できる。また、高機能化・高集積化による回路の小型化がなされても、電極パッドの近傍ないし直下に配置されるトランジスタ等の素子の破壊を防止できる。したがって、信頼性の高い、品質歩留りの良い半導体装置を実現することができる。この本発明の半導体装置により、情報通信機器、事務用電子機器等の高機能化・小型化が容易になる。

以下、本発明の実施の形態について図面を参照しながら説明する。

図１〜図４は、本発明の第１〜第４の実施の形態の半導体装置のパッドおよびビア部分の構造を示した一例である。図１〜図４の各図において、（ａ）は垂直断面を示し、(ｂ)は配線層１５の水平断面（Ａ'−Ａ’断面）を示し、(ｃ)はビアホール埋め込みプラグと層間絶縁膜１０の水平断面（Ｂ'−Ｂ’断面）を示し、(ｄ)は配線層１４の水平断面（Ｃ'−Ｃ’断面）を示す。

図１〜図４の各実施の形態の半導体装置は、図５の従来の半導体装置同様、パッシベーション膜１７で端部を覆われたアルミ電極パッド１６の裏には、配線層１５が形成されており、電気的に接続されている。配線層１５は下層の配線層１４とビアホール埋め込みプラグ（１１３、２１３、３１３、４１３）により電気的に接続されている。配線層１４、１５は銅等の材質である。配線層１４、１５の周囲は、それぞれ層間絶縁膜８，９が形成されている。また配線層１５と１４の間は、層間絶縁膜１０が形成されている。層間絶縁膜１０はＴＥＯＳと呼ばれる材質等である。また、アルミ電極パッド１６は、例えば図６のように、半導体チップ１の各辺の周辺に整列して複数配置されている。

図１〜図４では、配線層１４よりも下層を図示していないが、例えば図５の従来の半導体装置と同じく、トランジスタ３等の素子が形成された半導体基板２上に、多層配線部１８が形成されている。このなかで、表層近傍では、配線層１４を形成した後、層間絶縁膜１０を配線層１４の上に形成する。そして、ＣＭＰ法などを用いて、層間絶縁膜１０の表面を平坦化する。続いて、フォトリソグラフィ技術と異方性エッチング法とを用いて、層間絶縁膜１０にビアホールを形成する。そして、ＣＶＤ法などを用いて、ビアホールにビアホール埋め込みプラグ用導電材料を堆積して埋め込む。その後エッチバック法等を用いて、ビアホールからはみ出した部分を除去し、ビアホール埋め込みプラグ（１１３、２１３、３１３、４１３）を形成する。さらに多層配線の場合は、以上の繰り返すことにより、配線と層間絶縁膜およびビアホール埋め込みプラグとからなる多層配線部が形成される。次いで、アルミ電極パッド１６が、配線層１５の上に形成され、最後にパッシベーション膜１７を形成する。

図１〜図４の半導体装置において、その電気特性を測定するプローブによる検査を実施する際には、従来同様、図７（ａ）に示されるように、プローブ電極２０を上方から、アルミ電極パッド１６に押し当て、次いで水平方向に移動することで、プローブ電極痕３０が形成され、一定面積のアルミ電極パッド１６の清浄面がプローブ電極２０と接触を保つことにより、電気的に一定の接触抵抗にてコンタクトが得られ、測定が行われる。

これらの半導体装置は、内部配線層の間は、ビアホール埋め込みプラグ群にて内部配線層の間を接続しているが、特に電気特性を測定する表面電極部近傍領域のビアホール埋め込みプラグ、すなわち、図１〜図４において、電極パッド１６の直下領域に配置された複数のビアホール埋め込みプラグ（１１３、２１３、３１３、４１３）は、単位面積当たりに占めるビアホール埋め込みプラグの総面積の割合（以下、プラグ密度という）が、図１〜図４の各図の（ｃ）に示すように、プローブ電極の移動方向（進行方向、走査方向ともいう）の始点側よりも終点側の方が大きくなるように配置・形成されている。

まず、図１に示す第１の実施の形態の半導体装置では、図１（ｃ）に示すように、プローブ電極の走査終点に向かって、プローブ電極の走査方向のビアホール埋め込みプラグ１１３同士の間隔を徐々に小さくしている（言い換えれば、ビアホール埋め込みプラグ１１３のピッチを徐々に小さくしている）。このプラグ１１３の同士の間隔の変化は、急激な強度分布の不均一を避け、次第に変化するプラグ密度勾配を形成している。これにより層間絶縁膜１０とビアホール埋め込みプラグ１１３および上下配線層１４，１５の接続部にかかる応力が、プローブ電極の走査終点付近にて局所的に大きくなることを防止し、プローブ電極走査終端付近の強度を向上させ、ビアホール埋め込みプラグ１１３やその下に形成されたトランジスタ等の素子の破壊を防止することが出来る。

図２に示す第２の実施の形態の半導体装置では、図２（ｃ）に示すように、プローブ電極の走査始点から終点に向かって、プローブ電極の走査方向のビアホール埋め込みプラグ１１３同士の間隔を徐々に小さくし、さらに、プローブ電極の走査終点付近において、プローブ電極の走査方向と直交する方向のビアホール埋め込みプラグ２１３同士の間隔を小さくしている。これによりプローブ電極の走査終点付近のビア個数密度が高くなる。結果として層間絶縁膜１０とビアホール埋め込みプラグ２１３および上下配線層１４，１５の接続部にかかる応力が、プローブ電極の走査終点付近にて局所的に大きくなることを防止し、プローブ電極走査終端付近の強度を向上させ、ビアホール埋め込みプラグ２１３やその下に形成されたトランジスタ等の素子の破壊を防止することが出来る。

この第２の実施の形態では、プローブ電極の走査始点から終点に向かって、プローブ電極の走査方向のビアホール埋め込みプラグ１１３同士の間隔を徐々に小さくしたが、このプローブ電極の走査方向の間隔（あるいはピッチ）は均一とし、プローブ電極の走査終点付近において、プローブ電極の走査方向と直交する方向のビアホール埋め込みプラグ２１３同士の間隔を小さくするだけでもよい。また、このプローブ電極の走査方向と直交する方向のビアホール埋め込みプラグ２１３同士の間隔を、プローブ電極の走査始点から終点側に向かうにつれ小さくした構成でもよく、この場合も、走査方向と直交する方向のプラグ１１３同士の間隔を徐々に小さくすることで、急激な強度分布の不均一を避けることが好ましい。いずれの方法をとっても、この場合は各プラグ１１３の大きさは同等であり、プラグ１１３同士の間隔を小さくする方向においてプラグ１１３の個数を増やすことになる（このことについては第１の実施の形態も同様である）。

図３に示す第３の実施の形態の半導体装置では、図３（ｃ）に示すように、プローブ電極の走査終点付近におけるビアホール埋め込みプラグ３１３を、千鳥配列とし、さらに水平面上のＸＹ方向相互の間隔を均一にしている。こうすることで、プローブ電極の走査終点付近におけるビアホール埋め込みプラグ３１３相互の間隔を小さくし、ビア個数密度を高くしている。結果として層間絶縁膜１０とホール埋め込みプラグ１１３および上下配線層１４，１５の接続部にかかる応力が、プローブ電極の走査終点付近にて局所的に大きくなることを防止し、強度を向上させ、ビアホール埋め込みプラグ３１３やその下に形成されたトランジスタ等の素子の破壊を防止することが出来る。

また、図３（ｃ）に示すように、プローブ電極の走査始点側のプラグ３１３を千鳥配列にしていない領域では、プローブ電極の走査方向のプラグ１１３同士の間隔を徐々に小さくすることで、徐々に強度を増しながら急激な強度分布の不均一を避けるようにしている。

図４に示す第４の実施の形態の半導体装置では、図４（ｃ）に示すように、ビアホール埋め込みプラグ４１３は、その１個あたりの大きさを変えて形成されている。ここではプローブ電極の走査終点付近において、走査終点側に近づくにつれ徐々に大きくなるように形成している。結果として、プローブ電極走査終端付近の強度を向上させ、ビアホール埋め込みプラグ４１３やその下に形成されたトランジスタ等の素子の破壊を防止することが出来る。

また、図４（ｃ）に示すように、プローブ電極の走査始点側のプラグ４１３を大きくしていない領域では、プローブ電極の走査方向のプラグ４１３のピッチを徐々に小さくすることで、徐々に強度を増しながら急激な強度分布の不均一を避けるようにしているが、このプローブ電極の走査始点側の領域も含め走査始点から終点側の間でプラグ４１３のピッチを均一とし、プラグ４１３の大きさを徐々に大きくするようにしてもよい。さらに、プローブ電極の走査終点付近におけるビアホール埋め込みプラグ４１３を、千鳥配列にしてもよい。

本発明にかかる半導体装置は、電極パッドの直下領域におけるプローブ電極の移動方向の終点付近の強度を向上することができ、プローブ電極検査でのビアホール埋め込みプラグの破壊を防止でき、携帯電話をはじめとする携帯情報端末やコンピューター、情報通信機器、事務用電子機器、またＤＶＤ、デジタルＴＶなど家庭電器製品等に用いられる半導体装置として有用である。

さらに、半導体素子としては、メモリー、ＬＳＩ等を問わず応用できる。また素子、たとえば、レーザー部品、半導体レーザーや、発光素子、ディスプレイ素子等薄膜ないし多層構造となったものの構造については広く有効である。

本発明の第１の実施形態にかかる半導体装置の構成を示す断面図である。本発明の第２の実施形態にかかる半導体装置の構成を示す断面図である。本発明の第３の実施形態にかかる半導体装置の構成を示す断面図である。本発明の第４の実施形態にかかる半導体装置の構成を示す断面図である。従来の半導体装置の構成を示す断面図である。従来の半導体装置のシリコンチップ上の電極パッド配置の１例を示す平面図従来の半導体装置のプローブ電極を用いた電気検査方法とその問題点を示す図である。

符号の説明

１:半導体チップ
２:半導体基板
３:ＭＯＳトランジスタ
４，８，９，１０：層間絶縁膜
５:ソース・ドレイン領域
６:ゲート電極
７:ゲート絶縁膜
１１:素子分離絶縁膜
１２，１３:ビアホール埋め込みプラグ
１４，１５:配線
１６:アルミ電極パッド
１７:パッシベーション膜
１８:多層配線部
２０: プローブ電極
３０: プローブ電極痕
３１:亀裂
４０:破壊領域
１１３，２１３，３１３，４１３：ビアホール埋め込みプラグ

Claims

半導体基板上に複数の層間絶縁膜および複数の配線層を介して電極パッドが形成され、前記電極パッドの下に接して形成された第１の配線層と、前記第１の配線層より１層下の第２の配線層とが複数のビアホール埋め込みプラグによって電気的に接続され、前記電極パッド上にプローブ電極を押し付けて所定方向に移動させることにより前記プローブ電極を前記電極パッドに電気的に接触させ、電気特性の検査が行われる半導体装置であって、
前記複数のビアホール埋め込みプラグは、前記電極パッドの直下領域に配置され、かつ、前記半導体基板の上面から見て、単位面積当たりに占める前記ビアホール埋め込みプラグの総面積の割合が、前記電極パッドの直下領域において前記プローブ電極の移動方向の始点側よりも終点側の方が大きくなるように配置されたことを特徴とする半導体装置。
単位面積当たりに占める前記ビアホール埋め込みプラグの総面積の割合を、前記プローブ電極の移動方向の始点側から終点側にかけて徐々に大きくなるようにした請求項１記載の半導体装置。
単位面積当たりに占める前記ビアホール埋め込みプラグの総面積の割合が、前記プローブ電極の移動方向の始点側よりも終点側の方が大きくなるようにするために、前記電極パッドの直下領域において前記プローブ電極の移動方向の始点側よりも終点側に多くの個数の前記ビアホール埋め込みプラグが配置された請求項１記載の半導体装置。
前記プローブ電極の移動方向の始点側に配置される前記ビアホール埋め込みプラグの前記移動方向と水平方向のピッチよりも、終点側に配置される前記ビアホール埋め込みプラグの前記移動方向と水平方向のピッチを小さくした請求項３記載の半導体装置。
前記ビアホール埋め込みプラグの前記移動方向と水平方向のピッチを、前記プローブ電極の移動方向の始点側から終点側にかけて徐々に小さくした請求項４記載の半導体装置。
前記プローブ電極の移動方向の始点側に配置される前記ビアホール埋め込みプラグの前記移動方向と垂直方向のピッチよりも、終点側に配置される前記ビアホール埋め込みプラグの前記移動方向と垂直方向のピッチを小さくした請求項３記載の半導体装置。
前記ビアホール埋め込みプラグの前記移動方向と垂直方向のピッチを、前記プローブ電極の移動方向の始点側から終点側にかけて徐々に小さくした請求項６記載の半導体装置。
単位面積当たりに占める前記ビアホール埋め込みプラグの総面積の割合が、前記プローブ電極の移動方向の始点側よりも終点側の方が大きくなるようにするために、前記電極パッドの直下領域において前記プローブ電極の移動方向の始点側よりも終点側に配置される前記ビアホール埋め込みプラグの前記半導体基板の上面から見た１個当たりが占める面積を大きくした請求項１記載の半導体装置。
前記ビアホール埋め込みプラグの１個当たりが占める面積を、前記プローブ電極の移動方向の始点側から終点側にかけて徐々に大きくした請求項８記載の半導体装置。
前記プローブ電極の移動方向の終点側に配置される前記ビアホール埋め込みプラグを、千鳥配列に配置した請求項３、４、５、８または９記載の半導体装置。