KR20130087233A - 가변 저항 메모리 장치 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 가변 저항 메모리 장치 및 이의 제조 방법을 제공한다. 이 장치에서는, 각각의 메모리 셀들에서 상기 워드라인들이 가변 저항막과 접하는 면적이 거의 일정하게 유지됨으로써, 메모리 셀들의 전기적 특성의 산포를 줄일 수 있다.

Description

가변 저항 메모리 장치 및 그 형성 방법{Variable Resistance memory device and method of forming the same}
본 발명은 가변저항 메모리 장치 및 그 형성 방법에 관한 것이다.
반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(magnetic Random Access Memory) 및 PRAM(phase-change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성이 있다.
반도체 장치의 고집적화로 인해, 이러한 가변 저항 메모리 장치들도 고집적화가 요구되고 있다.
본 발명이 해결하려는 과제는 메모리 셀들의 전기적 특성의 산포를 줄일 수 있는 고집적화된 가변 저항 메모리 장치를 제공하는데 있다.
본 발명이 해결하려는 다른 과제는 메모리 셀들의 전기적 특성의 산포를 줄일 수 있는 고집적화된 가변 저항 메모리 장치의 형성 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 가변 저항 메모리 장치는, 기판으로부터 돌출되는 수직전극; 상기 수직 전극에 인접하여 상기 기판 상에 교대로 적층된 수평전극층들과 절연층들; 상기 수직 전극과 상기 수평 전극층 사이에 개재되는 가변 저항막을 포함하되, 상기 수평 전극층들 중에 상기 기판에 인접한 수평 전극층의 두께는 상기 기판으로부터 이격된 수평 전극층의 두께보다 두껍다.
상기 수직 전극과 상기 가변 저항막은 수직 전극홀 안에 배치되며, 상기 수직 전극홀은 상부 폭이 하부 폭보다 넓을 수 있다.
상기 기판에 인접한 상기 수평 전극층과 상기 가변 저항막이 접하는 면적은 상기 기판으로부터 이격된 상기 수평 전극층과 상기 가변 저항막이 접하는 면적과 거의 동일할 수 있다.
상기 수평 전극층들은 가장 낮게 위치하는 제 1 수평전극층과 가장 높게 위치하는 제 2 수평 전극층을 포함할 수 있으며, 상기 제 1 수평 전극층의 두께는 상기 제 2 수평 전극층의 두께보다 두꺼울 수 있다.
상기 수평 전극층들은 상기 제 1 수평 전극층과 제 2 수평 전극층 사이에 위치하는 제 3 수평 전극층을 더 포함할 수 있으며, 상기 제 3 수평 전극층의 두께는 상기 제 1 수평 전극층의 두께보다 얇으며 상기 제 2 수평 전극층의 두께보다 두꺼울 수 있다.
상기 가변 저항 메모리 장치는, 상기 제 1 수평 전극층 하부에 배치되는 선택 라인을 더 포함할 수 있으며, 이때 상기 선택 라인의 두께는 상기 제 1 수평 전극층의 두께보다 얇으며, 상기 제 2 수평 전극층의 두께보다 두꺼울 수 있다.
일 예에 있어서, 상기 수평 전극층들은 적어도 4개 이상이며, 아래에 위치하는 적어도 두개의 수평 전극층들은 서로 동일한 두께를 가지며, 위에 위치하는 적어도 두개의 수평 전극들은 서로 동일한 두께를 가지며, 상기 아래에 위치하는 수평 전극들보다 얇을 수 있다.
다른 예에 있어서, 상기 수직전극, 상기 수평전극층과 절연층들 및 상기 가변 저항막은 하나의 섹션을 구성할 수 있으며, 상기 가변 저항 메모리 장치는 상기 기판 상에 적층된 적어도 두 개의 섹션들을 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 가변 저항 메모리 장치의 제조 방법은, 기판 상에 복수의 희생막들과 절연막들을 교대로 적층하는 단계; 상기 절연막들과 상기 희생막들을 패터닝하여 수직전극홀을 형성하는 단계; 상기 수직 전극홀 안에 가변저항막과 수직 전극을 형성하는 단계; 및 상기 희생막을 수평 전극막으로 대신하는(replace) 단계를 포함하되, 상기 기판에 인접한 희생막의 두께는 상기 기판으로부터 이격된 희생막의 두께보다 두껍다.
본 발명의 일 예에 따른 가변 저항 메모리 장치는, 각각의 메모리 셀들에서 상기 워드라인들이 가변 저항막과 접하는 면적이 거의 일정하게 유지됨으로써, 메모리 셀들의 전기적 특성의 산포를 줄일 수 있다.
또한 본 발명의 다른 예에 따른 가변 저항 메모리 장치에서는 워드라인들이 복수층에 걸쳐 적층되므로, 고집적화된 가변 저항 메모리 장치를 구현할 수 있다.
도 1은 본 발명의 개념에 따른 가변 저항 메모리 장치의 회로도이다.
도 2a는 본 발명의 실시예 1에 따른 가변 저항 메모리 장치의 레이아웃이다.
도 2b 및 2c는 도 2a를 각각 I-I' 선 및 II-II' 선으로 자른 단면도들이다.
도 2d는 도 2a의 레이아웃과 도 2a의 단면도들을 가지는 가변 저항 메모리 장치의 사시도이다.
도 3은 일 예에 따른 원뿔대의 사시도이다.
도 4는 도 2d의 일 부분을 확대하여 나타낸 사시도이다.
도 5a 내지 11a는 도 2a의 레이아웃을 가지는 가변 저항 메모리 장치를 형성하는 과정을 순차적으로 나타내는 레이아웃들이다.
도 5b 내지 11b는 도 2b의 단면을 가지는 가변 저항 메모리 장치를 형성하는 과정을 순차적으로 나타내는 단면도들이다.
도 5c 내지 9c는 도 2c의 단면을 가지는 가변 저항 메모리 장치를 형성하는 과정을 순차적으로 나타내는 단면도들이다.
도 12는 본 발명의 실시예 2에 따른 가변 저항 메모리 장치의 단면도이다.
도 13은 본 발명의 실시예 3에 따른 가변 저항 메모리 장치의 단면도이다.
도 14 및 도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 개념에 따른 가변 저항 메모리 장치의 회로도이다.
도 1을 참조하면, 본 실시예들에 따른 가변 저항 메모리 장치에서는 다수의 메모리 셀(MC)들이 매트릭스 형태로 배열된다. 상기 각각의 메모리 셀들(MC)은 가변 저항 소자(42)를 포함한다. 상기 가변 저항 소자(42)는 선택 트랜지스터(ST)와 워드라인들(WLa1, WLb1, WLa2, WLb2) 사이에 연결된다. 상기 워드라인들(WLa1, WLb1, WLa2, WLb2)은 제 1 방향(D1)으로 연장된다. 상기 가변 저항 소자(42)는, 예를 들어, 상변화 물질(phase-change materials), 전이 금속 산화막, 강유전체 물질(ferroelectric materials) 또는 자성체 물질(magnetic materials)을 포함할 수 있다. 상기 가변 저항 소자(42)의 물질 종류에 따라, 본 발명에 따른 가변 저항 메모리 장치는 PRAM(Phase-change Random Access Memory), RRAM(Resistance Random Access Memory), FRAM(Ferroelectric RAM) 또는 MRAM(Magnetic RAM)도 적용될 수 있다. 상기 가변 저항 소자(42)는 상기 선택 트랜지스터(ST)을 통해 공급되는 전류의 양에 따라 그의 상태가 결정될 수 있다.
상기 선택 트랜지스터(ST)는 상기 가변 저항 소자(42)와 비트라인(BL1, BL2, BL3) 사이에 연결된다. 상기 비트라인(BL1, BL2, BL3)은 제 2 방향(D2)으로 연장된다. 상기 선택 트랜지스터(ST)는 게이트 전극(SL1~SL6)을 포함한다. 상기 선택 트랜지스터(ST)는 수직 전극(VE)에 연결되는 제 2 노드(N2)와 상기 비트라인(BL1, BL2, BL3)에 연결되는 제 1 노드(N1)를 포함한다. 상기 수직 전극(VE)은 제 3 방향(D3)으로 연장된다. 상기 제 1 내지 제 3 방향들(D1,D2,D3)은 서로 교차한다. 복수개의 가변 저항 소자들(42)은 하나의 수직 전극(VE)에 복수 층에 걸쳐 연결된다. 이웃하는 두개의 선택 트랜지스터(ST)는 하나의 비트라인(BL)과 하나의 수직 전극(VE)을 공유할 수 있다.
상기 워드라인들(WLa1, WLb1, WLa2, WLb2)은 복수 층에 걸쳐 서로 평행하게 배치된다. 제 1 층에 배치되는 워드라인들(WLa1, WLb1) 중에, 홀수번째 워드라인들(WLa1)은 서로 연결된다. 제 1 층에 배치되는 워드라인들(WLa1, WLb1) 중에, 짝수번째 워드라인들(WLb1)은 서로 연결되되 상기 홀수번째 워드라인들(WLa1)과는 절연된다. 제 2 층에 배치되는 워드라인들(WLa2, WLb2) 중에, 홀수번째 워드라인들(WLa2)은 서로 연결된다. 제 2 층에 배치되는 워드라인들(WLa2, WLb2) 중에, 짝수번째 워드라인들(WLb2)은 서로 연결되되 상기 홀수번째 워드라인들(WLa2)과는 절연된다.
<실시예 1>
도 2a는 본 발명의 실시예 1에 따른 가변 저항 메모리 장치의 레이아웃이다. 도 2b 및 2c는 도 2a를 각각 I-I' 선 및 II-II' 선으로 자른 단면도들이다. 도 2d는 도 2a의 레이아웃과 도 2b 및 2c의 단면도를 가지는 가변 저항 메모리 장치의 사시도이다.
도 2a, 2b, 2c 및 2d를 참조하면, 기판(1)에 복수개의 서로 평행한 라인 형태의 소자분리막들(3)이 배치된다. 상기 소자분리막들(3)은 제 2 방향(D2)으로 연장될 수 있다. 상기 소자 분리막들(3) 사이의 상기 기판(1)에는 서로 이격된 제 1 불순물 주입 영역들(5a) 및 제 2 불순물 주입 영역들(5b)이 교대로 배치될 수 있다. 상기 기판(1) 상에는 선택 게이트 절연막(7)이 배치된다. 상기 선택 게이트 절연막(7) 상에는 선택 라인들(SL)과 제 1 절연막(30)이 차례로 배치된다. 상기 선택 라인들(SL)은 제 1 방향(D1)으로 연장되며 복수개의 서로 평행하다. 하나의 상기 선택 라인(SL), 그 하부의 선택 게이트 절연막(7) 이에 인접한 상기 제 1 및 제 2 불순물 주입 영역들(5a, 5b)은 하나의 선택 트랜지스터(ST)를 구성할 수 있다. 상기 선택 라인(SL) 하부의 상기 제 1 및 제 2 불순물 주입 영역들(5a, 5b) 사이의 상기 기판(1)은 채널 영역의 기능을 할 수 있다. 상기 제 1 불순물 주입 영역(5a)은 제 1 노드(N1)에 대응될 수 있으며, 상기 제 2 불순물 주입 영역(5b)은 제 2 노드(N2)에 대응될 수 있다.
상기 제 1 절연막(30) 상에는, 복수층의 수평 전극층들(61, 62, 63, 64, 65)과 워드라인 층간절연막들(31, 32, 33, 34, 35)이 교대로 배치된다. 상기 수평 전극층들(61, 62, 63, 64, 65)은 제 1 내지 제 5 수평 전극층들(61, 62, 63, 64, 65)을 포함한다. 상기 워드라인 층간절연막들(31, 32, 33, 34, 35)은 제 1 내지 제 5 워드라인 층간절연막들(31, 32, 33, 34, 35)을 포함한다. 상기 제 1 내지 제 5 수평 전극층들(61, 62, 63, 64, 65)은 각각 대응되는 제 1 내지 제 5 두께들(T1, T2, T3, T4, T5)을 가진다. 본 실시예에서, 층의 높이가 낮을수록 두께는 두꺼워진다. 즉, T1>T2>T3>T4>T5이다. 그러나 상기 선택 라인(SL)의 두께(Ts)는 상기 제 1 내지 제 5 수평 전극층들(61, 62, 63, 64, 65)의 두께들과는 무관할 수 있다. 한편, 일 예로 상기 선택 라인(SL)의 두께(Ts)는 최하위층인 상기 제 1 수평 전극층(61)의 제 1 두께(T1) 보다는 얇고 최상층인 상기 제 5 수평 전극층(65)의 제 5 두께(T5) 보다는 두꺼울 수 있다.
계속해서, 상기 수평 전극층들(61, 62, 63, 64, 65) 각각은 하나의 평면에서 제 1 방향(D1)으로 평행한 복수개의 워드라인들(WLan, WLbn, 여기서 n은 층의 번호에 해당한다)을 포함한다. 구체적으로 예를 들면, 상기 기판(1)으로부터 가장 가까운 상기 제 1 수평 전극층(61)은 제 1 홀수 워드라인들(WLa1)과 제 1 짝수 워드라인들(WLb1)을 포함한다. 상기 제 1 수평 전극층(61) 상에 배치되는 제 2 수평 전극층(62)은 제 2 홀수 워드라인들(WLa2)과 제 2 짝수 워드라인들(WLb2)을 포함한다. 상기 제 2 수평 전극층(62) 상에 배치되는 제 3 수평 전극층(63)은 제 3 홀수 워드라인들(WLa3)과 제 3 짝수 워드라인들(WLb3)을 포함한다. 상기 제 3 수평 전극층(63) 상에 배치되는 제 4 수평 전극층(64)은 제 4 홀수 워드라인들(WLa4)과 제 4 짝수 워드라인들(WLb4)을 포함한다. 가장 최상층에 배치되는 제 5 수평 전극층(65)은 제 5 홀수 워드라인들(WLa5)과 제 5 짝수 워드라인들(WLb5)을 포함한다. 하나의 층에서 홀수번째 워드라인들(WLan)은 서로 전기적으로 연결된다. 하나의 층에서 짝수번째 워드라인들(WLbn)은 서로 전기적으로 연결되나, 그 해당 층의 홀수번째 워드라인들(WLan)과는 절연된다. 또한 층별로 워드라인들(WLan, WLbn)은 서로 절연된다. 예를 들면, 어느 한층의 짝수번째 워드라인들(WLbn)은 그 위 및/또는 아래의 짝수번째 워드라인들(WLbn)과는 절연된다. 상기 수평 전극층들(61~65)의 갯수는 예시적으로 5개이나 이에 한정되지 않고 다양할 수 있다.
수직 전극(VE)은 상기 홀수번째 워드라인들(WLan)과 상기 짝수번째 워드라인들(WLbn) 사이에서 상기 워드라인 층간절연막들(31, 32, 33, 34, 35)을 관통하여 상기 제 2 불순물 주입 영역(5b)과 접한다. 상기 수직 전극(VE)과 상기 수평 전극층(61~65) 사이에는 가변 저항막(42)이 개재된다. 상기 가변 저항막(42)은 상변화 물질(phase-change materials), 전이 금속 산화막, 강유전체 물질(ferroelectric materials) 또는 자성체 물질(magnetic materials)을 포함할 수 있다. 상기 가변 저항 막(42)의 물질 종류에 따라, 본 발명에 따른 가변 저항 메모리 장치는 PRAM(Phase-change Random Access Memory), RRAM(Resistance Random Access Memory), FRAM(Ferroelectric RAM) 또는 MRAM(Magnetic RAM)에도 적용될 수 있다. 상기 가변 저항막(42)은 연장되어 상기 수직 전극(VE)과 상기 워드라인 층간절연막들(31, 32, 33,34, 35) 사이에 개재될 수 있다. 상기 수직 전극(VE)과 상기 가변 저항막(42)은 수직 전극홀(41) 안에 배치될 수 있다. 상기 수직 전극홀(41)의 상부 폭(W1)은 하부 폭(W2) 보다 넓다. 상기 수직 전극홀(41)은 깊이가 깊어질 수록 좁은 폭을 가질 수 있다.
상기 제 5 워드라인 층간절연막(35) 상에는 제 2 절연막(46)이 배치된다. 상기 제 2 절연막(46) 상에는 제 2 방향(D2)으로 연장되는 복수개의 서로 평행한 비트라인들(BL)이 배치된다.
도 2a 내지 2c를 참조하면, 상기 제 1 방향(D1)으로 상기 수직 전극들(VE) 사이에는 제 1 매립 절연막(40)이 개재된다. 상기 가변 저항막(42)은 연장되어 상기 제 1 매립 절연막(40)과 상기 수직 전극(VE) 사이에 개재될 수 있다. 상기 제 2 방향(D2)으로 이웃하는 상기 수직 전극들(VE) 사이에는 상기 수직 전극들(VE)과 이격되는 제 2 매립 절연막(60)이 배치된다. 상기 제 2 매립 절연막(60)은 상기 제 1 방향(D1)으로 연장되며 서로 평행한 복수개의 라인 형태를 가지며, 이웃하는 상기 워드라인들(WLan, WLbn)과 상기 선택 라인들(SL)을 분리한다. 상기 제 2 매립 절연막(60)은 상기 홀수 워드라인들(WLan)과 상기 짝수 워드라인들(WLbn) 사이에서 상기 제 2 절연막(46), 상기 워드라인 층간절연막들(31~35), 상기 제 1 절연막(30), 상기 선택 라인층(SL) 및 상기 선택 게이트 절연막(7)을 관통하여 상기 비트라인(BL)과 상기 제 1 불순물 주입 영역들(5a)과 접할 수 있다. 상기 제 2 매립 절연막(60) 내에는 서로 이격된 복수개의 비트라인콘택들(BLC)이 배치되어 상기 비트라인(BL)과 상기 제 1 불순물 주입 영역들(5a)을 전기적으로 연결시킨다.
상기 수평 전극층들(61~65)의 두께들(T1~T5)과의 관계 및 상기 수직 전극홀(41)의 프로파일에 의해, 상기 가변 저항막(42)과 접하는 상기 워드라인들(WLan, WLbn)의 면적들은 각각의 메모리 셀들(MC)에서 동일할 수 있다. 이로써, 메모리 셀들의 전기적 특성의 산포, 예를 들면 메모리 셀들의 읽기 전류나 프로그램 전류등의 산포를 줄일 수 있다. 이를 구체적으로 설명하기로 한다.
도 3은 일 예에 따른 원뿔대의 사시도이다. 도 4는 도 2d의 일 부분을 확대하여 나타낸 사시도이다.
도 3을 참조하면, 도 2a 내지 도 2d를 참조하여 설명한 수직 전극홀(41)과 유사한 형태의 원뿔대(100)가 있다. 상기 원뿔대(100)는 윗 반지름(r)과 이보다 작은 아랫 반지름(r'), 두께(T), 옆 모서리 길이(l) 및 윗 면과 옆 모서리가 이루는 각도(θ)를 가진다. 상기 각도(θ)는 90°이하이다. 이때의 상기 원뿔대(100)의 옆면적(S)은 다음 수학식 1과 같다.
<수학식 1>
S=πl(r+r')
이때 l=T/sinθ이므로, S=πT(r+r')/sinθ이다.
이를 도 4에 적용하면, 가변 저항막(42)과 접하는 제 1 짝수 워드라인(WLb1)과 제 2 짝수 워드라인(WLb2) 각각의 면적들(S1, S2)은 다음의 수학식 2와 같이 나타낼 수 있다.
<수학식 2>
S1=πT1(r2+r1)/sinθ
S2=πT2(r4+r3)/sinθ
상기 수학식 2에서 θ가 90°미만이므로, r4+r3＞r2+r1이다. 따라서 S1≒S2 또는 S1=S2가 되려면, T1＞T2이어야 한다.
상기 수직 전극홀(41)은 이방성 식각 공정에서 주로 θ가 90°미만이 되도록 형성된다. 만약 본 발명에서처럼, 수평 전극층들(61~65)의 두께들을 다르게 변화시키지 않고 모두 동일하게 형성한다면, r4+r3＞r2+r1이므로 S1<S2가 된다. 이로써, 각 메모리 셀들이 가변 저항막(42)과 접하는 면적이 달라지게 되어, 각각의 메모리 셀들의 전기적 특성의 산포가 크게 발생할 수 있다. 그러나, 본 발명에서는 높이가 낮을 수록 수평 전극층들(61, 65)의 두께를 두껍게 형성함으로써, 각각의 메모리 셀들에서 상기 워드라인들(WLan, WLbn)이 가변 저항막(42)과 접하는 면적이 거의 일정하게 유지됨으로써, 메모리 셀들의 전기적 특성의 산포를 줄일 수 있다.
도 5a 내지 11a는 도 2a의 레이아웃을 가지는 가변 저항 메모리 장치를 형성하는 과정을 순차적으로 나타내는 레이아웃들이다. 도 5b 내지 11b는 도 2b의 단면을 가지는 가변 저항 메모리 장치를 형성하는 과정을 순차적으로 나타내는 단면도들이다. 도 5c 내지 9c는 도 2c의 단면을 가지는 가변 저항 메모리 장치를 형성하는 과정을 순차적으로 나타내는 단면도들이다.
도 5a 내지 5c를 참조하면, 기판(1)에 제 2 방향(D2)으로 연장되는 복수개의 서로 평행한 소자분리막들(3)을 형성한다. 상기 기판(1)은 실리콘 단결정 기판, SOI(Silicon on insulator) 또는 실리콘 에피택시얼층일 수 있다. 상기 소자분리막들(3)은 예를 들면 STI(Shallow Trench isolation) 공정을 이용하여 형성될 수 있다. 상기 소자분리막들(3)은 활성 영역을 정의한다. 이온주입 공정을 진행하여 상기 소자분리막들(3) 사이의 상기 활성 영역에 서로 이격된 복수개의 섬 형태인 제 1 및 제 2 불순물 주입 영역들(5a, 5b)을 형성한다. 상기 제 2 불순물 주입 영역(5b)은 상기 제 1 불순물 주입 영역(5a)보다 넓은 폭을 가지도록 형성될 수 있다.
도 6a 내지 6c를 참조하면, 상기 기판(1) 상에 선택 게이트 절연막(7), 선택 희생막(20), 제 1 절연막(30), 제 1 내지 제 5 희생막들(21~25) 및 워드라인 층간절연막들(31~35)을 교대로 적층한다. 상기 희생막들(20~25)은 상기 절연막들(30~35)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 희생막들(20~25)은 실리콘 질화막으로 형성될 수 있으며, 상기 절연막들(30~35)은 실리콘 산화막으로 형성될 수 있다. 이때 상기 선택 희생막(20)은 상기 선택 라인(SL)의 두께(Ts)에 대응되는 두께를 가지도록 형성될 수 있다. 상기 제 1 내지 제 5 희생막들(21~25)은 상기 제 1 내지 제 5 수평 전극층들(61~65)의 두께들(T1~T5)에 각각 대응되는 두께를 가지도록 형성될 수 있다.
도 7a 내지 7c를 참조하면, 상기 희생막들(20~25), 상기 절연막들(30~35) 및 상기 선택 게이트 절연막(7)을 패터닝하여 그루브를 형성하고 그루브 내에 상기 제 2 불순물 주입 영역(5b)과 접하는 제 1 매립 절연막(40)을 형성한다. 상기 제 1 매립 절연막(40)은 제 1 방향(D1)으로 연장되는 복수개의 서로 평행한 라인 형태들로 형성될 수 있다. 상기 제 1 매립 절연막(40)은 예를 들면 실리콘 산화막 계열의 물질로 형성될 수 있다.
도 8a 내지 8c를 참조하면, 이방성 식각 공정을 진행하여 상기 제 1 매립 절연막(40)의 소정부분을 제거하여 상기 제 2 불순물 주입 영역(5b)을 노출시키는 수직 전극홀(41)을 형성한다. 상기 수직 전극홀(41)은 상기 제 1 매립 절연막(40)의 폭 보다 넓은 폭을 가지도록 형성될 수 있다. 상기 수직 전극홀(41)은 상기 이방성 식각 공정의 특성상, 도 2a 내지 4를 참조하여 설명한 바와 같이, 상부 폭이 하부 폭보다 넓게 형성될 수 있다. 상기 수직 전극홀(41)을 형성한 후에, 증착 공정과 에치백 공정을 통해 상기 수직 전극홀(41)의 측벽을 덮되 바닥을 노출시키는 가변 저항막(42)을 형성한다. 그리고 상기 수직 전극홀(41)을 도전막으로 채워 수직 전극(VE)을 형성한다.
도 9a 내지 9c를 참조하면, 상기 제 5 워드라인 층간절연막(35) 상에 제 2 절연막(46)을 형성하여 상기 가변 저항막(42)과 상기 수직전극(VE)의 상부면을 덮는다. 상기 가변 저항막(42)과 이격된 위치에서 상기 절연막들(7, 30~35, 46) 및 상기 희생막들(20~25)을 순차적으로 식각하여 상기 제 1 불순물 주입 영역(5a)을 노출시키며 제 1 방향(D1)으로 연장되는 복수개의 그루브들(48)을 형성한다.
도 10a과 11a를 II-II'선으로 자른 단면들은 도 9c와 같다.
도 10a 및 10b를 참조하면, 등방성 식각 공정을 진행하여 상기 그루브들(48)을 통해 노출된 상기 희생막들(20~25)을 선택적으로 제거한다. 이로써, 상기 절연막들(7, 30~35, 46)의 하부면들과 측면들이 노출된다. 또한, 상기 가변 저항막들(42)의 외측면들이 노출된다.
도 11a 및 11b를 참조하면, 도전막을 적층하여 상기 노출된 상기 가변 저항막들(42)의 외측면들과 상기 절연막들(7, 30~35, 46)의 하부면들과 측면들을 덮는 동시에 그 사이 공간들을 채운다. 그리고 상기 그루브(48) 안의 상기 도전막을 제거하고, 상기 그루브(48) 안에 제 2 매립 절연막(60)을 형성한다. 이로써, 워드라인들(WLan, WLbn)이 형성될 수 있다.
다시 도 2a 내지 2d를 참조하면, 상기 제 2 매립 절연막(60)의 일부를 제거하고 도전막으로 채워 상기 제 1 불순물 주입 영역(5a)과 접하는 비트라인 콘택(BLC)을 형성한다. 그리고 상기 제 2 절연막(46) 상에 상기 비트라인 콘택(BLC)과 접하며 제 2 방향(D2)으로 연장되는 복수개의 서로 평행한 비트라인들(BL)을 형성한다.
상기 제 1 내지 제 5 희생막들(21~25)이 높이가 낮을수록 두껍게 형성되므로, 상기 워드라인들(WLan, WLbn)도 높이가 낮을수록 두껍게 형성될 수 있다.
<실시예 2>
도 12는 본 발명의 실시예 2에 따른 가변 저항 메모리 장치의 단면도이다.
도 12를 참조하면, 수평 전극층들은 섹션 별로 서로 다른 두께를 가질 수 있다. 즉, 본 실시예에 따른 가변 저항 메모리 장치는 제 1 섹션(La)과 그 위에 배치되는 제 2 섹션(Lb)을 포함할 수 있다. 상기 제 1 섹션(La)에 속하는 제 1 내지 제 3 수평 전극층들(61~63)의 두께들(T1~T3)은 서로 동일할 수 있다. 상기 제 2 섹션(Lb)에 속하는 제 4 내지 제 6 수평 전극층들(64~66)의 두께들(T4~T6)은 서로 동일할 수 있다. 그러나, 상기 제 2 섹션(Lb)에 속하는 상기 제 4 내지 제 6 수평 전극층들(64~66)의 두께들(T4~T6)은 상기 제 1 섹션(La)에 속하는 상기 제 1 내지 제 3 수평 전극층들(61~63)의 두께들(T1~T3) 보다 작을 수 있다. 수직 전극(VE)과 가변 저항막(42), 비트라인 콘택(BLC)과 제 2 매립 절연막(60)은 상기 복수의 섹션들(Lb, La)을 관통할 수 있다.
본 실시예에서 예시적으로 두개의 섹션으로 나누어 설명하였으나, 섹션의 갯수는 3개 이상일 수 있다. 이와 같이 3개 이상일지라도, 하나의 섹션 내에서 수평 전극층들의 두께는 동일할 수 있으나, 서로 다른 섹션에 있는 수평 전극층들의 두께는 서로 다를 수 있다. 즉, 높이가 낮은 섹션에 속하는 수평 전극층의 두께가 높이가 높은 섹션에 속하는 수평 전극층의 두께보다 두꺼울 수 있다. 이때 각 섹션 내에서 수평 전극들이 가변 저항막(42)과 접하는 면적들은 서로 유사하며, 허용된 산포 범위 내에서 존재할 수 있다.
그 외의 구성은 실시예 1과 동일/유사할 수 있다.
<실시예 3>
도 13은 본 발명의 실시예 3에 따른 가변 저항 메모리 장치의 단면도이다.
도 13을 참조하면, 본 실시예에 따른 가변 저항 메모리 장치도 제 1 섹션(La)과 그 위에 위치하는 제 2 섹션(Lb)을 포함할 수 있다. 그러나 각 섹션(La, Lb)에 포함되는 수평 전극층들(61~65)은 높이가 낮아질수록 두꺼운 두께를 가질 수 있다. 또한 제 1 섹션(La)은 제 1 수직 전극(VEa)과 제 1 비트라인 콘택(BLCa)을 포함하며, 상기 제 2 섹션(Lb)은 상기 제 1 수직 전극(VEa)과 유사한 형태의 제 2 수직 전극(VEb)과 상기 제 1 비트라인 콘택(BLCa)과 유사한 제 2 비트라인 콘택(BLCb)을 포함한다.
그 외의 구성은 실시예 1과 동일/유사할 수 있다.
도 14 및 도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 14를 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 15를 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판
3: 소자분리막
5a, 5b: 불순물 주입 영역
61~66: 수평 전극층
31~36: 워드라인 층간절연막
30, 46: 절연막
40,60: 매립 절연막
42: 가변저항막
48: 그루브
SL: 선택라인
WLan, WLab: 워드라인
VE, VEa, VEb: 수직전극
BL: 비트라인
BLC, BLCa, BLCb: 비트라인컨택
La, Lb: 섹션

Claims (10)

  1. 기판으로부터 돌출되는 수직전극;
    상기 수직 전극에 인접하여 상기 기판 상에 교대로 적층된 수평전극층들과 절연층들;
    상기 수직 전극과 상기 수평 전극층 사이에 개재되는 가변 저항막을 포함하되,
    상기 수평 전극층들 중에 상기 기판에 인접한 수평 전극층의 두께는 상기 기판으로부터 이격된 다른 수평 전극층의 두께보다 두꺼운 것을 특징으로 하는 가변 저항 메모리 장치.
  2. 제 1 항에 있어서,
    상기 수직 전극과 상기 가변 저항막은 수직 전극홀 안에 배치되며,
    상기 수직 전극홀은 상부 폭이 하부 폭보다 넓은 것을 특징으로 하는 가변 저항 메모리 장치.
  3. 제 1 항에 있어서,
    상기 기판에 인접한 상기 수평 전극층과 상기 가변 저항막이 접하는 면적은 상기 기판으로부터 이격된 상기 수평 전극층과 상기 가변 저항막이 접하는 면적과 동일한 것을 특징으로 하는 가변 저항 메모리 장치.
  4. 제 1 항에 있어서,
    상기 수평 전극층들은 가장 낮게 위치하는 제 1 수평전극층과 가장 높게 위치하는 제 2 수평 전극층을 포함하되, 상기 제 1 수평 전극층의 두께는 상기 제 2 수평 전극층의 두께보다 두꺼운 것을 특징으로 하는 가변 저항 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 수평 전극층과 제 2 수평 전극층 사이에 위치하는 제 3 수평 전극층을 더 포함하되, 상기 제 3 수평 전극층의 두께는 상기 제 1 수평 전극층의 두께보다 얇으며 상기 제 2 수평 전극층의 두께보다 두꺼운 것을 특징으로 하는 가변 저항 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제 1 수평 전극층 하부에 배치되는 선택 라인을 더 포함하되,
    상기 선택 라인의 두께는 상기 제 1 수평 전극층의 두께보다 얇으며, 상기 제 2 수평 전극층의 두께보다 두꺼운 것을 특징으로 하는 가변 저항 메모리 장치.
  7. 제 1 항에 있어서,
    상기 수평 전극층들은 적어도 4개 이상이며,
    아래에 위치하는 적어도 두개의 수평 전극층들은 서로 동일한 두께를 가지며,
    위에 위치하는 적어도 두개의 수평 전극들은 서로 동일한 두께를 가지며, 상기 아래에 위치하는 수평 전극들보다 얇은 것을 특징으로 하는 가변 저항 메모리 장치.
  8. 제 1 항에 있어서,
    상기 수직전극, 상기 수평전극층과 절연층들 및 상기 가변 저항막은 하나의 섹션을 구성하며,
    상기 가변 저항 메모리 장치는 상기 기판 상에 적층된 적어도 두 개의 섹션들을 포함하는 것을 특징으로 하는 가변 저항 메모리 장치.
  9. 제 1 항에 있어서,
    상기 수평 전극층은 복수의 서로 교대로 평행하게 배치되는 홀수 워드라인들과 짝수 워드라인들을 포함하며,
    상기 홀수 워드라인들은 전기적으로 서로 연결되며, 상기 짝수 워드라인들은 전기적으로 서로 연결되되 상기 홀수 워드라인들과는 절연되는 것을 특징으로 하는 가변 저항 메모리 장치.
  10. 제 1 항에 있어서,
    상기 기판에 최인접한 수평 전극층과 상기 기판 사이에 배치되는 선택 게이트 전극;
    상기 선택 게이트 전극과 상기 기판 사이에 개재되는 선택 게이트 절연막; 및
    상기 선택 게이트 전극의 양측에 각각 인접한 상기 기판에 배치되는 제 1 및 제 2 불순물 주입 영역들을 더 포함하는 것을 특징으로 하는 가변 저항 메모리 장치.


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