KR20140095657A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20140095657A
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Abstract

반도체 소자 및 그 제조 방법이 개시된다. 이 방법에 따르면, 기판 상에 서로 평행한 하드마스크 라인들을 형성하고, 상기 하드마스크 라인들 사이의 상기 기판을 식각하여 그루브들을 형성할 수 있다. 상기 그루브들 사이의 상기 하드마스크 라인의 일부분 및 그 아래의 기판을 식각할 수 있다. 이때, 상기 그루브들 사이의 상기 기판의 상기 식각된 부분은 상기 그루브의 하부면 보다 높다. 상기 그루브들을 채우는 도전막을 형성하고, 상기 도전막을 식각하여 상기 그루브들 내에 도전 패턴들을 각각 형성할 수 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 널리 사용되고 있다. 하지만, 전자 산업의 발전과 함께 반도체 소자는 점점 더 고집적화 되고 있어, 여러 문제점들을 야기시키고 있다. 예컨대, 반도체 소자의 고집적화에 의해 반도체 소자 내 패턴들의 선폭 및/또는 간격이 감소되는 반면에 상기 패턴들의 높이 및/또는 종횡비가 증가되고 있다. 이에 따라, 박막들의 증착 공정 및/또는 식각 공정의 산포가 점점 나빠져, 반도체 소자의 신뢰성이 저하되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고 집적화된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자의 제조 방법을 제공한다. 본 발명의 일 양태에 따르면, 반도체 소자의 제조 방법은 기판 상에 서로 평행한 하드마스크 라인들을 형성하는 것; 상기 하드마스크 라인들 사이의 상기 기판을 식각하여 그루브들을 형성하는 것; 상기 그루브들 사이의 상기 하드마스크 라인의 일부분 및 그 아래의 기판을 식각하되, 상기 그루브들 사이의 상기 기판의 상기 식각된 부분은 상기 그루브의 하부면 보다 높은 것; 상기 그루브들을 채우는 도전막을 형성하는 것; 및 상기 도전막을 식각하여 상기 그루브들 내에 도전 패턴들을 각각 형성하는 것을 포함할 수 있다.
일 실시예에서, 상기 도전 패턴들의 상부면들은 상기 그루브들 사이의 상기 기판의 상기 식각된 부분의 상부면 보다 낮을 수 있다.
일 실시예에서, 상기 방법은 상기 기판 상에 도전 패턴들 위의 상기 그루브들을 채우는 캡핑 절연막을 형성하는 것을 더 포함할 수 있다.
본 발명의 다른 양태에 따르면, 반도체 소자의 제조 방법은 기판 상에 일 방향으로 나란히 연장된 하드마스크 라인들을 형성하는 것; 상기 하드마스크 라인들을 식각 마스크들로 사용하여 상기 기판을 식각하여 게이트 그루브들을 형성하는 것; 상기 게이트 그루브들 사이의 상기 하드마스크 라인의 일부분 및 그 아래의 기판의 일부분을 식각하되, 상기 게이트 그루브들 사이의 상기 기판의 식각된 부분의 상부면은 상기 게이트 그루브들의 하부면들 보다 높은 것; 상기 게이트 그루브 내면 상에 게이트 절연막을 형성하는 것; 상기 게이트 그루브들을 채우는 게이트 도전막을 형성하는 것; 상기 게이트 도전막을 식각하여, 상기 게이트 그루브들 내에 게이트 전극들을 각각 형성하는 것을 포함할 수 있다. 상기 게이트 전극들의 상부면들은 상기 게이트 그루브들 사이의 상기 기판의 상기 식각된 부분의 상부면 보다 낮을 수 있다.
일 실시예에서, 상기 방법은 상기 하드마스크 라인들을 형성하기 전에, 상기 기판에 소자분리 패턴을 형성하여 활성부를 정의하는 것을 더 포함할 수 있다. 한 쌍의 상기 게이트 그루브들이 상기 활성부를 가로 지를 수 있다. 이 경우에, 상기 하드마스크 라인의 일부분 및 그 아래의 기판을 식각하는 것은, 상기 한 쌍의 게이트 그루브들 사이의 상기 하드마스크 라인의 일부분과 상기 활성부의 중앙부을 식각하는 것을 포함할 수 있다. 상기 활성부의 상기 식각된 중앙부는 상기 게이트 그루브들 사이의 상기 기판의 상기 식각된 부분에 해당할 수 있다.
일 실시예에서, 상기 하드마스크 라인의 일부분 및 그 아래의 상기 활성부의 중앙부를 식각하는 것은, 상기 기판 상에 희생 버퍼막을 형성하여 상기 게이트 그루브들을 채우는 것; 상기 희생 버퍼막 상에 서로 이격된 마스크 패턴들을 형성하되, 상기 마스크 패턴들은 상기 활성부의 양 가장자리부들 위의 상기 하드마스크 라인들의 부분들 및 상기 일 방향으로 상기 활성부의 중앙부 양측에 위치한 상기 하드마스크 라인의 일부분들을 각각 덮는 것; 상기 마스크 패턴들을 식각마스크들로 사용하여 상기 희생 버퍼막, 상기 하드마스크 라인들, 및 상기 활성부의 중앙부를 식각 하는 것; 및 상기 마스크 패턴들 및 상기 희생 버퍼막을 제거하는 것을 포함할 수 있다.
일 실시예에서, 상기 방법은 상기 게이트 전극들을 형성한 후에, 상기 기판(100) 상에 게이트 캡핑 절연막을 콘포말하게 형성하는 것; 및 상기 게이트 캡핑 절연막을 이방성 식각하여, 상기 활성부의 상기 식각된 중앙부를 노출시키는 개구부를 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 게이트 캡핑 절연막의 두께는 상기 게이트 그루브의 폭의 1/2과 같거나 클 수 있으며, 상기 게이트 캡핑 절연막의 상기 두께는 상기 활성부의 양 가장자리부들을 덮는 상기 하드마스크 라인들 간의 간격의 1/2보다 작을 수 있고, 상기 게이트 캡핑 절연막의 상기 두께는 상기 한 쌍의 게이트 그루브들 사이 및 상기 활성부의 중앙부 양측에 잔존된 상기 하드마스크 라인의 일부분들 간의 간격의 1/2 보다 작을 수 있다.
일 실시예에서, 상기 방법은 상기 개구부를 채우는 콘택 플러그를 형성하는 것; 상기 기판 상에 배선 도전막 및 배선 캡핑 절연막을 차례로 형성하는 것; 및 상기 캡핑 절연막, 배선 도전막, 및 콘택 플러그를 연속적으로 패터닝하여 상기 게이트 전극들을 가로지르는 배선 패턴을 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 방법은 상기 게이트 전극들 위의 상기 게이트 그루브들 및 상기 활성부의 상기 식각된 중앙부 위의 리세스 영역을 충분히 채우는 게이트 캡핑 절연막을 형성하는 것; 및 상기 게이트 캡핑 절연막을 상기 하드마스크 라인들의 잔존된 부분들이 노출될 때까지 평탄화시키는 것을 더 포함할 수 있다.
일 실시예에서, 상기 방법은 상기 평탄화된 게이트 캡핑 절연막을 갖는 기판 상에 하부 도전막을 형성하는 것; 상기 하부 도전막 상에 상기 하드마스크 라인들의 잔존된 부분들을 각각 덮고 서로 이격된 마스크 패턴들을 형성하는 것; 상기 마스크 패턴들을 식각 마스크들로 사용하여, 상기 하부 도전막 및 상기 평탄화된 게이트 캡핑 절연막을 식각하여, 상기 활성부의 상기 식각된 중앙부를 노출시키는 개구부, 상기 개구부에 연결되고 상기 게이트 전극들 위의 상기 게이트 캡핑 절연막 내의 오목한 영역들, 및 하부 도전 패턴들을 형성하는 것; 및 상기 마스크 패턴들을 제거하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 방법은 상기 개구부 및 상기 오목한 영역들을 채우는 콘택 도전막을 형성하는 것; 상기 콘택 도전막을 평탄화시키는 것; 상기 평탄화된 콘택 도전막 및 상기 하부 도전 패턴들 상에 상부 도전막 및 배선 캡핑 절연막을 차례로 형성하는 것; 및 상기 배선 캡핑 절연막, 상기 상부 도전막, 상기 평탄화된 콘택 도전막, 및 상기 하부 도전 패턴들을 패터닝하여, 배선 패턴을 형성하고 상기 오목한 영역들 내 상기 평탄화된 콘택 도전막을 제거하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 방법은 상기 기판 상에 절연 스페이서막을 콘포말하게 형성하는 것; 및 상기 절연 스페이서막을 이방성 식각하여, 상기 배선 패턴 양 측벽들 상에 절연 스페이서들을 각각 형성하는 것을 더 포함할 수 있다. 상기 절연 스페이서들의 형성 후에, 상기 오목한 영역들 내에 상기 절연 스페이서막의 일부분들이 잔존될 수 있다.
일 실시예에서, 상기 방법은 상기 평탄화된 게이트 캡핑 절연막을 갖는 기판 상에 하부 도전막을 형성하는 것; 상기 하부 도전막 상에 상기 활성부의 상기 식각된 중앙부와 중첩된 마스크-홀을 갖는 마스크막을 형성하는 것; 상기 마스크막을 식각 마스크로 사용하여, 상기 하부 도전막, 상기 평탄화된 게이트 캡핑 절연막을 식각하여, 상기 활성부의 상기 식각된 중앙부를 노출시키는 개구부를 형성하는 것; 및 상기 마스크막을 제거하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 방법은 상기 개구부를 채우는 콘택 플러그를 형성하는 것; 상기 기판 상에 상부 도전막 및 배선 캡핑 절연막을 차례로 형성하는 것; 및 상기 배선 캡핑 절연막, 상기 상부 도전막, 상기 콘택 플러그, 및 상기 하부 도전막을 패터닝하여 배선 패턴을 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 방법은 상기 활성부의 상기 식각된 중앙부 내의 제1 소오스/드레인 영역 및 상기 활성부의 상기 가장자리부 내의 제2 소오스/드레인 영역을 형성하는 것; 및 상기 제2 소오스/드레인 영역에 전기적으로 접속된 정보 저장부를 형성하는 것을 더 포함할 수 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자를 제공한다. 이 소자는 기판 내에 배치되어 활성부를 정의하는 소자분리 패턴; 상기 활성부를 가로지르는 한 쌍의 게이트 그루브들 내에 각각 배치된 한 쌍의 게이트 전극들, 상기 한 쌍의 게이트 그루브들 사이의 상기 활성부의 중앙부의 상부면은 상기 활성부의 양 가장자리부들의 상부면들 보다 낮고, 상기 게이트 전극들의 상부면들은 상기 활성부의 중앙부의 상기 상부면 보다 낮은 것; 상기 각 게이트 전극과 상기 각 게이트 그루브의 내면 사이에 개재된 게이트 절연막; 및 상기 각 게이트 전극 위의 상기 각 게이트 그루브를 채우는 게이트 캡핑 패턴을 포함할 수 있다. 이때, 상기 게이트 캡핑 패턴들은 상기 게이트 그루브들 외부로 연장되어 경계면 없이 서로 연결된다.
일 실시예에서, 상기 게이트 캡핑 패턴들의 서로 연결된 연장부들은 일체형 연장부를 구성할 수 있으며, 상기 일체형 연장부는 상기 활성부의 중앙부를 노출시키는 개구부를 정의할 수 있다.
일 실시예에서, 상기 소자는 상기 개구부 내에 배치되어 상기 활성부의 중앙부와 접속된 콘택 패턴, 및 상기 콘택 패턴 상에 배치되고 상기 일 방향으로 연장된 도전 배선을 포함하는 배선 패턴을 더 포함할 수 있다.
일 실시예에서, 평면적 관점에서, 상기 개구부는 폐루프 형상을 가질 수 있다.
일 실시예에서, 상기 각 게이트 전극 위의 상기 게이트 캡핑 패턴의 연장부 내에 오목한 영역들이 형성될 수 있으며, 상기 오목한 영역들은 상기 개구부와 옆으로 연결될 수 있다.
일 실시예에서, 상기 오목한 영역의 바닥면은 상기 개구부의 바닥면 보다 높을 수 있다.
일 실시예에서, 상기 소자는 상기 배선 패턴의 양 측벽들 상에 각각 배치된 절연 스페이서들; 및 상기 오목한 영역 내에 배치된 절연체를 더 포함할 수 있다. 상기 절연체는 상기 절연 스페이서와 동일한 물질로 형성될 수 있으며, 상기 절연체와 상기 오목한 영역의 내면 사이에 경계면이 존재할 수 있다.
일 실시예에서, 상기 콘택 패턴의 상기 일 방향의 폭은 상기 개구부의 상기 일 방향의 폭 보다 작을 수 있다.
일 실시예에서, 상기 콘택 패턴은 상기 도전 배선의 양 측벽들에 각각 정렬된 양 측벽들을 가질 수 있다.
일 실시예에서, 상기 소자는 상기 도전 배선과 상기 소자분리 패턴 사이에 개재된 절연 패턴을 더 포함할 수 있다. 상기 게이트 캡핑 패턴의 연장부의 상단은 상기 절연 패턴의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
일 실시예에서, 상기 게이트 캡핑 패턴들의 연장부들의 연결된 부분 아래에 위치한 소자분리 패턴의 상부면은 상기 활성부의 상기 가장자리부의 상부면 보다 낮을 수 있다.
일 실시예에서, 상기 게이트 캡핑 패턴의 연장부의 폭은 상기 게이트 그루브 내의 상기 게이트 캡핑 패턴의 폭 보다 작을 수 있다.
일 실시예에서, 상기 소자는 상기 활성부의 중앙부 내에 배치된 제1 소오스/드레인 영역; 상기 활성부의 각 가장자리부 내에 배치된 제2 소오스/드레인 영역; 및 상기 각 제2 소오스/드레인 영역에 전기적으로 접속된 정보 저장부를 더 포함할 수 있다.
상술된 바와 같이, 상기 그루브들을 형성한 후에, 상기 그루브들 사이의 하드마스크 라인의 일부분 및 그 아래의 기판을 식각한다. 이로 인하여, 상기 그루브들의 종횡비를 낮추어, 상기 그루브들을 채우는 상기 도전막을 식각하는 공정의 마진을 향상시킬 수 있다. 그 결과, 우수한 신뢰성을 갖고 고집적화된 반도체 소자를 구현할 수 있다.
도 1a 내지 도 11a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 1b 내지 도 11b는 각각 도 1a 내지 도 11a의 선들 I-I' 및 II-II'을 따라 취해진 단면도들이다.
도 1c 내지 도 11c는 각각 도 1a 내지 도 11a의 선들 III-III' 및 IV-IV'을 따라 취해진 단면도들이다.
도 12a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 12b는 도 12a의 선들 I-I' 및 II-II'을 따라 취해진 단면도이다.
도 12c는 도 12a의 선들 III-III' 및 IV-IV'을 따라 취해진 단면도이다.
도 13a는 본 발명의 실시예들에 따른 반도체 소자에 포함된 정보 저장부의 일 예를 나타내기 위하여 도 12a의 II-II'을 따라 취해진 단면도이다.
도 13b는 본 발명의 실시예들에 따른 반도체 소자에 포함된 정보 저장부의 다른 예를 나타내기 위하여 도 12a의 II-II'을 따라 취해진 단면도이다.
도 14a 내지 도 18a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 14b 내지 도 18b는 각각 도 14a 내지 도 18a의 선들 I-I' 및 II-II'을 따라 취해진 단면도들이다.
도 14c 내지 도 18c는 각각 도 14a 내지 도 18a의 선들 III-III' 및 IV-IV'을 따라 취해진 단면도들이다.
도 19a는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 19b는 도 19a의 선들 I-I' 및 II-II'을 따라 취해진 단면도이다.
도 19c는 도 19a의 선들 III-III' 및 IV-IV'을 따라 취해진 단면도이다.
도 20a 내지 도 23a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 20b 내지 도 23b는 각각 도 20a 내지 도 23a의 선들 I-I' 및 II-II'을 따라 취해진 단면도들이다.
도 20c 내지 도 23c는 각각 도 20a 내지 도 23a의 선들 III-III' 및 IV-IV'을 따라 취해진 단면도들이다.
도 24a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 24b는 도 24a의 선들 I-I' 및 II-II'을 따라 취해진 단면도이다.
도 24c는 도 24a의 선들 III-III' 및 IV-IV'을 따라 취해진 단면도이다.
도 25는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에'연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플되거나, 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
(제1 실시예)
도 1a 내지 도 11a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다. 도 1b 내지 도 11b는 각각 도 1a 내지 도 11a의 선들 I-I' 및 II-II'을 따라 취해진 단면도들이고, 도 1c 내지 도 11c는 각각 도 1a 내지 도 11a의 선들 III-III' 및 IV-IV'을 따라 취해진 단면도들이다. 도 1b 내지 도 11b 및 도 1c 내지 도 11c는 축소된 단면도들이다.
도 1a, 도 1b, 및 도 1c를 참조하면, 기판(100)이 준비된다. 일 실시예에서, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판과 같은 반도체 기판일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 다른 실시예에서, 상기 기판은 절연층에 의해 덮혀진 반도체 기판, 또는 도전체 및 도전체를 덮는 절연층을 포함하는 반도체 기판일 수 있다.
이하 실시예들에서, 상기 기판(100)은 상기 반도체 기판일 수 있다. 상기 기판(100)에 소자분리 패턴(102)이 형성되어, 활성부들(AT)이 정의될 수 있다. 상기 활성부들(AT)은 상기 소자분리 패턴(102)에 의해 둘러싸인 상기 기판(100)의 일부분들에 각각 해당할 수 있다. 평면적 관점에서, 상기 각 활성부(AT)는 고립된 형상을 가질 수 있다. 상기 소자분리 패턴(102)은 얕은 트렌치 격리 기술에 의해 형성될 수 있다. 예컨대, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 소자분리 패턴(102)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
일 실시예에서, 평면적 관점에서, 상기 활성부들(AT)은 행들 및 열들을 따라 배열될 수 있다. 상기 행들은 도 1a의 제1 방향(D1)과 평행할 수 있으며, 상기 열들은 도 1a의 제2 방향(D2)과 평행할 수 있다. 일 실시예에서, 상기 행들은 서로 인접한 제1, 제2, 및 제3 행들을 포함할 수 있다. 평면적 관점에서 상기 제2 행에 인접한 상기 제1 행의 활성부들(AT)의 단부들은 상기 제2 행의 활성부들(AT) 사이에 각각 배치될 수 있다. 또한, 평면적 관점에서 상기 제2 행에 인접한 상기 제3 행의 활성부들(AT)의 단부들도 상기 제2 행의 활성부들(AT) 사이에 각각 배치될 수 있다. 상기 제1 내지 제3 행들의 활성부들(AT)은 서로 이격 된다. 상기 제1 행의 활성부(AT)의 상기 단부 및 상기 제2 행의 활성부(AT)의 상기 단부는 서로 인접한 상기 제2 행의 활성부들(AT) 사이에서 상기 제1 방향(D1)으로 서로 중첩될 수 있다. 평면적 관점에서 상기 각 활성부(AT)는 일 방향으로 연장된 장방형의 형상을 가질 수 있다. 상기 각 활성부(AT)의 장축은 상기 제1 방향(D1)에 비수직(non-perpendicular) 및 비평행(non-parallel)할 수 있다. 상기 활성부들(AT)은 제1 도전형의 도펀트로 도핑될 수 있다.
도 2a, 2b, 및 도 2c를 참조하면, 게이트 그루브들(107, gate grooves)을 정의하는 하드마스크 라인들(105)을 상기 기판(100) 상에 형성할 수 있다. 상기 하드마스크 라인들(105)은 상기 제1 방향(D1)을 따라 나란히 연장될 수 있으며, 서로 이격 된다. 상기 하드마스크 라인들(105)은 절연 물질로 형성될 수 있다. 예컨대, 상기 하드마스크 라인들(105)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다. 일 실시예에서, 상기 하드마스크 라인들(105)은 화학기상 증착 공정(CVD process)에 의해 형성된 실리콘 산화물을 포함할 수 있다.
상기 하드마스크 라인들(105)을 식각 마스크들로 사용하여 상기 활성부들(AT) 및 소자분리 패턴(102)을 식각하여, 상기 게이트 그루브들(107)을 형성할 수 있다. 상기 게이트 그루브들(107)은 상기 제1 방향(D1)으로 나란히 연장될 수 있다. 일 실시예에서, 한 쌍의 상기 게이트 그루브들(107)이 상기 각 활성부(AT)를 가로지를 수 있다. 즉, 상기 각 활성부(AT)의 중앙부 및 양 가장자리부들은 상기 하드마스크 라인들(105)에 의해 각각 덮혀 지고, 상기 한 쌍의 상기 게이트 그루브들(107)은 상기 각 활성부의 중앙부 및 일 가장자리부 사이 및 상기 각 활성부의 중앙부와 다른 가장자리부 사이에 각각 형성될 수 있다. 일 실시예에서, 상기 한 쌍의 게이트 그루브들(107)은 하나의 행을 구성하는 상기 활성부들(AT)를 가로지를 수 있다. 일 실시예에서, 서로 인접한 한 쌍의 행들을 구성하는 상기 활성부들(AT)은 하나의 게이트 그루브(107)를 공유할 수 있다. 다시 말해서, 도 2a에 개시된 바와 같이, 상기 제1 행의 활성부들(AT)은 상기 제2 행의 활성부들(AT)을 가로지르는 상기 한 쌍의 게이트 그루브들(107) 중에 하나를 공유할 수 있으며, 상기 제3 행의 활성부들(AT)은 상기 제2 행의 활성부들(AT)를 가로지르는 상기 한 쌍의 게이트 그루브들(107) 중에 다른 하나를 공유할 수 있다.
도 2b 및 도 2c에 개시된 바와 같이, 상기 게이트 그루브(107) 아래의 상기 식각된 소자분리 패턴(102)의 상단은 상기 게이트 그루브(107) 아래의 상기 식각된 활성부(AT) 보다 낮을 수 있다.
도 3a, 도 3b, 및 도 3c를 참조하면, 희생 버퍼막(109, sacrificial buffer layer)이 상기 기판(100) 상에 형성될 수 있다. 상기 희생 버퍼막(109)은 상기 게이트 그루브들(107)을 채울 수 있으며, 상기 하드마스크 라인들(105)을 덮을 수 있다. 상기 희생 버퍼막(109)은 하드마스크 라인들(105), 상기 기판(100), 및 상기 소자분리 패턴(102)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 희생 버퍼막(109)은 스핀 온 하드마스크(spin-on-hard mask, SOH) 물질(ex, SOH 실리콘 산화물)로 형성될 수 있다. 상기 소자분리 패턴(102)이 실리콘 산화물을 포함하는 경우에, 상기 소자분리 패턴(102)의 실리콘 산화물은 고밀도 플라즈마(high density plasma, HDP) 실리콘 산화물을 포함할 수 있다.
마스크 패턴들(110)이 상기 희생 버퍼막(109) 상에 형성될 수 있다. 상기 마스크 패턴들(110)은 서로 이격된다. 상기 각 마스크 패턴(110)은 섬 형태를 가질 수 있다. 상기 마스크 패턴들(110)은 상기 활성부들(AT)의 상기 가장자리부들을 덮을 수 있다. 즉, 상기 활성부들(AT)의 상기 중앙부들은 상기 마스크 패턴들(110)에 의해 덮혀 지지 않는다. 좀 더 구체적으로, 상기 마스크 패턴들(110)은 상기 활성부들(AT)의 상기 가장자리부들 위에 배치된 상기 하드마스크 라인들(105)의 제1 부분들을 덮고, 상기 활성부들(AT)의 상기 중앙부들 위에 배치된 상기 하드마스크 라인들(105)의 제2 부분들은 상기 마스크 패턴들(110)에 의해 덮혀 지지 않는다.
도 3a에 도시된 바와 같이, 각 마스크 패턴(110)은 각 열 내에서 서로 인접한 활성부들(AT)의 가장자리부들을 덮을 수 있다. 일 실시예에서, 상기 제2 방향(D2)으로 상기 마스크 패턴(110)의 폭은 상기 하드마스크 라인(105)의 폭 보다 클 수 있다. 상기 마스크 패턴들(110)은 상기 희생 버퍼막(109)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 마스크 패턴들(110)은 포토레지스트로 형성될 수 있다.
도 4a, 도 4b, 및 도 4c를 참조하면, 상기 마스크 패턴들(110)을 식각 마스크들로 사용하여 상기 희생 버퍼막(109), 상기 하드마스크 라인들(105), 상기 활성부들(AT)의 상기 중앙부들, 및 상기 소자분리 패턴(102)이 식각될 수 있다. 이로 인하여, 상기 활성부(AT)의 상기 중앙부는 리세스되고, 상기 활성부(AT)의 양 가장자리부들은 상기 마스크 패턴들(110)에 의해 보호된다. 그 결과, 상기 활성부(AT)의 리세스된 중앙부(A1)의 상부면은 상기 활성부(AT)의 가장자리부(A2)의 상부면 보다 낮다. 이때, 상기 활성부(AT)의 상기 리세스된 중앙부(A1)의 상부면은 상기 게이트 그루브(107)의 하부면(특히, 상기 활성부(AT) 내에 형성된 하부면) 보다 높다.
또한, 상기 마스크 패턴들(110)을 이용하는 식각 공정에 의하여 리세스 영역(RR)이 형성될 수 있다. 상기 리세스 영역(RR)은, 상기 활성부들(AT)의 리세스된 중앙부들(A1)을 각각 노출시키는 제1 영역들 및 상기 제1 영역들을 연결하는 제2 영역들을 포함할 수 있다. 즉, 상기 리세스 영역(RR)의 상기 제1 영역들은 상기 제2 영역들을 통하여 서로 연결될 수 있다. 이에 더하여, 상기 식각 공정에 기인하여, 상기 마스크 패턴들(110) 아래에 하드마스크 세그먼트들(105a, hard mask segments)이 각각 형성될 수 있다. 즉, 상기 활성부들(AT)의 상기 중앙부들 상에 위치한 상기 하드마스크 라인들(105)의 부분들이 제거되고, 상기 마스크 패턴들(110) 아래에 상기 하드마스크 세그먼트들(105a)이 잔존될 수 있다. 상기 식각 공정으로 인하여, 상기 각 하드마스크 라인(105)은 복수의 상기 하드마스크 세그먼트들(105a)로 분할 될 수 있다.
도 4b(특히, 선 II-II'의 절취 단면도)에 개시된 바와 같이, 상기 활성부(AT)의 상기 리세스된 중앙부(A1) 양측의 식각된 소자분리 패턴(102)의 상부면은 상기 활성부(AT)의 상기 리세스된 중앙부(A1)의 상부면과 실질적으로 동일할 수 있다. 이와는 달리, 상기 식각된 소자분리 패턴(102)의 상부면은 상기 활성부(AT)의 상기 리세스된 중앙부(A1)의 상부면 보다 낮을 수도 있다.
상기 식각된 희생 버퍼막(109a)은 상기 게이트 그루브들(107) 내에 잔존되어, 상기 게이트 그루브들(107)의 내면들을 보호할 수 있다.
도 5a, 도 5b, 및 도 5c를 참조하면, 상기 마스크 패턴들(110) 및 상기 희생 버퍼막(109a)을 제거하여, 상기 게이트 그루브들(107)의 내면들을 노출시킨다. 또한, 상기 마스크 패턴들(110) 아래에 배치된 상기 희생 버퍼막(109a)의 부분들도 제거됨으로써, 상기 리세스 영역(RR)의 폭도 증가될 수 있다.
상기 마스크 패턴들(110)은 애슁 공정(ashing process)으로 제거될 수 있다. 상술된 바와 같이, 상기 희생 버퍼막(109a)은 상기 기판(100), 소자분리 패턴(102) 및 상기 하드마스크 세그먼트들(105a)에 대하여 식각 선택비를 가짐으로써, 상기 희생 버퍼막(109a)은 선택적으로 제거될 수 있다. 상기 희생 버퍼막(109a)은 등방성 식각 공정(ex, 습식 식각 공정)으로 제거될 수 있다.
상술된 바와 같이, 상기 게이트 그루브들(107) 사이의 상기 하드마스크 라인들(108) 및 상기 활성부들(AT)의 상기 중앙부들이 부분적으로 식각 됨으로써, 상기 게이트 그루브들(107)의 윗 영역들은 부분적으로 서로 연결될 수 있다. 이로 인하여, 상기 게이트 그루브들(107)의 종횡비가 감소될 수 있다. 좀 더 구체적으로, 상기 활성부들(AT)의 상기 중앙부들이 리세스 됨으로써, 상기 게이트 그루브(107)의 종횡비가 감소된다.
도 6a, 도 6b, 및 도 6c를 참조하면, 게이트 절연막(112)을 상기 게이트 그루브들(107)의 내면들 상에 형성할 수 있다. 상기 게이트 절연막(112)은 열산화 공정, 화학기상 증착 공정, 및/또는 원자층 증착 공정으로 형성될 수 있다. 상기 게이트 절연막(112)은 산화물(ex, 실리콘 산화물), 산화질화물(ex, 실리콘 산화질화물), 및/또는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 절연성 금속 산화물)을 포함할 수 있다.
게이트 도전막을 상기 게이트 절연막(112)을 갖는 기판(100) 상에 형성할 수 있다. 상기 게이트 도전막은 상기 게이트 그루브들(107) 및 상기 리세스 영역(RR)을 채울 수 있다. 상기 게이트 도전막을 상기 하드마스크 세그먼트들(105a)이 노출될 때까지 평탄화시킬 수 있다. 상기 게이트 도전막의 평탄화 공정은 화학적 기계적 연마 공정 및/또는 에치백(etch-back) 공정에 의해 수행될 수 있다. 상기 평탄화된 게이트 도전막(115)은 상기 게이트 그루브들(107) 및 상기 리세스 영역(RR)을 채울 수 있다. 상기 평탄화된 게이트 도전막(115)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈늄 등), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈늄 질화물, 또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
도 7a, 도 7b, 및 도 7c를 참조하면, 상기 평탄화된 게이트 도전막(115)을 리세스 시켜, 서로 분리된 게이트 전극들(GE)을 형성한다. 상기 평탄화된 게이트 도전막(115)은 에치백(etch-back) 공정에 의해 리세스 될 수 있다. 도 7b에 개시된 바와 같이, 상기 게이트 전극(GE)의 상부면은 상기 활성부(AT)의 상기 리세스된 중앙부(A1)의 상부면 보다 낮을 수 있다. 또한, 상기 게이트 전극(GE)의 상부면은 상기 리세스 영역(RR)의 바닥면의 일부를 구성하는 상기 식각된 소자분리 패턴(102)의 상부면 보다 낮을 수 있다.
상술된 바와 같이, 상기 하드마스크 라인들(105) 및 상기 활성부들(AT)의 중앙부들이 부분적으로 식각 되어, 상기 게이트 그루브(107)의 종횡비가 낮아지고 상기 게이트 그루브(107)의 폭 보다 넓은 폭을 갖는 상기 리세스 영역(RR)이 형성된다. 이로 인하여, 상기 평탄화된 게이트 도전막(115)의 상기 리세스 공정의 공정 마진을 증가된다. 그 결과, 상기 게이트 전극들(GE)은 쉽게 분리되어, 우수한 신뢰성을 갖는 반도체 소자가 구현될 수 있다.
상기 게이트 전극(GE) 양측의 상기 활성부(AT) 내에 제2 도전형의 도펀트들을 제공하여, 제1 소오스/드레인 영역(SD1)이 상기 활성부(AT)의 상기 리세스된 중앙부(A1) 내에 형성될 수 있으며, 제2 소오스/드레인 영역(SD2)이 상기 활성부(AT)의 상기 가장자리부(A2) 내에 형성될 수 있다. 상기 제2 도전형의 도펀트들은 경사 주입 방법을 이용하여 제공되고 있다. 하나의 제1 소오스/드레인 영역(SD1)이 상기 각 활성부(AT)의 상기 리세스된 중앙부(A1) 내에 형성될 수 있으며, 한 쌍의 제2 소오스/드레인 영역들(SD2)이 상기 각 활성부(AT)의 양 가장자리부들(A2) 내에 각각 형성될 수 있다.
상기 리세스된 중앙부(A1)의 상부면이 상기 가장자리부(A2)의 상부면 보다 낮음으로써, 상기 제1 소오스/드레인 영역(SD1)의 상부면은 상기 제2 소오스/드레인 영역(SD2)의 상부면 보다 낮을 수 있다. 이와는 다르게, 상기 제1 및 제2 소오스/드레인 영역들(SD1, SD2)의 하부면들은 실질적으로 동일한 높이에 위치할 수 있다. 상기 제1 및 제2 소오스/드레인 영역들(SD1, SD2)의 하부면들은 상기 게이트 전극(GE)의 상부면에 근접한 높이에 위치할 수 있다.
다른 실시예에서, 상기 제1 및 제2 소오스/드레인 영역들(SD1, SD2)은 상기 게이트 전극들(GE)의 형성 전에 형성될 수도 있다. 예컨대, 상기 활성부(AT)를 정의한 후에, 상기 활성부(AT)의 윗 영역 내에 상기 제2 도전형의 도펀트들을 제공하여 도핑된 영역을 형성할 수 있다. 이 후에, 상기 게이트 그루브들(107)이 상기 활성부(AT) 내에 형성되어, 상기 도핑된 영역이 상기 제1 및 제2 소오스/드레인 영역들(SD1, SD2)로 분할 될 수 있다. 이때, 상기 게이트 그루브들(107)의 하단들은 상기 도핑된 영역의 하부면 보다 낮다.
도 8a, 도 8b, 및 도 8c를 참조하면, 이어서, 상기 기판(100) 상에 게이트 캡핑 절연막을 형성할 수 있다. 상기 게이트 캡핑 절연막은 화학 기상 증착 공정 및/또는 원자층 증착 공정에 의해 상기 기판(100) 상에 콘포말하게 형성될 수 있다. 상기 게이트 캡핑 절연막은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
상기 게이트 캡핑 절연막의 두께는 상기 게이트 그루브(107)의 폭(W)의 1/2과 같거나 클 수 있다. 이로 인하여, 상기 게이트 전극(GE) 위의 상기 게이트 그루브(107)은 상기 게이트 캡핑 절연막에 의해 완전히 채워질 수 있다. 상술된 바와 같이, 상기 리세스 영역(RR)은 상기 리세스된 중앙부들(A1)을 각각 노출시키는 상기 제1 영역들 및 상기 제1 영역들을 연결하는 제2 영역들을 포함할 수 있다. 이때, 상기 게이트 캡핑 절연막은 상기 제2 영역들을 완전히 채울 수 있다.
이와는 대조적으로, 상기 게이트 캡핑 절연막은 상기 리세스 영역(RR)의 상기 각 제1 영역을 부분적으로 채울 수 있다. 도 8a 및 도 8b에 개시된 바와 같이, 상기 리세스 영역(RR)의 상기 제1 영역은 상기 제1 방향(D1)으로 제1 폭(Wa) 및 상기 제2 방향(D2)으로 제2 폭(Wb)을 가질 수 있다. 예컨대, 상기 리세스 영역(RR)의 상기 제1 영역의 상기 제1 폭(Wa)은 상기 제1 방향(D1)으로 서로 인접한 한 쌍의 하드마스크 세그먼트들(105a) 사이의 거리에 해당할 수 있으며, 상기 제1 영역의 상기 제2 폭(Wb)은 상기 제2 방향(D2)으로 서로 인접한 한 쌍의 하드마스크 세그먼트들(105a) 사이의 거리에 해당할 수 있다. 이때, 상기 게이트 캡핑 절연막의 두께는 상기 리세스 영역(RR)의 상기 제1 영역의 제1 및 제2 폭들(Wa, Wb) 중에서 최소값의 1/2 보다 작을 수 있다. 예컨대, 도 8a에 개시된 바와 같이, 상기 제1 폭(Wa)이 상기 제2 폭(Wb) 보다 작은 경우에, 상기 게이트 캡핑 절연막의 두께는 상기 제1 폭(Wa)의 1/2 보다 작을 수 있다.
상기 활성부들(AT)의 리세스된 중앙부들(A1)의 상부면들이 노출될 때까지 상기 게이트 캡핑 절연막을 이방성 식각할 수 있다. 이로 인하여, 게이트 캡핑 패턴들(120)이 상기 게이트 전극들(GE) 상에 각각 형성될 수 있으며, 개구부들(125)이 상기 활성부들(AT)의 리세스된 중앙부들(A1)을 각각 노출시키도록 형성될 수 있다.
상기 게이트 캡핑 패턴들(120)은 상기 게이트 전극들(GE)의 상부면으로부터 상기 리세스된 중앙부들(A1)의 상부면 높이까지의 상기 게이트 그루브들(107)을 각각 채울 수 있다. 이에 더하여, 상기 게이트 캡핑 패턴들(120)은 상기 게이트 그루브들(107) 밖으로 연장되어 경계면 없이 서로 연결된다. 상기 게이트 캡핑 패턴들(120)의 연장부들은 상기 하드마스크 세그먼트들(105a)의 측벽들을 따라 연장되어 경계면 없이 서로 연결될 수 있다. 또한, 상기 게이트 캡핑 패턴들(120)의 연결된 연장부들은 상기 개구부들(125)을 정의할 수 있다. 즉, 상기 개구부(125)의 측벽은 상기 게이트 캡핑 패턴들(120)의 연장부들로 이루어질 수 있다.
좀더 구체적으로, 상기 게이트 캡핑 패턴들(120)의 연결된 연장부들은 상기 리세스 영역(RR)의 상기 제2 영역들을 채운다. 또한, 상기 게이트 캡핑 패턴들(120)의 연장부들은 상기 리세스 영역(RR)의 상기 제1 영역들 내에 상기 개구부들(125)을 각각 정의한다. 상기 게이트 캡핑 패턴들(120)의 연장부들이 상기 리세스 영역(RR)의 제2 영역들을 채움으로써, 상기 개구부들(125)은 서로 고립된다. 평면적 관점에서, 상기 각 개구부(125)는 폐루프 형태를 가질 수 있다. 도 8a 및 도 8c(특히, 선 IV-IV'을 따라 취해진 단면도)에 개시된 바와 같이, 상기 게이트 캡핑 패턴들(120)의 연장부들의 연결된 부분은, 상기 리세스 영역(RR)의 바닥면의 일부에 해당하는 상기 소자분리 패턴(102) 상에 배치될 수 있다.
상기 개구부들(125)은 상기 활성부들(AT)의 리세스된 중앙부들(A1) 내에 형성된 제1 소오스/드레인 영역들(S/D1)을 각각 노출시킨다.
도 9a, 도 9b 및 도 9c를 참조하면, 콘택 도전막을 상기 개구부들(125) 채우도록 기판(100) 상에 형성할 수 있으며, 상기 콘택 도전막을 평탄화시키어, 상기 개구부들(125) 내에 콘택 플러그들(130)을 각각 형성할 수 있다. 상기 콘택 플러그들(130)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈늄 등), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈늄 질화물, 또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
이어서, 배선 도전막(135)을 상기 기판(100) 전면 상에 형성할 수 있으며, 상기 배선 캡핑 절연막(140)이 상기 배선 도전막(135) 상에 형성될 수 있다. 상기 배선 도전막(135)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈늄 등), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈늄 질화물, 또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 배선 캡핑 절연막(140)은 하드마스크로 사용될 수 있는 절연 물질로 형성될 수 있다. 예컨대, 상기 배선 캡핑 절연막(140)은 질화막(ex, 실리콘 질화막) 및/또는 산화질화막(ex, 실리콘 산화질화막)을 포함할 수 있다.
배선 마스크 패턴들(145)을 상기 배선 캡핑 절연막(140) 상에 형성할 수 있다. 상기 배선 마스크 패턴들(145)은 상기 게이트 전극들(GE)을 가로지를 수 있다. 상기 배선 마스크 패턴들(145)은 상기 제2 방향(D2)으로 나란히 연장될 수 있다. 상기 각 배선 마스크 패턴(145)은 상기 제2 방향(D2)을 따라 일렬로 배열된 상기 콘택 플러그들(130) 상부에 배치될 수 있다.
일 실시예에서, 상기 배선 마스크 패턴(145)의 폭은 상기 콘택 플러그(130)의 상기 제1 방향(D1)으로의 최대 폭 보다 작을 수 있다. 이에 더하여, 도 9a에 개시된 바와 같이, 상기 배선 마스크 패턴(1450의 폭은 상기 콘택 플러그(130)의 상기 제1 방향(D2)으로의 최소 폭 보다 작을 수도 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
도 10a, 도 10b, 및 도 10c를 참조하면, 상기 배선 마스크 패턴들(145)을 이용하여 상기 배선 캡핑 절연막(140), 상기 배선 도전막(135), 및 콘택 플러그들(130)을 연속적으로 패터닝하여, 배선 패턴들(150)을 형성할 수 있다. 상기 각 배선 패턴(150)은 차례로 적층된 콘택 패턴(130a), 도전 배선(135a), 및 배선 캡핑 패턴(140a)을 포함할 수 있다.
상기 배선 마스크 패턴들(145)을 이용한 상기 패터닝 공정의 일 예를 설명한다. 먼저, 상기 배선 마스크 패턴들(145)을 식각 마스크들로 사용하여 상기 배선 캡핑 절연막(140)을 식각하여, 배선 캡핑 패턴들(140a)을 형성할 수 있다. 이어서, 상기 배선 마스크 패턴들(145)을, 예컨대, 애슁 공정으로 제거할 수 있다. 이 후에, 상기 배선 캡핑 패턴들(140a)을 식각 마스크들로 사용하여 상기 배선 도전막(135) 및 콘택 플러그들(130)을 연속적으로 식각하여, 상기 도전 배선들(135a) 및 상기 콘택 패턴들(130a)을 형성할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
상기 각 배선 패턴(150)은 상기 제2 방향(D2)을 따라 일렬로 배열된 상기 콘택 패턴들(130a), 상기 콘택 패턴들(130a) 상에서 상기 제2 방향(D2)으로 연장된 상기 도전 배선(135a), 및 상기 도전 배선(135a) 상에서 상기 제2 방향(D2)으로 연장된 상기 배선 캡핑 패턴(140a)을 포함할 수 있다. 상기 각 배선 패턴(150) 내에서, 상기 각 콘택 패턴(130a)은 상기 도전 배선(135a)의 양 측벽에 각각 정렬된 양 측벽을 가질 수 있다.
절연 스페이서들(155)이 상기 각 배선 패턴(150)의 양 측벽들 상에 각각 형성될 수 있다. 상기 절연 스페이서(155)은 단일층 구조 또는 다층 구조를 가질 수 있다. 상기 절연 스페이서들(155)는 절연 물질로 형성될 수 있다. 예컨대, 상기 절연 스페이서들(155)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
도 11a, 도 11b, 및 도 11c를 참조하면, 상기 기판(100) 상에 상기 배선 패턴들(150) 사이를 채우는 충전막을 형성할 수 있으며, 상기 충전막을 상기 배선 패턴들(150)의 상부면들이 노출될 때까지 평탄화시키어, 충전 라인 패턴들을 형성할 수 있다. 상기 각 충전 라인 패턴은 서로 인접한 배선 패턴들(150) 사이에 형성될 수 있다. 상기 충전 라인 패턴들 및 상기 배선 캡핑 패턴들(140a)을 패터닝하여, 상기 배선 패턴들(150)을 가로지르는 펜스 그루브들(fence grooves)을 형성할 수 있다. 상기 펜스 그루브들은 상기 제1 방향(D1)을 따라 연장되며, 상기 게이트 전극들(GE)과 각각 중첩될 수 있다. 상기 펜스 그루브의 바닥면은 상기 배선 캡핑 패턴(140a)으로 이루어진 제1 부분과 상기 게이트 캡핑 패턴(120)으로 이루어진 제2 부분을 포함할 수 있다. 이때, 상기 펜스 그루브의 바닥면의 상기 제1 부분은 상기 펜스 그루브의 바닥면의 상기 제2 부분 보다 높다. 상기 펜스 그루브의 바닥면의 상기 제1 부분은 상기 도전 배선(135a)의 상부면 보다 높다. 상기 펜스 그루브들에 의하여, 상기 각 충전 라인 패턴은 복수의 충전 필라들(160)로 분리될 수 있다. 상기 충전 필라들(160)은 서로 완전히 분리된다. 상기 각 충전 필라(160)는 상기 각 제2 소오스/드레인 영역(SD2)의 적어도 일부와 중첩될 수 있다. 좀더 구체적으로, 상기 각 충전 필라(160)는 상기 제2 소오스/드레인 영역(SD2) 상의 상기 하드마스크 세그먼트(105a)의 적어도 일부 상에 배치될 수 있다. 일 실시예에서, 도 11c(특히, 선IV-IV'을 따라 취해진 단면도)에 개시된 바와 같이, 상기 충전 필라(160)는 상기 게이트 캡핑 패턴들(120)의 연결된 부분의 적어도 일부 상에도 배치될 수 있다.
펜스 절연막을 상기 펜스 그루브들을 채우도록 형성하고, 상기 펜스 절연막을 상기 충전 필라들(160)의 상부면들이 노출될 때까지 평탄화시키어, 절연 펜스들(165)을 형성할 수 있다. 상기 절연 펜스들(165)은 상기 게이트 전극들(GE)과 각각 중첩될 수 있다. 상기 절연 펜스들(165)의 상부면들은 상기 배선 캡핑 패턴들(140a)의 상부면들과 실질적으로 공면을 이룰 수 있다.
상기 충전 필라들(160)은 상기 절연 펜스들(165), 상기 절연 스페이서들(155), 상기 배선 캡핑 패턴들(140a)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 충전 필라들(160)은 산화물(ex, 실리콘 산화물)로 형성될 수 있으며, 상기 절연 펜스들(165)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
이 후의 후속 공정들은 도 12a, 도 12b, 및 도 12c를 참조하여 설명한다. 도 12a, 도 12b, 및 도 12c를 참조하면, 상기 충전 필라들(160)을 제거하여 상기 제2 소오스/드레인 영역들(SD2) 상의 상기 하드마스크 세그먼트들(105a)을 노출시키고, 상기 노출된 하드마스크 세그먼트들(105a)을 식각하여 상기 제2 소오스/드레인 영역들(SD2)을 각각 노출시키는 매몰 콘택홀들(170, buried contact holes)을 형성할 수 있다. 상기 충전 필라들(160)은 이방성 식각 공정 및/또는 등방성 식각 공정으로 제거될 수 있다. 상기 충전 필라들(160) 아래의 상기 하드마스크 세그먼트들(105a)은 이방성 식각 공정으로 제거될 수 있다. 상기 매몰 콘택홀들(170)의 형성에 의하여, 절연 패턴(105b)이 상기 배선 패턴(105) 아래에 형성될 수 있다. 상기 절연 패턴(105b)은 상기 매몰 콘택홀들(170)의 형성 후에 상기 배선 패턴(150) 아래에 잔존된 상기 하드마스크 세그먼트의 일부분에 해당한다.
이어서, 매몰 콘택 플러그들(175)이 상기 매몰 콘택홀들(170)을 각각 채우도록 형성될 수 있다. 상기 매몰 콘택 플러그들(175)은 상기 제2 소오스/드레인 영역들(SD2)과 각각 접속될 수 있다. 일 실시예에서, 상기 매몰 콘택홀들(170)을 채우는 매몰 콘택 도전막을 형성한 후에, 상기 매몰 콘택 도전막을 패터닝하여, 상기 매몰 콘택 플러그들(175)을 형성할 수 있다. 이로써, 상기 각 매몰 콘택 플러그(175)는 상기 매몰 콘택홀(170)내에 위치한 콘택부 및 상기 콘택부로부터 상기 매몰 콘택홀(170) 외부로 연장된 패드부를 포함할 수 있다. 상기 매몰 콘택 플러그들(175)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈늄 등), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈늄 질화물, 또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
이어서, 상기 기판(100) 전면 상에 층간 절연막(180)을 형성할 수 있으며, 상기 층간 절연막(180)을 관통하는 도전 플러그들(185)을 형성할 수 있다. 상기 도전 플러그들(185)은 상기 매몰 콘택 플러그들(155)에 각각 접속될 수 있다. 상기 층간 절연막(180) 상에 정보 저장부들(DS)을 형성할 수 있다. 상기 정보 저장부들(DS)은 상기 도전 플러그들(185)에 각각 접속될 수 있다. 상기 각 정보 저장부(DS)는 상기 도전 플러그(185) 및 상기 매몰 콘택 플러그(175)를 경유하여 상기 각 제2 소오스/드레인 영역(SD2)에 전기적으로 접속될 수 있다. 상기 정보 저장부(DS)는 다양한 형태들 중에 하나로 구현될 수 있다. 이에 대한 자세한 설명은 후술한다.
상술된 반도체 소자의 제조 방법에 따르면, 상기 하드마스크 라인들(105)을 이용하여 상기 게이트 그루브들(107)을 형성한 후에, 상기 하드마스크 라인들(105)의 일부분들 및 상기 활성부들(AT)의 중앙부들을 식각할 수 있다. 이로 인하여, 게이트 그루브들(107)의 종횡비들이 감소되고, 넓은 폭을 갖는 상기 리세스 영역(RR)이 상기 게이트 그루브들(107) 상부에 형성된다. 그 결과, 상기 게이트 그루브들(107) 내에 상기 게이트 전극들(GE)을 형성하기 위한 상기 게이트 도전막(115)의 리세스 공정의 공정 마진을 증가시킬 수 있다. 이로써, 우수한 신뢰성을 갖는 고집적화된 반도체 소자들을 구현할 수 있다.
이에 더하여, 상기 게이트 전극들(GE)을 형성한 후에 상기 소오스/드레인 영역들(SD1, SD2)을 형성하는 경우에, 도펀트들을 경사 주입을 보다 용이하게 수행할 수 있다.
다음으로, 본 실시예에 따른 반도체 소자를 도 12a, 도 12b, 및 도 12c를 참조하여 설명한다. 설명의 편의를 위하여 상술된 것들과 중복되는 내용들은 생략하거나, 간략히 설명한다.
도 12a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다. 도 12b는 도 12a의 선들 I-I' 및 II-II'을 따라 취해진 단면도이다. 도 12c는 도 12a의 선들 III-III' 및 IV-IV'을 따라 취해진 단면도이다.
도 12a, 도 12b, 및 도 12c를 참조하면, 소자분리 패턴(102)이 기판(100)에 형성되어 활성부들(AT)이 정의된다. 상기 활성부들은 도 1a 내지 도 1c를 참조하여 설명한 것과 같이 배열된다.
게이트 그루브들(107)이 상기 활성부들(AT) 및 상기 소자분리 패턴(102) 내에 형성될 수 있다. 상기 게이트 그루브들(107)은 제1 방향(D1)을 따라 나란히 연장된다. 각 셀 활성부(AT) 내에 한 쌍의 상기 게이트 그루브들(107)이 형성될 수 있다. 상기 한 쌍의 게이트 그루브들(107) 사이의 상기 셀 활성부(AT)의 중앙부(A1)의 상부면은 상기 셀 활성부(AT)의 양 가장자리부들(A2)의 상부면들 보다 낮다. 상기 한 쌍의 게이트 그루브들(107)은 상기 셀 활성부(AT)의 양 가장자리부들(A2) 사이에 배치된다. 즉, 상기 각 게이트 그루브(107)는 상기 셀 활성부(AT)의 상기 중앙부(A1) 및 각 가장자리부(A2) 사이에 배치될 수 있다.
게이트 전극들(GE)이 상기 게이트 그루브들(107) 내에 각각 배치된다. 이때, 상기 게이트 전극(GE)의 상부면은 상기 셀 활성부(AT)의 상기 중앙부(A1)의 상부면 보다 낮다. 게이트 절연막(112)이 상기 게이트 전극(GE)과 상기 게이트 그루브(107)의 내면 사이에 개재될 수 있다. 도 12b 및 도 12c에 개시된 바와 같이, 게이트 그루브(107)의 바닥면은 상기 활성부(AT)로 형성된 제1 부분과 상기 소자분리 패턴(102)으로 형성된 제2 부분을 포함할 수 있다. 이때, 상기 게이트 그루브(107)의 바닥면의 상기 제2 부분은 상기 제1 부분 보다 낮을 수 있다. 이로 인하여, 상기 게이트 그루브(107) 아래의 상기 활성부(AT)는 핀(fin) 형태를 갖고, 상기 게이트 전극(GE)은 상기 핀 형태의 활성부(AT)의 양 측벽들을 덮을 수 있다. 결과적으로, 상기 게이트 그루브(107)의 양 내측벽들에 기인하여 상기 게이트 전극(GE)에 의해 제어되는 채널 영역은 제한된 면적 내에서 증가된 채널 길이를 갖고, 상기 채널 영역은 상기 게이트 그루브(107) 아래의 상기 핀 형태의 활성부(AT)에 기인하여 제한된 면적 내에서 증가된 채널 폭을 가질 수 있다.
제1 소오스/드레인 영역(SD1)이 상기 각 활성부(AT)의 중앙부(A1) 내에 형성될 수 있으며, 한 쌍의 제2 소오스/드레인 영역들(SD2)이 상기 각 활성부(AT)의 양 가장자리부들(A2) 내에 각각 형성될 수 있다. 이로써, 상기 제1 소오스/드레인 영역(SD1) 및 상기 제2 소오스/드레인 영역(SD2)은 상기 각 게이트 전극(GE) 양측에 각각 배치될 수 있다. 상기 활성부(AT)의 중앙부(A1) 및 가장자리부(A2)의 형태에 기인하여, 상기 제1 소오스/드레인 영역(SD1)의 상부면은 상기 제2 소오스/드레인 영역(SD2)의 상부면 보다 낮다. 상기 제1 및 제2 소오스/드레인 영역들(SD1, SD2)의 하부면들은 실질적으로 동일한 레벨에 위치할 수 있다.
게이트 캡핑 패턴(120)이 상기 각 게이트 전극(GE) 위의 상기 게이트 그루브(107)를 채울 수 있다. 상기 게이트 전극들(GE) 상의 상기 게이트 캡핑 패턴들(120)은 상기 게이트 그루브들(107) 밖으로 연장될 수 있다. 상기 게이트 캡핑 패턴들(120)의 연장부들은 경계면 없이 서로 연결된다. 상기 게이트 캡핑 패턴들(120)의 연장부들의 연결된 부분은 상기 게이트 그루브들(107) 사이의 소자분리 패턴(102) 상에 배치될 수 있다. 이때, 상기 게이트 캡핑 패턴들(120)의 연장부들의 연결된 부분 아래의 상기 소자분리 패턴(102)의 상부면은 상기 활성부(AT)의 상기 중앙부(A1)의 상부면과 동일하거나 낮은 레벨에 위치할 수 있다.
상기 게이트 캡핑 패턴들(120)의 연장부들은 경계면 없이 서로 연결되어 하나의 바디를 이룰 수 있다. 상기 게이트 캡핑 패턴들(120)의 서로 연결된 연장부들을 '일체형 연장부(one united body extension)'이라 정의한다. 도 12a 및 도 12b에 개시된 바와 같이, 상기 게이트 캡핑 패턴들(120)의 일체형 연장부는 상기 제1 소오스/드레인 영역들(SD1)을 각각 노출시키는 개구부들(125)을 정의할 수 있다. 즉, 상기 개구부(125)의 내측벽은 상기 게이트 캡핑 패턴들(120)의 일체형 연장부로 형성될 수 있다. 상기 개구부들(125)은 서로 완전히 분리될 수 있다. 상기 일체형 연장부를 갖는 상기 게이트 캡핑 패턴들(120)은 도 8a 내지 도 8c에 좀더 상세하게 개시되어 있다. 상기 각 개구부(125)는 홀 형태를 가질 수 있다. 도 12b에 개시된 바와 같이, 상기 게이트 캡핑 패턴들(120)의 일체형 연장부의 상단은 상기 활성부(AT)의 가장자리부(A2)의 상부면 보다 높다.
도 12b에 개시된 바와 같이, 상기 게이트 캡핑 패턴(120)의 상기 연장부의 폭은 상기 게이트 캡핑 패턴(120)의 캡핑부의 폭 보다 작을 수 있다.
배선 패턴들(150)이 상기 게이트 전극들(GE) 상부를 가로지를 수 있다. 상기 배선 패턴들(150)은 제2 방향(D2)을 따라 나란히 연장될 수 있다. 상기 각 배선 패턴(150)은 상기 제2 방향(D2)을 따라 일렬로 배열된 상기 제1 소오스/드레인 영역들(SD1)과 전기적으로 접속될 수 있다. 구체적으로, 상기 배선 패턴(150)은 상기 제2 방향(D2)으로 연장된 도전 배선(135a) 및 상기 도전 배선(135a) 상의 배선 캡핑 패턴(140a)을 포함할 수 있으며, 상기 도전 배선(135a)이 상기 제1 소오스/드레인 영역들(SD1)과 전기적으로 접속될 수 있다. 상기 각 배선 패턴(150)은 복수의 콘택 패턴들(130a)을 더 포함할 수 있다. 상기 각 배선 패턴(150)의 콘택 패턴들(130a)은 상기 제2 방향(D2)을 따라 배열된 상기 개구부들(125) 내에 각각 배치되어, 상기 제1 소오스/드레인 영역들(SD1)에 각각 연결될 수 있다. 상기 도전 배선(135a)은 상기 제2 방향(D2)으로 배열된 상기 콘택 패턴들(130a) 상에 배치된다. 상기 도전 배선(135a)은 상기 콘택 패턴들(130a)을 통하여 상기 제1 소오스/드레인 영역들(SD1)에 전기적으로 연결될 수 있다. 상기 콘택 패턴(130a)은 상기 도전 배선(135a)의 양 측벽들에 각각 정렬된 양 측벽들을 갖는다. 일 실시예에서, 상기 제1 방향(D1)으로의 상기 콘택 패턴(130a)의 폭은 상기 제1 방향(D1)으로의 상기 개구부(125)의 폭 보다 작을 수 있다.
절연 패턴들(105b)이 상기 각 배선 패턴(150)과 상기 기판(100) 사이에 배치될 수 있다. 상기 절연 패턴들(105b)은 상기 소자분리 패턴(102) 상에 배치될 수 있다. 상기 각 절연 패턴(105b)은 인접한 상기 콘택 패턴들(130a) 사이에 배치된다. 상기 각 배선 패턴(105b) 아래의 상기 절연 패턴들(105b) 및 상기 각 배선 패턴(105b)의 콘택 패턴들(130a)은 상기 제2 방향(D2)을 따라 교대로 배열될 수 있다.
도 12b에 개시된 바와 같이, 상기 게이트 캡핑 절연 패턴(120)의 연장부(즉, 상기 개구부(125)을 정의하는 부분)가 서로 인접한 상기 절연 패턴(105b) 및 상기 콘택 패턴(130a) 사이에 개재될 수 있다. 상기 절연 패턴(105b)의 상부면은 상기 게이트 캡핑 패턴(120)의 연장부의 최상단과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 절연 패턴(105b) 아래의 소자분리 패턴(102)의 상부면은 상기 게이트 캡핑 패턴들(120)의 상기 일체형 바디부 아래의 소자분리 패턴(102)의 상부면 보다 높다. 일 실시예에서, 상기 절연 패턴(105b) 아래의 소자분리 패턴(102)의 상부면은 상기 활성부(AT)의 가장자리부(A2)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
매몰 콘택 플러그들(175)이 상기 배선 패턴들(150) 사이에 배치되어, 상기 제2 소오스/드레인 영역들(SD2)에 각각 접속될 수 있다. 상기 매몰 콘택 플러그들(175)은 서로 이격 된다. 절연 스페이서(155)가 상기 배선 패턴(150)의 측벽과 상기 매몰 콘택 플러그(175) 사이에 배치된다. 상기 절연 스페이서(155)는 상기 배선 패턴(150)을 따라 연장될 수 있다. 일 실시예에서, 절연 펜스들(165)이 상기 배선 패턴들(150)을 가로지를 수 있다. 상기 절연 펜스들(165)은 상기 게이트 전극들(GE)과 각각 중첩될 수 있다. 상기 각 절연 펜스(165)은 상기 배선 패턴들(150) 사이에서 상기 게이트 전극(GE) 위의 상기 게이트 캡핑 패턴(120)과 접촉될 수 있다. 이로써, 매몰 콘택홀(170)이 서로 인접한 상기 절연 펜스들(165) 및 서로 인접한 상기 배선 패턴들(150) 사이에 정의될 수 있다. 상기 매몰 콘택 플러그(175)는 상기 매몰 콘택홀(170) 내에 배치되어 상기 제2 소오스/드레인 영역(SD2)에 접속될 수 있다. 일 실시예에서, 상기 매몰 콘택 플러그(175)는 상기 매몰 콘택홀(170) 내에 배치된 콘택부 및 상기 콘택부로부터 상기 매몰 콘택홀(170) 외부로 연장된 패드부를 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 다른 실시예에서, 상기 매몰 콘택 플러그(175)는 상기 매몰 콘택홀(170) 내에 한정될 수도 있다.
층간 절연막(180)이 상기 배선 패턴들(150), 절연 펜스들(165), 및 매몰 콘택 플러그들(180)을 덮을 수 있다. 도전 플러그들(185)이 상기 층간 절연막(180)을 관통하여 상기 매몰 콘택 플러그들(180)에 각각 접속될 수 있다. 정보 저장부들(DS)이 상기 층간 절연막(180)에 배치되어 상기 도전 플러그들(185)에 각각 접속될 수 있다. 상기 정보 저장부(DS)는 상기 도전 플러그(185) 및 매몰 콘택 플러그(175)을 경유하여 상기 제2 소오스/드레인 영역(SD2)에 전기적으로 접속될 수 있다.
일 실시예에서, 상기 도전 플러그들(185)은 생략될 수도 있다. 이 경우에, 상기 층간 절연막(180)은 상기 매몰 콘택 플러그들(175)의 패드부들이 노출될 때까지 평탄화될 수 있으며, 상기 정보 저장부들(DS)은 상기 매몰 콘택 플러그들(175)의 패드부들에 직접 접촉될 수 있다.
상기 정보 저장부(DS)는 다양한 형태들 중에 하나로 구현될 수 있다. 상기 정보 저장부(DS)의 예들을 도면들을 참조하여 설명한다.
도 13a는 본 발명의 실시예들에 따른 반도체 소자에 포함된 정보 저장부의 일 예를 나타내기 위하여 도 12a의 II-II'을 따라 취해진 단면도이다.
도 13a를 참조하면, 본 예에 따른 정보 저장부(DSa)는 캐패시터로 구현될 수 있다. 예컨대, 상기 정보 저장부(DSa)는 하부 전극(BE), 상부 전극(TE), 및 상기 하부 및 상부 전극들(BE, TE) 사이에 배치된 캐패시터 유전막(DE)을 포함할 수 있다. 복수의 상기 하부 전극들(BE)이 상기 도전 플러그들(185)에 각각 접속될 수 있으며, 상기 상부 전극(TE)은 상기 캐패시터 유전막(DE)을 개재하여 상기 복수의 하부 전극들(BE)의 표면을 덮을 수 있다. 일 실시예에서, 상기 하부 전극(BE)은 속이 빈 실린더 형태(hollow cylindrical shape)를 가질 수 있다.
본 예에서, 상기 배선 패턴(150)의 상기 도전 배선(135a)은 비트 라인에 해당할 수 있다.
도 13b는 본 발명의 실시예들에 따른 반도체 소자에 포함된 정보 저장부의 다른 예를 나타내기 위하여 도 12a의 II-II'을 따라 취해진 단면도이다.
도 13b를 참조하면, 본 예에 다른 정보 저장부(DSb)는 가변 저항체를 포함할 수 있다. 상기 가변 저항체는 프로그램 동작에 의하여 서로 다른 저항값들을 갖는 복수의 상태들로 변환될 수 있다.
일 실시예에 따르면, 상기 가변 저항체는 자화 방향들을 이용하는 자기 터널 접합(magnetic tunnel junction, MTJ) 패턴일 수 있다. 상기 자기 터널 접합 패턴은 일방향으로 고정된 자화방향을 갖는 기준 자성 패턴, 상기 기준 자성 패턴의 자화방향에 대하여 평행 또는 반평행 하도록 변경 가능한 자유 자성 패턴, 및 상기 기준 및 자유 자성 패턴들 사이에 배치된 터널 배리어막을 포함할 수 있다. 상기 기준 및 자유 자성 패턴들의 자화 방향들은 상기 터널 배리어막과 접하는 상기 자유 자성 패턴의 일 면에 수직하거나 평행할 수 있다.
다른 실시예에 따르면, 상기 가변 저항체는 상변화 물질을 포함할 수 있다. 상기 상변화 물질은 프로그램 동작에 의해 공급되는 열의 온도 및/공급 시간에 따라 비정질 상태 또는 결정 상태로 변환될 수 있다. 비정질 상태의 상기 상변화 물질은 결정 상태의 상기 상변화 물질 보다 높은 비저항을 가질 수 있다. 예컨대, 상기 상변화 물질은 칼코게나이드(chalcogenide) 원소 (ex, Te 및 Se) 중 적어도 하나를 포함하는 화합물 일 수 있다.
또 다른 실시예에 따르면, 상기 가변 저항체는 전이 금속 산화물을 포함할 수 있다. 프로그램 동작에 의하여 상기 전이 금속 산화물 내에 전기적 통로가 생성되거나 상기 전이 금속 산화물 내의 상기 전기적 통로가 소멸될 수 있다. 상기 전기적 통로가 형성된 경우에 상기 전이 금속 산화물은 낮은 저항값을 갖고, 상기 전기적 통로가 소멸된 경우에 상기 전이 금속 산화물은 높은 저항값을 갖는다.
상부 층간 절연막(190)이 상기 가변 저항체들을 포함하는 상기 정보 저장부들(DSb) 사이의 공간을 채울 수 있다. 상부 배선들(195)이 상기 정보 저장부들(DS)에 접속될 수 있다. 상기 상부 배선들(195)은 상기 게이트 전극들(도 12a 내지 도 12c의 GE)을 가로지를 수 있다. 본 예에서, 상기 상부 배선들(195)은 비트 라인들에 해당할 수 있으며, 상기 배선 패턴들(150)의 도전 배선들(135a)은 소오스 라인들에 해당할 수 있다.
(제2 실시예)
본 실시예에서, 상술된 제1 실시예에서 설명된 동일한 구성 요소들은 동일한 참조부호 또는 동일한 참조번호를 사용한다. 설명의 편의를 위하여, 상기 제1 실시예와 동일한 구성 요소들의 설명들은 생략되거나 간략히 설명한다. 즉, 이하에서 본 실시예와 상술된 제1 실시예간의 차이점을 중심으로 설명한다.
도 14a 내지 도 18a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다. 도 14b 내지 도 18b는 각각 도 14a 내지 도 18a의 선들 I-I' 및 II-II'을 따라 취해진 단면도들이다. 도 14c 내지 도 18c는 각각 도 14a 내지 도 18a의 선들 III-III' 및 IV-IV'을 따라 취해진 단면도들이다. 본 실시예에 따른 반도체 소자의 제조 방법은 도 1a 내지 도 7a, 도 1b 내지 도 7b, 및 도 1c 내지 도 7c를 참조하여 설명한 공정들을 포함할 수 있다.
도 7a 내지 도 7c 및 도 14a 내지 도 14c를 참조하면, 상기 게이트 전극들(GE) 및 소오스/드레인 영역들(SD1, SD2)을 갖는 기판(100) 상에 게이트 캡핑 절연막을 형성할 수 있다. 이때, 상기 게이트 캡핑 절연막은 상기 게이트 전극들(GE) 위의 게이트 그루브들(107) 및 상기 리세스 영역(RR)을 충분히 채울 수 있다. 이어서, 상기 게이트 캡핑 절연막이 상기 하드마스크 세그먼트들(105a)이 노출될 때까지 평탄화될 수 있다. 상기 평탄화된 게이트 캡핑 절연막(120a)은 상기 게이트 전극들(GE) 위의 게이트 그루브들(107) 및 상기 리세스 영역(RR)을 충분히 채울 수 있다. 상기 평탄화된 게이트 캡핑 절연막(120a)의 상부면은 상기 하드마스크 세그먼트들(105a)의 상부면들과 실질적으로 공면을 이룰 수 있다. 상기 평탄화된 게이트 캡핑 절연막(120a)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
하부 도전막(200)이 상기 기판(100) 전면 상에 형성할 수 있다. 예컨대, 상기 하부 도전막(200)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘)을 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 하부 도전막(200)은 다른 도전 물질로 형성될 수도 있다.
버퍼 하드마스크막(202)이 상기 하부 도전막(200) 상에 형성될 수 있다. 상기 버퍼 하드마스크막(202)은 산화물(ex, 실리콘 산화물)로 형성될 수 있다.
도 15a 내지 도 15c를 참조하면, 마스크 패턴들(205)이 상기 버퍼 하드마스크막(202) 상에 형성될 수 있다. 상기 마스크 패턴들(205)은 상기 하드마스크 세그먼트들(205a)을 각각 덮는다. 이때, 상기 제1 소오스/드레인 영역들(SD1)을 포함하는 상기 활성부들(AT)의 중앙부들(A1)은 상기 마스크 패턴들(205)에 의해 덮혀 지지 않는다. 상기 마스크 패턴들(205)은 서로 이격된 섬 형태들을 가질 수 있다.
상기 제1 방향(D1)으로, 상기 마스크 패턴(205)의 제1 폭은 상기 하드마스크 세그먼트(105a)의 제1 폭 보다 클 수 있다. 이와 마찬가지로, 상기 제2 방향(D2)으로, 상기 마스크 패턴(205)의 제2 폭은 상기 하드마스크 세그먼트(105a)의 제2 폭 보다 클 수 있다. 이로 인하여, 상기 마스크 패턴(205)은 상기 하드마스크 세그먼트(105a)을 둘러싸는 상기 평탄화된 게이트 캡핑 절연막(120a)의 일부분을 더 덮을 수 있다.
도 15a에 개시된 바와 같이, 상기 게이트 전극(GE) 위에서의 상기 마스크 패턴들(205) 사이의 간격은 상기 활성부(AT)의 중앙부(A1) 양측에 위치한 마스크 패턴들(205)의 간격 보다 작을 수 있다.
상기 마스크 패턴들(205)은, 스핀 코팅법에 의해 형성된 산화물(ex, 실리콘 산화물), 플라즈마 실리콘 산화질화물, 및/또는 포토레지스트 등을 포함할 수 있다.
도 16a 내지 도 16c를 참조하면, 상기 마스크 패턴들(205)를 식각 마스크로 사용하여, 상기 버퍼 하드마스크막(202), 하부 도전막(200), 및 평탄화된 게이트 캡핑 절연막(120a)을 연속적으로 식각하여, 상기 활성부들(AT)의 리세스된 중앙부들(A1, 즉, 상기 제1 소오스/드레인 영역들(S/D1))을 각각 노출시키는 개구부들(210)을 형성할 수 있다. 이때, 서로 완전히 분리된 상기 마스크 패턴들(205) 에 기인하여 상기 각 게이트 전극(GE) 위의 상기 게이트 절연 패턴(120) 내에 오목한 영역들(210p)이 형성될 수 있다. 상기 개구부들(210)은 상기 오목한 영역들(210p)을 통하여 서로 연통될 수 있다.
상기 오목한 영역(210p)의 폭은 상기 개구부(210)의 최소폭 보다 작을 수 있다. 이로써, 식각 공정의 로딩 효과에 의하여, 상기 오목한 영역(210p)의 깊이는 상기 개구부(210)의 깊이 보다 작을 수 있다. 즉, 상기 오목한 영역(210p)의 하단은 상기 개구부(210)의 하단 보다 높을 수 있다.
상기 개구부들(210) 및 오목한 영역들(210p)의 형성과 함께, 게이트 캡핑 패턴들(120c)이 형성될 수 있다. 상기 게이트 캡핑 패턴들(120c)은 상기 게이트 전극들(GE) 위의 상기 게이트 그루브들(107)을 각각 채운다. 이에 더하여, 상기 게이트 캡핑 패턴들(107)은 상기 게이트 그루브들(107) 밖으로 연장되어 경계면 없이 서로 연결된다. 상기 게이트 캡핑 패턴들(120c)의 연결된 연장부들은 일체형 연장부를 구성한다. 상기 게이트 캡핑 패턴들(120c)의 일체형 연장부는 상기 개구부들(210) 및 상기 오목한 영역들(210p)를 정의한다. 즉, 상기 개구부들(210) 및 상기 오목한 영역들(210p)이 상기 게이트 캡핑 패턴들(120c)의 일체형 연장부 내에 형성될 수 있다. 상기 게이트 캡핑 패턴들(120c)의 일체형 연장부는 상기 마스크 패턴들(205) 아래에서 상기 하드마스크 세그먼트들(105a)의 측벽을 둘러싼다. 도시된 바와 같이, 상기 게이트 캡핑 패턴들(120c)은 상기 평탄화된 게이트 캡핑 절연막(120a)의 일부분에 해당한다.
이에 더하여, 상기 마스크 패턴들(205)을 이용한 식각 공정에 의하여, 하부 도전 패턴(200a) 및 버퍼 하드마스크 패턴(202a)이 상기 각 마스크 패턴(205) 아래에 형성될 수 있다. 상기 마스크 패턴(205)의 형태에 기인하여, 상기 하부 도전 패턴(200a) 및 상기 버퍼 마스크 패턴(202a)은 고립된 형태들을 가질 수 있다.
도 17a 내지 도 17c를 참조하면, 상기 마스크 패턴들(205)을 제거하여, 상기 버퍼 하드마스크 패턴들(202a)을 노출시킬 수 있다. 이어서, 콘택 도전막을 상기 기판(100)에 형성하여 상기 개구부들(210) 및 상기 오목한 영역들(210p)을 채울 수 있다. 상기 콘택 도전막을 상기 버퍼 하드마스크 패턴들(202a)이 노출될 때까지 식각할 수 있다. 도 17b 및 도 17c에 개시된 바와 같이, 상기 평탄화된 콘택 도전막(215)의 상부면은 상기 버퍼 하드마스크 패턴들(202a)의 상부면 보다 낮을 수 있다. 상기 평탄화된 콘택 도전막(215)은 상기 제1 소오스/드레인 영역들(SD1)과 접속될 수 있다. 상기 평탄화된 콘택 도전막(215)은 상기 하부 도전 패턴들(200a)의 측벽들과 접촉될 수 있다. 상기 평탄화된 콘택 도전막(215)은 도핑된 반도체 물질(ex, 도핑된 실리콘)으로 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 평탄화된 콘택 도전막(215)은 다른 도전 물질로 형성될 수도 있다.
도 18a 내지 도 18c를 참조하면, 상기 버퍼 하드마스크 패턴들(202a)을 제거하여 상기 하부 도전 패턴들(200a)을 노출시킬 수 있다. 상기 평탄화된 콘택 도전막(215)의 상부면은 상기 하부 도전 패턴들(200a)의 상부면들과 실질적으로 공면을 이룰 수 있다.
상부 도전막(220)이 상기 하부 도전 패턴들(200a) 및 평탄화된 콘택 도전막(215) 상에 형성될 수 있다. 상기 상부 도전막(220)은 상기 하부 도전 패턴들(220a) 및 평탄화된 콘택 도전막(215)과 접촉될 수 있다. 상기 상부 도전막(220)은 금속(ex, 텅스텐, 알루미늄, 탄탈륨, 및/또는 티타늄), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
배선 캡핑 절연막(140)이 상기 상부 도전막(220) 상에 형성될 수 있다. 상기 배선 캡핑 절연막(140)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다.
배선 마스크 패턴들(145)이 상기 배선 캡핑 절연막(140) 상에 형성될 수 있다. 상기 배선 마스크 패턴들(145)은 상기 제2 방향(D2)을 따라 연장되어 상기 게이트 전극들(GE)을 가로지를 수 있다. 상기 각 배선 마스크 패턴(145)은 상기 제2 방향(D2)을 따라 일렬로 배열된 상기 제1 소오스/드레인 영역들(SD1) 상부에 배치될 수 있다. 상기 배선 마스크 패턴(145)의 폭은 상기 개구부(210)의 상기 제1 방향(D1)의 폭 보다 작다.
이 후의 후속 공정들은 도 19a 내지 도 19c를 참조하여 설명한다. 도 19a 내지 도 19c를 참조하면, 상기 배선 마스크 패턴들(145)을 이용하여 상기 배선 캡핑 절연막(140), 상기 상부 도전막(220), 상기 하부 도전 패턴들(200a) 및 상기 평탄화된 콘택 도전막(215)을 패터닝 하여, 배선 패턴들(150a)을 형성할 수 있다.
상기 각 배선 패턴(150a)은 콘택 패턴들(215a), 하부 도전 세그먼트들(200b, lower conductive segments), 및 배선 캡핑 패턴(140a)을 포함할 수 있다. 상기 각 배선 패턴(150a)의 콘택 패턴들(215a) 및 하부 도전 세그먼트들(200b)은 상기 제2 방향(D2)을 따라 교대로 배열되고, 서로 접촉될 수 있다. 상기 상부 도전 배선(220a)은 상기 제2 방향(D2)으로 연장되어, 상기 콘택 패턴들(215a) 및 하부 도전 세그먼트들(200b) 상에 배치될 수 있다. 상기 배선 캡핑 패턴(140a)은 상기 도전 배선(150a) 상에 배치될 수 있다. 상기 하부 도전 세그먼트(200b)는 상기 도전 배선(220a)의 양 측벽들에 각각 정렬된 양 측벽들을 갖는다. 이와 마찬가지로, 상기 콘택 패턴(215a)도 상기 도전 배선(220a)의 양 측벽들에 각각 정렬된 양 측벽들을 갖는다.
상기 콘택 패턴들(215a)은 상기 개구부들(210) 내에 각각 배치되며, 상기 제1 소오스/드레인 영역들(SD1)과 각각 접속될 수 있다. 상기 배선 마스크 패턴들(145)을 이용한 식각 공정 시에, 상기 오목한 영역들(210p)을 채우는 상기 평탄화된 콘택 도전막(215)이 제거된다. 이로 인하여, 상기 콘택 패턴들(215a)으로 완전히 분리될 수 있다. 상기 콘택 패턴(215a)의 상기 제1 방향(D1)으로의 폭은 상기 개구부(210)의 상기 제1 방향(D1)으로의 폭 보다 작을 수 있다.
상기 배선 마스크 패턴들(145)을 이용한 상기 패터닝 공정의 일 예를 설명한다. 상기 배선 마스크 패턴들(145)을 식각 마스크들로 사용하여 상기 배선 캡핑 절연막(140)을 식각 하여, 상기 배선 캡핑 패턴들(140a)을 형성할 수 있다. 상기 배선 캡핑 패턴들(140a)을 식각 마스크들로 사용하여 상기 상부 도전막(220a), 하부 도전 패턴들(200a), 및 상기 평탄화된 콘택 도전막(215)을 식각하여, 상기 배선 패턴들(150a)을 형성할 수 있다. 상기 배선 마스크 패턴들(145)은 상기 배선 캡핑 패턴들(140a)을 형성한 후 또는 상기 배선 패턴들(150a)을 형성한 후에 제거될 수 있다.
이어서, 절연 스페이서막을 상기 기판(100) 상에 콘포말하게 형성할 수 있다. 이때, 상기 절연 스페이서막이 상기 오목한 영역(210)을 채울 수 있다. 상기 절연 스페이서막을 이방성 식각하여, 절연 스페이서들(155)이 상기 각 배선 패턴(150a)의 양 측벽들 상에 각각 형성할 수 있다. 이때, 상기 절연 스페이서막의 잔여물(155a)이 상기 오목한 영역(210) 내에 잔존될 수 있다. 상기 절연 스페이서막은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)로 형성될 수 있다. 상기 절연 스페이서막 및 상기 게이트 캡핑 패턴(120c) 모두가 실리콘 질화물로 형성될지라도, 경계면이 상기 절연 스페이서막의 잔여물(155a)과 상기 게이트 캡핑 패턴(120c)에 형성된 상기 오목한 영역(155)의 내면 사이에 존재할 수 있다. 상기 절연 스페이서(155)는 상기 콘택 패턴(215a)의 측벽과 상기 개구부(210)의 측벽 사이의 공간을 채울 수 있다.
이어서, 도 11a 내지 도 11c 및 도 12a 내지 도 12c를 참조하여 설명한 공정들을 수행할 수 있다. 이로써, 상기 절연 펜스들(165) 및 충전 필라들(160)을 이용하여 상기 매몰 콘택홀들(170)이 형성될 수 있다. 상기 매몰 콘택홀들(170)의 형성에 의하여 상기 하드마스크 세그먼트들(105a)이 식각 되어 상기 하부 도전 세그먼트들(200b) 아래에 상기 절연 패턴들(105b)이 형성될 수 있다. 또한, 상기 매몰 콘택 플러그들(175)이 상기 매몰 콘택홀들(170)을 각각 채우도록 형성될 수 있으며, 상기 층간 절연막(180), 상기 도전 플러그들(185), 및 상기 정보 저장부들(DS)이 형성될 수 있다. 상기 정보 저장부들(DS)은 상기 도전 플러그들(185) 및 상기 매몰 콘택 플러그들(15)을 통하여 상기 활성부(AT)의 상기 가장자리부들(A2) 내에 형성된 상기 제2 소오스/드레인 영역들(SD2)에 각각 접속될 수 있다. 이로써, 도 19a 내지 도 19c에 개시된 반도체 소자가 구현될 수 있다.
다음으로, 도 19a 내지 도 19c를 참조하여 본 실시예에 따른 반도체 소자를 설명한다. 설명의 편의를 위하여, 상술된 내용과 중복되는 내용은 생략하거나 간략히 설명한다. 즉, 상기 반도체 소자의 특징적인 부분을 중심으로 설명한다.
도 19a는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도이다. 도 19b는 도 19a의 선들 I-I' 및 II-II'을 따라 취해진 단면도이다. 도 19c는 도 19a의 선들 III-III' 및 IV-IV'을 따라 취해진 단면도이다.
도 19a 내지 도 19c를 참조하면, 상술된 제1 실시예와 같이, 상기 게이트 그루브들(107)이 상기 기판(100)의 활성부들(AT) 및 상기 소자분리 패턴(102)을 가로지른다. 상기 게이트 전극들(GE)이 상기 게이트 그루브들(107) 내에 각각 배치된다. 상기 게이트 전극들(GE)의 상부면들은 상기 활성부들(AT)의 상기 리세스된 중앙부들(A1)의 상부면들 보다 낮다. 상기 활성부들(AT)의 상기 리세스된 중앙부들(A1)은 상기 활성부들(AT)의 가장자리부들(A2)의 상부면들 보다 낮다.
상기 게이트 캡핑 패턴들(120c)이 상기 게이트 전극들(GE) 위의 상기 게이트 그루브들(107)을 각각 채운다. 상기 게이트 캡핑 패턴들(120c)은 상기 게이트 그루브들(107) 외부로 연장되어 경계면 없이 서로 연결되어, 일체형 연장부를 이룬다. 도 19c에 개시된 바와 같이, 상기 게이트 캡핑 패턴들(120c)의 연장부들의 연결된 부분은 상기 게이트 그루브들(107) 사이의 상기 소자분리 패턴(120) 위에 배치될 수 있다. 상기 게이트 캡핑 패턴들(120c)의 연장부들의 연결된 부분 아래의 상기 소자분리 패턴(120)의 상부면은 상기 셀 활성부(AT)의 상기 가장자리부(A2)의 상부면 보다 낮다.
상기 게이트 캡핑 패턴들(120c)의 일체형 연장부는, 상기 활성부들(AT)의 리세스된 중앙부들(A1) 내에 형성된 상기 제1 소오스/드레인 영역들(SD1)을 각각 노출시키는 상기 개구부들(210)을 정의할 수 있다. 상기 게이트 캡핑 패턴들(120c)의 일체형 연장부의 상단은 상기 활성부들(AT)의 상기 가장자리부들(A2)의 상부면들 보다 높다. 상기 게이트 캐핑 패턴들(120c) 및 이의 상기 일체형 연장부는 도 16a 내지 도 16c에 구체적으로 개시되어 있다.
상기 오목한 영역들(210p)이 상기 게이트 전극들(GE) 위의 상기 게이트 캡핑 패턴들(120c) 내에 형성될 수 있다. 상기 오목한 영역들(210p)은 상기 개구부들(210)과 연결될 수 있다. 상기 개구부들(210)은 상기 오목한 영역들(210p)을 통하여 서로 연결될 수 있다. 일 실시예에서, 상기 오목한 영역(210p)의 바닥면은 상기 개구부(210)의 바닥면 보다 높을 수 있다.
상기 배선 패턴들(150a)이 상기 기판(100) 상에 배치될 수 있다. 상기 배선 패턴들(150a)은 상기 제2 방향(D2)으로 나란히 연장될 수 있다. 상기 각 배선 패턴(150a)은 상기 제2 방향(D2)을 따라 일렬로 배열된 상기 제1 소오스/드레인 영역들(SD2)에 전기적으로 접속될 수 있다. 상기 절연 스페이서들(155)이 상기 각 배선 패턴(150a)의 양 측벽들 상에 각각 배치될 수 있다.
상기 각 배선 패턴(150a)의 상기 콘택 패턴들(215a)은 상기 제2 방향(D2)을 따라 일렬로 배열된 상기 개구부들(210) 내에 각각 배치될 수 있다. 상기 콘택 패턴(215a)의 상기 제1 방향(D1)의 폭은 상기 개구부(210)의 상기 제1 방향(D1)의 폭 보다 작을 수 있다. 절연체들(155a)이 상기 오목한 영역들(210p)를 각각 채울 수 있다. 상기 절연체들(155a)은 상기 콘택 패턴들(215a)을 서로 전기적으로 분리시킬 수 있다. 상기 절연체들(155a)은 상기 절연 스페이서들(155)과 동일한 물질로 형성된다.
상기 절연 패턴(210a)이 상기 배선 패턴(150a)의 상기 각 하부 도전 세그먼트(200b)와 상기 소자분리 패턴(120) 사이에 개재될 수 있다. 상기 게이트 캡핑 패턴(120c)의 연장부의 상단은 상기 절연 패턴(210a)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 콘택 패턴(215a)의 상부면은 상기 절연 패턴(210a)의 상부면 보다 높다.
이외의 구성 요소들은 상술된 제1 실시예의 대응되는 구성 요소들과 동일하거나 유사할 수 있다. 도 19a 내지 도 19c에 개시된 상기 정보 저장부(DS)는 도 13a에 개시된 정보 저장부(DSa) 또는 도 13b에 개시된 정보 저장부(DSb)로 구현될 수 있다.
(제3 실시예)
본 실시예에서, 상술된 제2 실시예에서 설명된 동일한 구성 요소들은 동일한 참조부호 또는 동일한 참조번호를 사용한다. 설명의 편의를 위하여, 상기 제2 실시예와 동일한 구성 요소들의 설명들은 생략되거나 간략히 설명한다. 즉, 이하에서 본 실시예와 상술된 제2 실시예간의 차이점을 중심으로 설명한다.
도 20a 내지 도 23a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다. 도 20b 내지 도 23b는 각각 도 20a 내지 도 23a의 선들 I-I' 및 II-II'을 따라 취해진 단면도들이다. 도 20c 내지 도 23c는 각각 도 20a 내지 도 23a의 선들 III-III' 및 IV-IV'을 따라 취해진 단면도들이다. 본 실시예에 따른 반도체 소자의 제조 방법은 상술된 제2 실시예의 도 14a 내지 도 14c를 참조하여 설명한 공정들을 포함할 수 있다.
도 14a 내지 도 14c 및 도 20a 내지 도 20c를 참조하면, 마스크막(300)이 상기 버퍼 하드마스크막(202) 상에 형성될 수 있다. 상기 마스크막(300)이 패터닝되어, 상기 버퍼 하드마스크막(202)의 일부분들을 각각 노출시키는 마스크-홀들(305)을 형성할 수 있다. 상기 마스크-홀들(305)은 상기 제1 소오스/드레인 영역들(SD1)과 각각 중첩될 수 있다. 상기 마스크-홀들(305)은 서로 완전히 이격 된다. 다시 말해서, 상기 각 마스크-홀(305)의 테두리는 평면적 관점에서 폐-루프(closed loop) 형태일 수 있다. 상기 마스크막(300)은 도 15a 내지 도 15c의 마스크 패턴들(205)과 동일한 물질로 형성될 수 있다.
도 21a 내지 도 21c를 참조하면, 상기 마스크막(300)을 식각 마스크로 사용하여 상기 버퍼 하드마스크막(202), 상기 하부 도전막(200), 및 상기 평탄화된 게이트 캡핑 절연막(120a)을 연속적으로 식각하여, 상기 제1 소오스/드레인 영역들(SD1, 즉, 상기 활성부들(AT)의 리세스된 중앙부들(A1))을 각각 노출시키는 개구부들(310)을 형성할 수 있다. 이때, 게이트 캡핑 패턴들(120k)이 형성될 수 있다. 상기 게이트 캡핑 패턴들(120k)은 상기 게이트 전극들(GE) 위의 상기 게이트 그루브들(107)을 각각 채울 있다. 또한, 상기 게이트 캡핑 패턴들(120k)은 상기 게이트 그루브들(107) 밖으로 연장되어 경계면 없이 서로 연결될 수 있다. 상기 게이트 캡핑 패턴들(120k)의 상기 연장부들은 일체형 연장부를 구성할 수 있다. 상기 게이트 캡핑 패턴들(120k)의 상기 일체형 연장부가 상기 개구부들(310)을 정의할 수 있다.
상기 마스크-홀들(305)을 갖는 마스크막(300)의 형태에 기인하여, 본 실시예에서는, 상술된 제2 실시예의 오목한 영역(210)이 형성되지 않으며, 상기 개구부들(310)은 서로 완전히 분리될 수 있다. 상기 개구부들(310)을 형성한 후에, 상기 마스크막(300)을 제거할 수 있다.
도 22a 내지 도 22c를 참조하면, 콘택 도전막이 상기 개구부들(310)을 채우도록 형성하고, 상기 콘택 도전막을 식각하여, 상기 개구부들(310)을 각각 채우는 콘택 플러그들(315)을 형성할 수 있다. 상기 콘택 플러그들(315)은 상기 제1 소오스/드레인 영역들(S/D1)과 각각 접속될 수 있다. 상기 콘택 플러그들(315)의 측벽들의 윗부분은 상기 하부 도전막(200)과 접촉될 수 있다. 상기 콘택 플러그들(315)은 상술된 제2 실시예의 평탄화된 콘택 도전막(215)과 동일한 물질로 형성될 수 있다. 이어서, 상기 버퍼 하드마스크막(202)을 제거할 수 있다. 상기 버퍼 하드마스크막(202)의 제거 전 또는 후에, 상기 콘택 플러그들(315)의 상부면들은 상기 하부 도전막(200)의 상부면과 실질적으로 동일할 수 있다.
도 23a 내지 도 23c를 참조하면, 이어서, 도 18a 내지 도 18c의 상부 도전막(220), 배선 캡핑 절연막(140) 및 배선 마스크 패턴들(145)을 형성하고, 상기 배선 마스크 패턴들(145)을 이용하여 상기 배선 캡핑 절연막(140), 상부 도전막(220), 하부 도전막(200) 및 콘택 플러그들(315)을 패터닝하여, 배선 패턴들(150a')을 형성할 수 있다.
상기 각 배선 패턴(150a')은 하부 도전 세그먼트들(200b'), 콘택 패턴들(315a), 도전 배선(220a), 및 배선 캡핑 패턴(140a)을 포함할 수 있다. 상기 각 배선 패턴(150a')의 상기 하부 도전 세그먼트들(200b') 및 콘택 패턴들(315a)은 상기 제2 방향(D2)을 따라 교대로 배열될 수 있다. 상기 하부 도전 세그먼트들(200b')은 상기 콘택 패턴들(315a)과 접촉될 수 있다. 상기 도전 배선(220a)은 상기 하부 도전 세그먼트(200b') 및 콘택 패턴들(315a) 상에 배치되고 상기 제2 방향(D2)으로 연장된다. 상기 배선 캡핑 패턴(140a)은 상기 도전 배선(220a) 상에 배치되고 상기 제2 방향(D2)으로 연장된다.
상기 콘택 패턴(315a)은 상기 도전 배선(220a)의 양 측벽들에 각각 정렬된 양 측벽들을 가질 수 있다. 또한, 상기 하부 도전 세그먼트(200b')도 상기 도전 배선(220a)의 양 측벽들에 각각 정렬된 양 측벽들을 가질 수 있다. 상기 콘택 패턴(315a)의 상기 제1 방향(D1)의 폭은 상기 콘택홀(310)의 상기 제1 방향(D1)의 폭 보다 작을 수 있다. 상기 마스크-홀(305)의 형태에 기인하여, 평면적 관점에서 상기 하부 도전 세그먼트(200b')와 접촉된 상기 콘택 패턴(315a)의 일 측벽은 상기 하부 도전 세그먼트(200b')을 향하여 볼록할 수 있다.
이 후의 후속 공정들은 도 24a 내지 도 24c를 참조하여 설명한다. 도 24a 내지 도 24c를 참조하면, 상기 각 배선 패턴들(150a') 양 측벽들 상에 절연 스페이서들(155)을 각각 형성할 수 있다. 상기 절연 스페이서(155)는 상기 개구부(310)와 상기 콘택 패턴(315a) 사이의 공간을 채울 수 있다.
이어서, 도 11a 내지 도 11c 및 도 12a 내지 도 12c를 참조하여 설명한 공정들을 수행하여, 상기 절연 펜스들(165), 상기 매몰 콘택홀들(170), 상기 제2 소오스/드레인 영역들(S/D2)과 각각 접속된 상기 매몰 콘택 플러그들(175), 상기 층간 절연막(180), 및 상기 도전 플러그들(185)을 형성할 수 있다. 이어서, 도 상기 층간 절연막(180) 상에 도 13a의 정보 저장부들(DSa)을 형성할 수 있다. 이로써, 도 24a 내지 도 24c의 반도체 소자를 구현할 수 있다. 도 24a 내지 도 24c의 정보 저장부들(DSa)은 도 13c의 정보 저장부들(DSb)로 구현될 수도 있다.
다음으로, 본 실시예에 따른 반도체 소자를 도 24a 내지 도 24c를 참조하여 설명한다. 이하에서, 상술된 내용과 중복되는 내용들은 설명의 편의를 위하여 생략하거나 간략히 설명한다.
도 24a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 평면도이다. 도 24b는 도 24a의 선들 I-I' 및 II-II'을 따라 취해진 단면도이다. 도 24c는 도 24a의 선들 III-III' 및 IV-IV'을 따라 취해진 단면도이다.
도 24a 내지 도 24c를 참조하면, 상기 게이트 캡핑 패턴들(120k)이 상기 게이트 전극들(GE) 위의 상기 게이트 그루브들(107)을 각각 채운다. 상기 게이트 캡핑 패턴들(120k)은 상기 게이트 그루브들(107) 밖으로 연장되어 경계면 없이 서로 연결된다. 상기 게이트 캡핑 패턴들(120k)의 연장부들은 서로 연결되어 일체형 연장부를 구성한다. 상기 게이트 캡핑 패턴들(120k)의 일체형 연장부는 상기 제1 소오스/드레인 영역들(S/D1)을 각각 노출시키는 개구부들(310)을 정의한다. 본 실시예에 따른 상기 게이트 캡핑 패턴들(120k)에는 상술된 제2 실시예의 오목한 영역(210p)이 형성되지 않는다. 상기 개구부들(310)은 서로 완전히 분리된다. 상기 게이트 캡핑 패턴(120k)의 연장부의 상단은 상기 셀 활성부(AT)의 상기 가장자리부(A2)의 상부면 보다 높다.
상기 배선 패턴들(150a')이 상기 기판(100) 상에 배치될 수 있다. 상기 각 배선 패턴(150a)은 상기 제2 방향(D2)을 따라 배열된 상기 개구부들(310) 내에 각각 배치된 콘택 패턴들(315a)을 포함할 수 있다. 상기 각 배선 패턴(150a)의 상기 도전 배선(220a)은 상기 콘택 패턴들(315a)을 경유하여 상기 제1 소오스/드레인 영역들(S/D1)에 전기적으로 접속될 수 있다.
상기 게이트 캡핑 패턴(120k)의 연장부의 상단은 상기 배선 패턴(150a)의 상기 하부 도전 세그먼트(200b')와 상기 소자분리 패턴(102) 사이에 위치한 상기 절연 패턴(105b)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
본 실시예에 따른 반도체 소자의 다른 구성 요소들은 상술된 제1 및 제2 실시예들의 대응되는 구성 요소들과 동일하거나 유사할 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 소자가 실장된 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 25는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 25를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 26은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
도 26을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.
100: 기판 AT: 활성부
A1: 활성부의 중앙부 A2: 활성부의 가장자리부
105: 하드마스크 라인 105a: 하드마스크 세그먼트
105b: 절연 패턴 107: 게이트 그루브
112: 게이트 절연막 GE: 게이트 전극
SD1: 제1 소오스/드레인 영역 SD2: 제2 소오스/드레인 영역
120, 120c, 120k: 게이트 캡핑 패턴
125, 210, 310: 개구부 210p: 오목한 영역
150, 150a, 150a': 배선 패턴
130a, 215a, 315a, 콘택 패턴 140a: 배선 캡핑 패턴
135a, 220a: 도전 배선 200b, 200b': 하부 도전 세그먼트
170: 매몰 콘택홀 175: 매몰 콘택 플러그
DS, DSa, DSb: 정보 저장부

Claims (20)

  1. 기판 상에 서로 평행한 하드마스크 라인들을 형성하는 것;
    상기 하드마스크 라인들 사이의 상기 기판을 식각하여 그루브들을 형성하는 것;
    상기 그루브들 사이의 상기 하드마스크 라인의 일부분 및 그 아래의 기판을 식각하되, 상기 그루브들 사이의 상기 기판의 상기 식각된 부분은 상기 그루브의 하부면 보다 높은 것;
    상기 그루브들을 채우는 도전막을 형성하는 것; 및
    상기 도전막을 식각하여 상기 그루브들 내에 도전 패턴들을 각각 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 청구항 1에 있어서,
    상기 도전 패턴들의 상부면들은 상기 그루브들 사이의 상기 기판의 상기 식각된 부분의 상부면 보다 낮은 반도체 소자의 제조 방법.
  3. 청구항 2에 있어서,
    상기 기판 상에 도전 패턴들 위의 상기 그루브들을 채우는 캡핑 절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  4. 기판 상에 일 방향으로 나란히 연장된 하드마스크 라인들을 형성하는 것;
    상기 하드마스크 라인들을 식각 마스크들로 사용하여 상기 기판을 식각하여 게이트 그루브들을 형성하는 것;
    상기 게이트 그루브들 사이의 상기 하드마스크 라인의 일부분 및 그 아래의 기판의 일부분을 식각하되, 상기 게이트 그루브들 사이의 상기 기판의 식각된 부분의 상부면은 상기 게이트 그루브들의 하부면들 보다 높은 것;
    상기 게이트 그루브 내면 상에 게이트 절연막을 형성하는 것;
    상기 게이트 그루브들을 채우는 게이트 도전막을 형성하는 것;
    상기 게이트 도전막을 식각하여, 상기 게이트 그루브들 내에 게이트 전극들을 각각 형성하는 것을 포함하되, 상기 게이트 전극들의 상부면들은 게이트 그루브들 사이의 상기 기판의 식각된 부분의 상부면 보다 낮은 반도체 소자의 제조 방법.
  5. 청구항 4에 있어서,
    상기 하드마스크 라인들을 형성하기 전에,
    상기 기판에 소자분리 패턴을 형성하여 활성부를 정의하는 것을 더 포함하되,
    한 쌍의 상기 게이트 그루브들이 상기 활성부를 가로지르고,
    상기 하드마스크 라인의 일부분 및 그 아래의 기판을 식각하는 것은, 상기 한 쌍의 게이트 그루브들 사이의 상기 하드마스크 라인의 일부분과 상기 활성부의 중앙부을 식각하는 것을 포함하고,
    상기 활성부의 상기 식각된 중앙부는 상기 게이트 그루브들 사이의 상기 기판의 상기 식각된 부분인 반도체 소자의 제조 방법.
  6. 청구항 5에 있어서,
    상기 하드마스크 라인의 일부분 및 그 아래의 상기 활성부의 중앙부를 식각하는 것은,
    상기 기판 상에 희생 버퍼막을 형성하여 상기 게이트 그루브들을 채우는 것;
    상기 희생 버퍼막 상에 서로 이격된 마스크 패턴들을 형성하되, 상기 마스크 패턴들은 상기 활성부의 양 가장자리부들 위의 상기 하드마스크 라인들의 부분들 및 상기 일 방향으로 상기 활성부의 중앙부 양측에 위치한 상기 하드마스크 라인의 일부분들을 각각 덮는 것;
    상기 마스크 패턴들을 식각마스크들로 사용하여 상기 희생 버퍼막, 상기 하드마스크 라인들, 및 상기 활성부의 중앙부를 식각 하는 것; 및
    상기 마스크 패턴들 및 상기 희생 버퍼막을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 청구항 5에 있어서,
    상기 게이트 전극들을 형성한 후에, 상기 기판(100) 상에 게이트 캡핑 절연막을 콘포말하게 형성하는 것; 및
    상기 게이트 캡핑 절연막을 이방성 식각하여, 상기 활성부의 상기 식각된 중앙부를 노출시키는 개구부를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  8. 청구항 7에 있어서,
    상기 게이트 캡핑 절연막의 두께는 상기 게이트 그루브의 폭의 1/2과 같거나 크고,
    상기 게이트 캡핑 절연막의 상기 두께는 상기 활성부의 양 가장자리부들을 덮는 상기 하드마스크 라인들 간의 간격의 1/2보다 작고,
    상기 게이트 캡핑 절연막의 상기 두께는 상기 한 쌍의 게이트 그루브들 사이 및 상기 활성부의 중앙부 양측에 잔존된 상기 하드마스크 라인의 일부분들 간의 간격의 1/2 보다 작은 반도체 소자의 제조 방법.
  9. 청구항 5에 있어서,
    상기 게이트 전극들 위의 상기 게이트 그루브들 및 상기 활성부의 상기 식각된 중앙부 위의 리세스 영역을 충분히 채우는 게이트 캡핑 절연막을 형성하는 것; 및
    상기 게이트 캡핑 절연막을 상기 하드마스크 라인들의 잔존된 부분들이 노출될 때까지 평탄화시키는 것을 더 포함하는 반도체 소자의 제조 방법.
  10. 청구항 9에 있어서,
    상기 평탄화된 게이트 캡핑 절연막을 갖는 기판 상에 하부 도전막을 형성하는 것;
    상기 하부 도전막 상에 상기 하드마스크 라인들의 잔존된 부분들을 각각 덮고 서로 이격된 마스크 패턴들을 형성하는 것;
    상기 마스크 패턴들을 식각 마스크들로 사용하여, 상기 하부 도전막 및 상기 평탄화된 게이트 캡핑 절연막을 식각하여, 상기 활성부의 상기 식각된 중앙부를 노출시키는 개구부, 상기 개구부에 연결되고 상기 게이트 전극들 위의 상기 게이트 캡핑 절연막 내의 오목한 영역들, 및 하부 도전 패턴들을 형성하는 것; 및
    상기 마스크 패턴들을 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
  11. 청구항 9에 있어서,
    상기 평탄화된 게이트 캡핑 절연막을 갖는 기판 상에 하부 도전막을 형성하는 것;
    상기 하부 도전막 상에 상기 활성부의 상기 식각된 중앙부와 중첩된 마스크-홀을 갖는 마스크막을 형성하는 것;
    상기 마스크막을 식각 마스크로 사용하여, 상기 하부 도전막, 상기 평탄화된 게이트 캡핑 절연막을 식각하여, 상기 활성부의 상기 식각된 중앙부를 노출시키는 개구부를 형성하는 것; 및
    상기 마스크막을 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
  12. 기판 내에 배치되어 활성부를 정의하는 소자분리 패턴;
    상기 활성부를 가로지르는 한 쌍의 게이트 그루브들 내에 각각 배치된 한 쌍의 게이트 전극들, 상기 한 쌍의 게이트 그루브들 사이의 상기 활성부의 중앙부의 상부면은 상기 활성부의 양 가장자리부들의 상부면들 보다 낮고, 상기 게이트 전극들의 상부면들은 상기 활성부의 중앙부의 상기 상부면 보다 낮은 것;
    상기 각 게이트 전극과 상기 각 게이트 그루브의 내면 사이에 개재된 게이트 절연막; 및
    상기 각 게이트 전극 위의 상기 각 게이트 그루브를 채우는 게이트 캡핑 패턴을 포함하되,
    상기 게이트 캡핑 패턴들은 상기 게이트 그루브들 외부로 연장되어 경계면 없이 서로 연결된 반도체 소자.
  13. 청구항 12에 있어서,
    상기 게이트 캡핑 패턴들의 서로 연결된 연장부들은 일체형 연장부를 구성하고, 상기 일체형 연장부는 상기 활성부의 중앙부를 노출시키는 개구부를 정의하는 반도체 소자.
  14. 청구항 12에 있어서,
    상기 개구부 내에 배치되어 상기 활성부의 중앙부와 접속된 콘택 패턴, 및 상기 콘택 패턴 상에 배치되고 상기 일 방향으로 연장된 도전 배선을 포함하는 배선 패턴을 더 포함하는 반도체 소자.
  15. 청구항 14에 있어서,
    평면적 관점에서, 상기 개구부는 폐루프 형상을 갖는 반도체 소자.
  16. 청구항 14에 있어서,
    상기 각 게이트 전극 위의 상기 게이트 캡핑 패턴의 연장부 내에 오목한 영역들이 형성되고,
    상기 오목한 영역들은 상기 개구부와 옆으로 연결된 반도체 소자.
  17. 청구항 16에 있어서,
    상기 오목한 영역의 바닥면은 상기 개구부의 바닥면 보다 높은 반도체 소자.
  18. 청구항 16에 있어서,
    상기 배선 패턴의 양 측벽들 상에 각각 배치된 절연 스페이서들; 및
    상기 오목한 영역 내에 배치된 절연체를 더 포함하되,
    상기 절연체는 상기 절연 스페이서와 동일한 물질로 형성되고,
    상기 절연체와 상기 오목한 영역의 내면 사이에 경계면이 존재하는 반도체 소자.
  19. 청구항 14항에서,
    상기 도전 배선과 상기 소자분리 패턴 사이에 개재된 절연 패턴을 더 포함하되,
    상기 게이트 캡핑 패턴의 연장부의 상단은 상기 절연 패턴의 상부면과 실질적으로 동일한 레벨에 위치한 반도체 소자.
  20. 청구항 12에 있어서,
    상기 게이트 캡핑 패턴들의 연장부들의 연결된 부분 아래에 위치한 소자분리 패턴의 상부면은 상기 활성부의 상기 가장자리부의 상부면 보다 낮은 반도체 소자.
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