DE102014100744A1 - Halbleitervorrichtung und Verfahren zum Herstellen derselben - Google Patents

Halbleitervorrichtung und Verfahren zum Herstellen derselben Download PDF

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Jiyoung Kim
Jemin PARK
Nakjin SON
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Abstract

Gemäß einem Verfahren zum Herstellen einer Halbleitervorrichtung werden Hartmaskenlinien (105) parallel in einem Substrat (100) gebildet und das Substrat (100) zwischen den Hartmaskenlinien (105) wird geätzt, um Rinnen (107) zu bilden. Ein Abschnitt der Hartmaskenlinie (105) und ein Abschnitt des Substrats (100) zwischen den Rinnen (107) werden geätzt. Eine obere Oberfläche des geätzten Abschnitts des Substrats (100) zwischen den Rinnen (107) ist höher als eine Bodenoberfläche der Rinne (107). Eine leitfähige Schicht (115) wird gebildet, um die Rinnen (107) zu füllen. Die leitfähige Schicht (115) wird geätzt, um jeweils leitfähige Muster (GE) in den Rinnen (107) zu bilden.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese nicht vorläufige US-Patentanmeldung beansprucht unter 35 U.S.C. § 119 die Priorität der koreanischen Patentanmeldung Nr. 10-2013-0008125 , welche am 24. Januar 2013 eingereicht wurde, deren Gesamtheit hierin durch Bezugnahme mit eingebunden ist.
  • HINTERGRUND
  • Das erfinderische Konzept bezieht sich auf Halbleitervorrichtungen und Verfahren zum Herstellen derselben.
  • Halbleitervorrichtungen werden in der Elektronikindustrie aufgrund ihrer kleinen Größen, vieler Funktionen und/oder geringer Herstellungskosten weit verbreitet verwendet. Die Halbleitervorrichtungen jedoch sind mit der Entwicklung der Elektronikindustrie in hohem Maße integriert worden, sodass verschiedene Probleme verursacht worden sind. Beispielsweise werden Breiten und/oder Räume von Muster in den Halbleitervorrichtungen aufgrund der hohen Integration der Halbleitervorrichtungen verringert. Im Gegensatz dazu nehmen Höhen und/oder Seitenverhältnisse der Muster zu. Demnach kann eine Streuung von Ablagerungsvorgängen beziehungsweise Abscheidungsvorgängen und/oder Ätzvorgängen von dünnen Schichten schlechter werden, was die Zuverlässigkeit der Halbleitervorrichtungen verschlechtert.
  • KURZFASSUNG
  • Ausführungsformen des erfinderischen Konzepts können Halbleitervorrichtungen vorsehen, welche eine herausragende Zuverlässigkeit haben und Verfahren zum Herstellen derselben.
  • Ausführungsformen des erfinderischen Konzepts können ebenso in hohem Maße integrierte Halbleitervorrichtungen und Verfahren zum Herstellen derselben vorsehen.
  • In einigen Ausführungsformen kann ein Verfahren zum Herstellen einer Halbleitervorrichtung Folgendes aufweisen: ein Bilden von Hartmaskenlinien parallel zueinander auf einem Substrat; ein Ätzen des Substrats zwischen den Hartmaskenlinien, um Nuten beziehungsweise Rinnen zu bilden; ein sukzessiven Ätzen eines Abschnitts der Hartmaskenlinie und eines Abschnitts des Substrats zwischen den Rinnen, wobei eine obere Oberfläche des geätzten Abschnitts des Substrats zwischen den Rinnen höher ist als Bodenoberflächen der Rinnen; Bilden einer leitfähigen Schicht, welche die Rinnen füllt; und Ätzen der leitfähigen Schicht, um leitfähige Muster jeweils in den Rinnen zu bilden.
  • In einigen Ausführungsformen können obere Oberflächen der leitfähigen Muster niedriger sein als die obere Oberfläche des geätzten Abschnitts des Substrats zwischen den Rinnen.
  • In einigen Ausführungsformen kann das Verfahren weiterhin Folgendes aufweisen: Ein Bilden einer Deckisolierschicht, welche die Rinnen an den leitfähigen Muster füllt.
  • In einigen Ausführungsformen kann ein Verfahren zum Herstellen einer Halbleitervorrichtung Folgendes aufweisen: ein Bilden von Hartmaskenlinien, welche sich parallel in einer Richtung auf einem Substrat erstrecken; ein Ätzen des Substrats unter Verwendung der Hartmaskenlinien als Ätzmasken, um Gaterinnen beziehungsweise Gatenuten zu bilden; ein sukzessives bzw. nacheinanderfolgendes Ätzen eines Abschnitts der Hartmaskenlinie und eines Abschnitts des Substrats zwischen den Gaterinnen, wobei eine obere Oberfläche des geätzten Abschnitts des Substrats zwischen den Gaterinnen höher ist als Bodenoberflächen der Gaterinnen; ein Bilden einer Gateisolierschicht an einer inneren Oberfläche jeder der Gaterinnen; ein Bilden einer leitfähigen Gateschicht, welche die Gaterinnen füllt; und ein Ätzen der leitfähigen Gateschicht, um Gateelektroden jeweils in den Gaterinnen zu bilden. Obere Oberflächen der Gatelektroden können niedriger sein als die obere Oberfläche des geätzten Abschnitts des Substrats zwischen den Gaterinnen.
  • In einigen Ausführungsformen kann das Verfahren weiterhin Folgendes aufweisen: ein Bilden eines Vorrichtungsisoliermusters in dem Substrat, um einen aktiven Abschnitt vor der Bildung der Hartmaskenlinien zu definieren beziehungsweise zu begrenzen. In diesem Fall kann ein Paar von Gaterinnen den aktiven Abschnitt kreuzen. Ein Ätzen des Abschnitts der Hartmaskenlinie und des Abschnitts des Substrats kann Folgendes aufweisen. Ein sukzessiven Ätzens des Abschnitts der Hartmaskenlinie und eines mittleren Abschnitts des aktiven Abschnitts zwischen dem Paar von Gaterinnen. Der geätzte mittlere Abschnitts des aktiven Abschnitts kann der geätzte Abschnitt des Substrats zwischen den Gaterinnen sein.
  • In einigen Ausführungsformen kann das Ätzen des Abschnitts der Hartmaskenlinie und des Mittelabschnitts des aktiven Abschnitts Folgendes aufweisen: ein Bilden einer Opferpufferschicht, welche die Gaterinnen auf dem Substrat füllt; ein Bilden von Maskenmustern, welche voneinander beabstandet sind, auf der Opferpufferschicht, wobei die Maskenmuster Abschnitte der Hartmaskenlinien bedecken, welche sowohl Randabschnitte des aktiven Bereichs und Abschnitte der Hartmaskenlinien bedecken, welche an beiden Seiten des mittleren Abschnitts des aktiven Abschnitts in der einen Richtung angeordnet sind; ein sukzessives Ätzen der Opferpufferschicht, der Hartmaskenleitungen und des Mittelabschnitts des aktiven Abschnitts unter Verwendung der Maskenmuster als Ätzmasken; und ein Entfernen der Maskenmuster und der Opferpufferschicht.
  • In einigen Ausführungsformen kann das Verfahren weiterhin Folgendes aufweisen: ein winkelgetreues Bilden einer Gatedeckisolierschicht auf dem Substrat nach der Bildung der Gatelektroden; und ein anisotropes Ätzen der Gatedeckisolierschicht, um eine Öffnung zu bilden, welche den geätzten Mittelabschnitt des aktiven Abschnitts freilegt.
  • In einigen Ausführungsformen kann eine Dicke der Gatedeckisolierschicht gleich oder größer als eine Hälfte einer Breite der Gaterinnen sein. Zusätzlich kann die Dicke der Gatedeckisolierschicht geringer sein als eine Hälfte eines Abstands zwischen den Hartmaskenleitungen, welche beide Randabschnitte des aktiven Abschnitts bedecken; und die Dicke der Gatedeckisolierschicht kann geringer sein als eine Hälfte eines Abstands zwischen Abschnitten der Hartmaskenleitung, welche an beiden Seiten des Mittelabschnitts des aktiven Abschnitts zwischen dem Paar von Gaterinnen verbleiben.
  • In einigen Ausführungsformen kann das Verfahren weiterhin Folgendes aufweisen: ein Bilden eines Kontaktanschlusses, welcher die Öffnung füllt; ein sequenzielles Bilden einer leitfähigen Verdrahtungsschicht und einer Verdrahtungsdeckisolierschicht auf dem Substrat; und ein sukzessives Muster der Verdrahtungsdeckisolierschicht, der leitfähigen Verdrahtungsschicht und des Kontaktanschlusses, um ein Verdrahtungsmuster zu bilden, welches die Gateelektroden kreuzt.
  • In einigen Ausführungsformen kann das Verfahren weiterhin Folgendes aufweisen: ein Bilden einer Gatedeckisolierschicht, welche die Gaterinnen an den Gateelektroden und einen Aussparungsabschnitt an beziehungsweise auf dem geätzten Mittelabschnitt des aktiven Abschnitts vollständig füllt; und ein Planarisieren der Gatedeckisolierschicht bis die verbleibenden Abschnitte der Hartmaskenlinien freiliegend sind.
  • In einigen Ausführungsformen kann das Verfahren weiterhin Folgendes aufweisen: ein Bilden einer unteren leitfähigen Schicht auf dem Substrat, welches die planarisierte Gatedeckisolierschicht hat; ein Bilden von Maskenmustern beabstandet voneinander auf der unteren leitfähigen Schicht, wobei die Maskenmuster die verbleibenden Abschnitte der Hartmaskenlinien jeweils bedecken; ein Ätzen der unteren leitfähigen Schicht und der planarisierten Gatedeckisolierschicht unter Verwendung der Maskenmuster als Ätzmasken, um eine Öffnung zu bilden, welche den geätzten Mittelabschnitt des aktiven Abschnitts, konkave Bereiche in der Gatedeckisolierschicht auf den Gateelektroden und untere leitfähige Muster freilegt; und ein Entfernen der Maskenmuster.
  • In einigen Ausführungsformen kann das Verfahren weiterhin Folgendes aufweisen: ein Bilden einer leitfähigen Kontaktschicht, welche die Öffnung und die konkaven Bereiche füllt; ein Planarisieren der leitfähigen Kontaktschicht; ein sequenzielles Bilden einer oberen leitfähigen Schicht und einer Verdrahtungsdeckisolierschicht auf der planarisierten leitfähigen Kontaktschicht und den unteren leitfähigen Muster; und ein Muster der Verdrahtungsdeckisolierschicht, der oberen leitfähigen Schicht, der planarisierten leitfähigen Kontaktschicht und der unteren leitfähigen Muster, um ein Verdrahtungsmuster zu bilden und um die planarisierte leitfähige Kontaktschicht, welche in den konkaven Bereichen angeordnet ist, zu entfernen.
  • In einigen Ausführungsformen kann das Verfahren weiterhin Folgendes aufweisen: ein winkelgetreues Bilden einer isolierenden Abstandsschicht bzw. Abstandshalterschicht auf dem Substrat; und ein anisotropes Ätzen der isolierenden Abstandshalterschicht, um isolierende Abstandshalter jeweils an beiden Seitenwänden des Verdrahtungsmusters zu bilden. Abschnitte der isolierenden Abstandshalterschicht können in den konkaven Bereichen nach dem Bilden der isolierenden Abstandshalter verbleiben.
  • In einigen Ausführungsformen kann das Verfahren weiterhin Folgendes aufweisen: ein Bilden einer unteren leitfähigen Schicht auf dem Substrat, welches die planarisierte Gatedeckisolierschicht hat; ein Bilden einer Maskenschicht, welche ein Maskenloch auf der unteren leitfähigen Schicht hat, wobei das Maskenloch mit dem geätzten Mittelabschnitt des aktiven Abschnitts überlappt; ein Ätzen der unteren leitfähigen Schicht und der planarisierten Gatedeckisolierschicht unter Verwendung der Maskenschicht als einer Ätzmaske, um eine Öffnung zu bilden, welche den geätzten mittleren Abschnitt des aktiven Abschnitts freilegt; und ein Entfernen der Maskenschicht.
  • In einigen Ausführungsformen kann das Verfahren weiterhin Folgendes aufweisen: ein Bilden eines Kontaktanschlusses, welcher die Öffnung füllt; nachfolgend ein Bilden einer oberen leitfähigen Schicht und einer Verdrahtungsdeckisolierschicht auf dem Substrat; und ein Muster der Verdrahtungsdeckisolierschicht, der oberen leitfähigen Schicht, des Kontaktanschlusses und der unteren leitfähigen Schicht, um ein Verdrahtungsmuster zu bilden.
  • In einigen Ausführungsformen kann das Verfahren weiterhin Folgendes aufweisen: ein Bilden eines ersten Source-/Drainbereichs in dem geätzten Mittelabschnitt des aktiven Abschnitts und einer zweiten Source/Drain in einem Randabschnitt des aktiven Abschnitts; und ein Bilden eines Datenspeicherteils, welcher elektrisch mit dem zweiten Source-/Drainbereich verbunden ist.
  • In einigen Ausführungsformen kann eine Halbleitervorrichtung Folgendes aufweisen: ein Vorrichtungsisoliermuster, welches in einem Substrat angeordnet ist, um einen aktiven Abschnitt zu definieren beziehungsweise zu begrenzen; ein Paar von Gateelektroden, welche in einem Paar von Gaterinnen angeordnet sind, welche den aktiven Abschnitt jeweils kreuzen, wobei eine obere Oberfläche eines mittleren Abschnitts des aktiven Bereichs zwischen dem Paar von Gaterinnen niedriger ist als obere Oberflächen von beiden Randabschnitten des aktiven Abschnitts und wobei obere Oberflächen der Gateelektroden niedriger sind als die obere Oberfläche des mittleren Abschnitts des aktiven Abschnitts; eine Gateisolierschicht, welche zwischen jeder der Gateelektroden und einer inneren Oberfläche jeder der Gaterinnen angeordnet ist; und Gatedeckmuster, welche die Gaterinnen an den Gatelektroden jeweils füllen. Die Gatedeckmuster können sich außerhalb der Gaterinnen erstrecken, sodass sie miteinander ohne eine Grenzfläche dazwischen verbunden sind.
  • In einigen Ausführungsformen können die verbundenen sich erstreckenden Abschnitte der Gatedeckmuster eine vereinigte Körpererweiterung konstituieren; und die eine vereinigte Körpererweiterung kann eine Öffnung definieren beziehungsweise begrenzen, welche den mittleren Abschnitt des aktiven Abschnitts freilegt.
  • In einigen Ausführungsformen kann die Halbleitervorrichtungen weiterhin Folgendes aufweisen: ein Verdrahtungsmuster, welches ein Kontaktmuster aufweist, welches mit dem mittleren Abschnitt des aktiven Abschnitts in der Öffnung verbunden ist, und eine leitfähige Verdrahtung, welche sich in einer Richtung auf dem Kontaktmuster erstreckt.
  • In einigen Ausführungsformen kann die Öffnung in einer Draufsicht die Form einer geschlossenen Schleife haben.
  • In einigen Ausführungsformen können konkave Bereiche in dem sich erstreckenden Abschnitt des Gatedeckmusters an jeder der Gateelektroden gebildet sein; und die konkaven Bereiche können lateral mit der Öffnung verbunden sein.
  • In einigen Ausführungsformen kann eine Bodenoberfläche jedes der konkaven Bereiche höher sein als eine Bodenoberfläche der Öffnung.
  • In einigen Ausführungsformen kann die Halbleitervorrichtungen weiterhin Folgendes aufweisen: isolierende Abstandshalter, welche jeweils an beiden Seitenwänden des Verdrahtungsmusters angeordnet sind; und einen Isolator, welcher in jedem der konkaven Bereiche angeordnet ist. Der Isolator kann aus demselben Material wie die isolierenden Abstandhalter gebildet sein; und eine Grenzfläche kann zwischen dem Isolator und einer inneren Oberfläche des konkaven Bereiches existieren.
  • In einigen Ausführungsformen kann eine Breite des Kontaktmusters geringer sein als eine Breite der Öffnung in einer Richtung rechtwinklig zu der einen Richtung.
  • In einigen Ausführungsformen kann das Kontaktmuster beide Seitenwände jeweils ausgerichtet beziehungsweise ausgefluchtet mit beiden Seitenwänden der leitfähigen Verdrahtung haben.
  • In einigen Ausführungsformen kann die Halbleitervorrichtung weiterhin Folgendes aufweisen: ein isolierendes Muster, welches zwischen der leitfähigen Verdrahtung und dem Vorrichtungsisoliermuster angeordnet ist. Ein oberes Ende des sich erstreckenden Abschnitts des Gatedeckmusters kann auf im Wesentlichen denselben Niveau angeordnet sein wie eine obere Oberfläche des isolierenden Musters.
  • In einigen Ausführungsformen kann eine obere Oberfläche des Vorrichtungsisoliermusters unter dem verbunden Abschnitt der sich erstreckenden Abschnitte der Gatedeckmuster niedriger sein als die obere Oberfläche des Randabschnitts des aktiven Abschnitts.
  • In einigen Ausführungsformen kann eine Breite des sich erstreckenden Abschnitts des Gatedeckmusters geringer sein als eine Breite des Gatedeckmusters in der Gaterinne.
  • In einigen Ausführungsformen kann die Halbleitervorrichtung weiterhin Folgendes aufweisen: einen ersten Source-/Drainbereich in dem mittleren Abschnitt des aktiven Abschnitts; einen zweiten Source-/Drainbereich in jedem der beiden Randabschnitte des aktiven Abschnitts; und einen Datenspeicherteil, welcher elektrisch mit jedem des zweiten Source-/Drainbereichs verbunden ist.
  • In einigen Ausführungsformen kann ein Verfahren zum Herstellen einer Halbleitervorrichtung ein Bilden von Hartmaskenlinien parallel zueinander auf einem Substrat und ein Ätzen des Substrats zwischen den Hartmaskenlinien zum Bilden von Rinnen aufweisen Das Verfahren kann auch ein nachfolgendes Ätzen eines Abschnitts der Hartmaskenlinie und eines mittleren Abschnitts des Substrats zwischen den Rinnen aufweisen. Die obere Oberfläche des geätzten mittleren Abschnitts des Substrats zwischen den Rinnen kann niedriger sein als obere Oberflächen von Randabschnitten des Substrats an Seiten der Nuten entgegengesetzt beziehungsweise gegenüber dem geätzten mittleren Abschnitt des Substrats. Das Verfahren kann weiterhin ein Bilden einer leitfähigen Schicht, welche die Rinnen füllt, nach dem nachfolgendem Ätzen und Ätzen der leitfähigen Schicht aufweisen, um jeweils leitfähige Muster in den Rinnen zu bilden. Obere Oberflächen der leitfähigen Muster können niedriger sein als die obere Oberfläche des geätzten mittleren Abschnitts.
  • In einigen Ausführungsformen kann das Ätzen des mittleren Abschnitts des Substrats zwischen den Nuten ein Bilden einer Opferpufferschicht aufweisen, welche die Rinnen auf dem Substrat füllt, und ein Bilden von Maskenmustern beabstandet voneinander auf der Opferpufferschicht. Die Maskenmuster können Abschnitte der Hartmaskenlinien, welche die Randabschnitte des Substrats bedecken, bedecken. Das Ätzen kann weiterhin ein nachfolgendes Ätzen der Opferpufferschicht, der Hartmaskenlinien und des mittleren Abschnitts des Substrats unter Verwendung der Maskenmuster als Ätzmasken aufweisen. Die Maskenmuster und die Opferpufferschicht können entfernt werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Das erfinderische Konzept wird offensichtlicher werden in Hinsicht auf die beigefügten Zeichnung und die begleitende detaillierte Beschreibung.
  • 1A bis 11A sind Draufsichten, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen des erfinderischen Konzepts veranschaulichen;
  • 1B bis 11B sind Querschnittsansichten, aufgenommen jeweils entlang Linien I-I' und II-II' der 1A bis 11A;
  • 1C bis 11C sind Querschnittsansichten, aufgenommen jeweils entlang Linien III-III' und IV-IV' der 1A bis 11A;
  • 12A ist eine Draufsicht, welche eine Halbleitervorrichtung gemäß einigen Ausführungsformen des erfinderischen Konzepts veranschaulicht;
  • 12B ist eine Querschnittsansicht, aufgenommen entlang Linien I-I' und II-II' der 12A;
  • 12C ist eine Querschnittsansicht, aufgenommen entlang Linien III-III' und IV-IV' der 12A;
  • 13A ist eine Querschnittsansicht, aufgenommen entlang einer Linie II-II' der 12A, um ein Beispiel von Datenspeicherteilen, welche in Halbleitervorrichtungen gemäß Ausführungsformen des erfinderischen Konzepts enthalten sind, zu veranschaulichen.
  • 13B ist eine Querschnittsansicht, aufgenommen entlang einer Linie II-II' der 12A, um ein anderes Beispiel von Datenspeicherteilen, welche in Halbleitervorrichtungen gemäß Ausführungsformen des erfinderischen Konzepts enthalten sind, zu veranschaulichen;
  • 14A bis 18A sind Draufsichten, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß anderen Ausführungsformen des erfinderischen Konzepts veranschaulichen;
  • 14B bis 18B sind Querschnittsansichten, aufgenommen jeweils entlang Linien I-I' und II-II' der 14A bis 18A;
  • 14C bis 18C sind Querschnittsansichten, aufgenommen jeweils entlang Linien III-III' und IV-IV' der 14A bis 18A;
  • 19A ist eine Draufsicht, welche eine Halbleitervorrichtung gemäß anderen Ausführungsformen des erfinderischen Konzepts veranschaulicht;
  • 19B ist eine Querschnittsansicht, aufgenommen entlang Linien I-I' und II-II' der 19A;
  • 19C ist eine Querschnittsansicht, aufgenommen entlang Linien III-III' und IV-IV' der 19A;
  • 20A bis 23A sind Draufsichten, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß noch anderen Ausführungsformen des erfinderischen Konzepts veranschaulichen;
  • 20B bis 23B sind Querschnittsansichten, aufgenommen jeweils entlang Linien I-I' und II-II' der 20A bis 23A;
  • 20C bis 23C sind Querschnittsansichten, aufgenommen jeweils entlang Linien III-III' und IV-IV' der 20A bis 23A;
  • 24A ist eine Draufsicht, welche eine Halbleitervorrichtung gemäß noch anderen Ausführungsformen des erfinderischen Konzepts veranschaulicht;
  • 24B ist eine Querschnittsansicht, aufgenommen entlang Linien I-I' und II-II' der 24A;
  • 24C ist eine Querschnittsansicht, aufgenommen entlang Linien III-III' und IV-IV' der 24A;
  • 25 ist ein schematisches Blockschaltbild, welches ein Beispiel von elektronischen Systemen veranschaulicht, welche Halbleitervorrichtungen gemäß Ausführungsformen des erfinderischen Konzepts aufweisen; und
  • 26 ist ein schematisches Blockschaltbild, welches ein Beispiel von Speicherkarten, welche Halbleitervorrichtungen gemäß Ausführungsformen des erfinderischen Konzepts aufweisen, veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Das erfinderische Konzept wird nun vollständiger hierin nachstehend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden, in welchen beispielhafte Ausführungsformen des erfinderischen Konzepts gezeigt sind. Die Vorteile und Merkmale des erfinderischen Konzepts und Verfahren zum Erreichen dieser werden aus den folgenden beispielhaften Ausführungsformen offensichtlich werden, welche detaillierter unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden werden. Es sollte jedoch angemerkt werden, dass das erfinderische Konzept nicht auf die folgenden beispielhaften Ausführungsformen beschränkt ist und in verschiedenen Formen implementiert werden kann. Demzufolge sind die beispielhaften Ausführungsformen nur vorgesehen, um das erfinderische Konzept zu offenbaren und die Fachleute die Kategorie des erfinderischen Konzepts wissen zu lassen. In den Zeichnungen sind die Ausführungsformen des erfinderischen Konzepts nicht auf die bestimmten Beispiele, welche hierin vorgesehen sind, beschränkt und sie sind zur Klarheit überhöht.
  • Die Terminologie, welche hierin verwendet wird, ist für den Zweck des Beschreibens bestimmter Ausführungsformen ausschließlich und ist nicht vorgesehen, die Erfindung zu beschränken. Wenn hierin verwendet, sind die Singularformen ”einer/eine/eines” und ”der/die/das” vorgesehen, um ebenfalls die Pluralformen zu umfassen, solange der Zusammenhang nicht eindeutig Anderweitiges anzeigt. Wenn hierin verwendet schließt der Begriff ”und/oder” eine beliebige und alle Kombinationen eines oder mehrerer der zugehörigen aufgelisteten Gegenstände ein. Es wird verstanden werden, dass wenn auf ein Element Bezug genommen wird als ”verbunden” oder ”gekoppelt” mit einem anderen Element, es direkt verbunden oder gekoppelt mit dem anderen Element sein kann, oder zwischenliegende Elemente gegenwärtig sein können.
  • Ähnlich wird verstanden werden, dass wenn auf ein Element wie beispielsweise eine Schicht, einen Bereich oder ein Substrat Bezug genommen wird als ”auf” einem anderen Element, es direkt auf dem anderen Element sein kann oder zwischenliegende Elemente gegenwärtig sein können. Im Gegensatz hierzu bedeutet der Begriff ”direkt”, dass es keine zwischenliegende Elemente gibt. Es wird weiterhin verstanden werden, dass die Begriffe ”aufweist auf”, ”aufweisend”, ”schließt ein” und/oder ”einschließlich”, wenn sie hierin verwendet werden, die Anwesenheit von genannten Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten beziehungsweise Bestandteilen spezifizieren, jedoch nicht die Anwesenheit oder Hinzufügung eines oder mehrerer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon ausschließen.
  • Zusätzlich wird die Ausführungsform in der detaillierten Beschreibung mit Schnittansichten als ideale beispielhafte Ansichten des erfinderischen Konzepts beschrieben werden. Demzufolge können Formen der beispielhaften Ansicht gemäß Herstellungstechniken und/oder zulässigen Fehlern modifiziert beziehungsweise abgewandelt werden. Demnach sind die Ausführungsformen des erfinderischen Konzepts nicht auf die bestimmte Form, welche in den beispielhaften Ansichten veranschaulicht ist, beschränkt, sondern sie können andere Formen, welche gemäß Herstellungsvorgängen erzeugt werden können, aufweisen. Bereiche beziehungsweise Flächen, welche in den Zeichnungen beispielhaft dargestellt sind, haben allgemeine Eigenschaften und werden verwendet, um bestimmte Formen von Elementen zu veranschaulichen. Demnach sollte dies nicht als auf den Umfang des erfinderischen Konzepts beschränkt betrachtet werden.
  • Es wird auch verstanden werden, dass obwohl die Begriffe erster/erste/erstes, zweiter/zweite/zweites, dritter/dritte/drittes etc. hierin verwendet werden können, um verschiedene Elemente zu beschreiben, diese Elemente durch diese Begriffe nicht beschränkt werden sollten. Diese Begriffe werden nur verwendet, um ein Element von einem anderen Element zu unterscheiden. Demnach könnte ein erstes Element in einigen Ausführungsformen als ein zweites Element in anderen Ausführungsformen benannt werden, ohne von den Lehren der vorliegenden Erfindung abzuweichen. Beispielhafte Ausführungsformen von Aspekten des vorliegenden erfinderischen Konzepts, welche hierin erklärt und veranschaulicht sind, weisen deren komplementäre Gegenstücke auf. Dieselben Bezugszahlen oder selben Bezugszeichen bezeichnen dieselben Elemente über die Beschreibung hinweg.
  • Darüber hinaus sind beispielhafte Ausführungsformen hierin unter Bezugnahme auf Querschnittsveranschaulichungen und/oder Draufsichts-Verschaulichungen beschrieben, welche idealisierte beispielhaften Veranschaulichungen sind. Demzufolge sind Abweichungen von den Formen der Veranschaulichung als ein Ergebnis von beispielsweise Herstellungstechniken und/oder Toleranzen zu erwarten. Demnach sollten beispielhafte Ausführungsformen nicht als auf die Formen von Bereichen, welche hierin veranschaulicht sind, betrachtet werden, sondern sie müssen Abweichungen in den Formen einschließen, welche beispielsweise aus der Herstellung resultieren. Beispielsweise wird ein Ätzbereich, welcher als ein Rechteck veranschaulicht ist, typischerweise abgerundete oder gekrümmte Merkmale haben. Demnach sind die Bereiche, welche in der Figuren veranschaulicht sind, in ihrer Natur schematisch und ihre Formen sind nicht vorgesehen, um die tatsächliche Form eines Bereichs einer Vorrichtung zu veranschaulichen und sie sind nicht vorgesehen, um den Umfang von beispielhaften Ausführungsformen zu beschränken.
  • [Erste Ausführungsform]
  • Die 1A bis 11A sind Draufsichten, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen des erfinderischen Konzepts veranschaulichen. Die 1B bis 11B sind Querschnittsansichten, jeweils aufgenommen entlang Linien I-I' und II-II' der 1A bis 11A. Die 1C bis 11C sind Querschnittsansichten, jeweils aufgenommen entlang Linien III-III' und IV-IV' der 1A bis 11A. Die 1B bis 11B und 1C bis 11C sind verkleinerte beziehungsweise reduzierte Querschnittsansichten.
  • Bezug nehmend auf die 1A, 1B und 1C wird ein Substrat 100 vorbereitet beziehungsweise bereitgestellt. In einigen Ausführungsformen kann das Substrat 100 ein Halbleitersubstrat wie beispielsweise ein Siliziumsubstrat, ein Germaniumsubstrat oder ein Silizium-Germaniumsubstrat sein. Das erfinderische Konzept ist jedoch nicht darauf beschränkt. In anderen Ausführungsformen kann das Substrat 100 ein Halbleitersubstrat sein, welches durch eine isolierende Schicht bedeckt ist, oder ein Halbleitersubstrat, welches einen Leiter und eine isolierende Schicht, welche den Leiter bedeckt, aufweist.
  • In den folgenden Ausführungsformen kann das Substrat 100 das Halbleitersubstrat sein. Ein Vorrichtungsisoliermuster 102 kann in den Substrat 100 gebildet werden, um aktive Abschnitte AT zu begrenzen beziehungsweise zu definieren. Die aktiven Abschnitte AT können jeweils Abschnitten des Substrats 100, welche durch das Vorrichtungsisoliermuster 102 umgeben sind, entsprechen. In einer Draufsicht kann jeder der aktiven Abschnitte AT eine isolierte Form haben. Das Vorrichtungsisoliermuster 102 kann durch eine Grabenisolationstechnik (shallow trench isolation technique) gebildet werden. Beispielsweise kann das Substrat 100 ein Siliziumsubstrat, ein Germaniumsubstrat oder ein Silizium-Germaniumsubstrat sein. Das Vorrichtungsisoliermuster 102 kann ein Oxid (beispielsweise Siliziumoxid), ein Nitrid (beispielsweise Siliziumnitrid) und/oder ein Oxinitrid (beispielsweise Siliziumoxinitrid) aufweisen.
  • In einigen Ausführungsformen können die aktiven Abschnitte AT entlang Zeilen und Spalten in einer Draufsicht angeordnet sein. Die Zeilen können parallel zu einer ersten Richtung D1 der 1A sein, und die Spalten können parallel zu einer zweiten Richtung D2 der 1A sein. In einigen Ausführungsformen können die Zeilen beziehungsweise Reihen eine erste, eine zweite und eine dritte Zeile benachbart zueinander aufweisen. In einer Draufsicht können Endabschnitte der aktiven Abschnitte AT der ersten Zeile benachbart zu der zweiten Zeile zwischen den aktiven Abschnitten AT der zweiten Zeile angeordnet sein. Zusätzlich können Endabschnitte der aktiven Abschnitte AT der dritten Zeile benachbart zu der zweiten Zeile ebenso zwischen den aktiven Abschnitten AT der zweiten Zeile in einer Draufsicht angeordnet sein. Die aktiven Abschnitte AT der ersten bis dritten Zeilen sind voneinander beabstandet. Der Endabschnitt des aktiven Abschnitts AT der ersten Zeile und der Endabschnitt des aktiven Abschnitts AT der dritten Zeile können miteinander zwischen benachbarten aktiven Abschnitten AT der zweite Zeile in der ersten Richtung D1 überlappen. In einer Draufsicht kann jeder der aktiven Abschnitte AT eine rechtwinklige Form haben, welche sich in einer Richtung erstreckt. Eine lange Achse jedes der aktiven Abschnitte AT kann nicht rechtwinklig und nicht parallel zu der ersten Richtung D1 sein. Die aktiven Abschnitte AT können mit Dotierungen eines ersten Leitfähigkeitstyps dotiert sein.
  • Bezug nehmend auf die 2A, 2B und 2C können Hartmaskenlinien 105, welche Gaterinnen 107 definieren, auf dem Substrat 100 gebildet sein. Die Hartmaskenlinien 105 können sich parallel zueinander entlang der ersten Richtung D1 erstrecken und können voneinander beabstandet sein. Die Hartmaskenlinien 105 können aus einem isolierenden Material gebildet sein. Beispielsweise können die Hartmaskenlinien 105 ein Oxid (beispielsweise Siliziumoxid), ein Nitrid (beispielsweise Siliziumnitrid) und/oder ein Oxinitrid (beispielsweise Siliziumoxinitrid) aufweisen. In einigen Ausführungsformen können die Hartmaskenlinien 105 Siliziumoxid aufweisen, welches durch einen chemischen Gasphasenabscheidungs (CVD = Chemical Vapore Deposition)-Vorgang gebildet wird.
  • Die aktiven Abschnitte AT und das Vorrichtungsisoliermuster 102 können unter Verwendung der Hartmaskenlinien 105 als Ätzmasken geätzt werden, um die Gaterinnen 107 zu bilden. Die Gaterinnen 107 können sich parallel zueinander in der ersten Richtung D1 erstrecken. In einigen Ausführungsformen kann ein Paar von Gaterinnen 107 jeden der aktiven Abschnitte AT kreuzen. In anderen Worten gesagt können ein mittlerer Abschnitt und beide Endabschnitte jedes aktiven Abschnitts AT jeweils durch die Hartmaskenlinien 105 bedeckt sein. Zusätzlich kann das Paar von Gaterinnen 107 zwischen dem mittleren Abschnitt und einem Randabschnitt jedes aktiven Abschnitts AT und zwischen dem mittleren Abschnitt und einem anderen Randabschnitt jedes aktiven Abschnitts AT jeweils gebildet werden. In einigen Ausführungsformen kann das Paar von Gaterinnen 107 die aktiven Abschnitte AT kreuzen, eine Zeile konstituierend. In einigen Ausführungsformen können die aktiven Abschnitte AT, welche ein Paar von Zeilen benachbart zueinander konstituieren, eine Gaterinne 107 gemeinsam verwenden. In anderen Worten gesagt können, wie in 2A veranschaulicht ist, die aktiven Abschnitte AT, welche die erste Zeile konstituieren, eines der Paare von Gaterinnen 107, welche die aktiven Abschnitte AT der zweiten Zeile kreuzen gemeinsam verwenden, und die aktiven Abschnitte AT, welche die dritte Zeile konstituieren, können eine andere des Paars von Gaterinnen 107 gemeinsam verwenden, welche die aktiven Abschnitte AT der zweiten Zeile kreuzen.
  • Wie in den 2B und 2C veranschaulicht ist, kann ein oberes Ende des geätzten Vorrichtungsisoliermusters 102 unter der Gaterinne 107 niedriger sein als ein oberes Ende des geätzten aktiven Abschnitts AT unter der Gaterinne 107.
  • Bezug nehmend auf die 3A, 3B und 3C kann eine Opferpufferschicht 109 auf dem Substrat 100 gebildet werden. Die Opferpufferschicht 109 kann die Gaterinnen 107 füllen und kann die Hartmaskenlinien 105 bedecken. Die Opferpufferschicht 109 kann aus einem Material gebildet werden, welches eine Ätzselektivität hinsichtlich der Hartmaskenlinien 105, dem Substrat 100 und dem Vorrichtungsisoliermuster 102 hat. Beispielsweise kann die Opferpufferschicht 109 aus einem Spin-On-Hardmask(SOH)-Material (beispielsweise einem SOH-Siliziumoxid) gebildet werden. Wenn das Vorrichtungsisoliermuster 102 Siliziumoxid aufweist, kann das Siliziumoxid des Vorrichtungsisoliermusters 102 ein Hochdichteplasma(HDP = High-Density-Plasma)-Siliziumoxid aufweisen.
  • Maskenmuster 110 können auf der Opferpufferschicht 109 gebildet werden. Die Maskenmuster 110 sind voneinander beabstandet. Jedes der Maskenmuster 110 kann eine Inselform haben. Die Maskenmuster 110 können die Randabschnitte der aktiven Abschnitte AT bedecken. In anderen Worten gesagt sind die mittleren Abschnitte der aktiven Abschnitte AT nicht durch die Maskenmuster 110 bedeckt. Detaillierter können die Hartmaskenlinien 105 erste Abschnitte, welche an beziehungsweise auf den Randabschnitten der aktiven Abschnitte AT angeordnet sind, und zweite Abschnitte, welche an beziehungsweise auf den mittleren Abschnitten der aktiven Abschnitte AT angeordnet sind, aufweisen. Die Maskenmuster 110 bedecken die ersten Abschnitte der Hartmaskenlinien 105, die zweiten Abschnitte der Hartmaskenlinien 105 sind jedoch nicht durch die Maskenmuster 110 bedeckt.
  • Wie in 3A veranschaulicht ist, kann jedes der Maskenmuster 110 die Randabschnitte der aktiven Abschnitte AT benachbart zueinander in jeder der Spalten bedecken. In einigen Ausführungsformen kann eine Breite der Maskenmuster 110 in der zweiten Richtung D2 größer sein als eine Breite der Hartmaskenlinie 105 in der zweiten Richtung D2. Die Maskenmuster 110 können aus einem Material gebildet werden, welches eine Ätzselektivität hinsichtlich der Opferpufferschicht 109 hat. Beispielsweise können die Maskenmuster 110 aus einem Fotolack gebildet werden.
  • Bezug nehmend auf die 4A, 4B und 4C können die Opferpufferschicht 109, die Hartmaskenlinien 105, die mittleren Abschnitte der aktiven Abschnitte AT und das Vorrichtungsisoliermuster 102 unter Verwendung der Maskenmuster 110 als Ätzmasken geätzt werden. Demnach wird der mittlere Abschnitt jedes aktiven Abschnitts AT ausgespart beziehungsweise vertieft, jedoch sind beide Randabschnitte jedes aktiven Abschnitts AT durch die Maskenmuster 110 geschützt. Als ein Ergebnis ist eine obere Oberfläche des ausgesparten mittleren Abschnitts A1 des aktiven Abschnitts AT niedriger als eine obere Oberfläche des Randabschnitts A2 des aktiven Abschnitts AT. Zu dieser Zeit ist die obere Oberfläche des ausgesparten mittleren Abschnitts A1 des aktiven Abschnitts AT höher als eine Bodenoberfläche der Gaterinne 107 (beispielsweise eine Bodenoberfläche der Gaterinne 107, welche in dem aktiven Abschnitt AT gebildet ist).
  • Zusätzlich kann ein Aussparungsbereich RR durch den Ätzvorgang unter Verwendung des Maskenmusters 110 gebildet werden. Der Aussparungsbereich RR kann erste Bereiche, welche jeweils die ausgesparten mittleren Abschnitte A1 der aktiven Abschnitte AT freilegen, und zweite Bereiche, welche die ersten Bereiche miteinander verbinden, aufweisen. In anderen Worten gesagt können die ersten Bereiche des Aussparungsbereichs RR miteinander durch die zweiten Bereiche verbunden sein. Weiterhin können aufgrund des Ätzvorgangs jeweils Hartmaskensegmente 105a unter den Maskenmustern 110 gebildet werden. In anderen Worten gesagt können Abschnitte der Hartmaskenlinien 105 auf den mittleren Abschnitten der aktiven Abschnitte AT entfernt werden, die Hartmaskensegmente 105a können jedoch unter den Maskenmustern 110 verbleiben. Jede der Hartmaskenlinien 105 kann in eine Mehrzahl der Hartmaskensegmente 105a durch den Ätzvorgang unterteilt werden.
  • Wie in 4B veranschaulicht ist (beispielsweise eine Querschnittsansicht, aufgenommen entlang einer Linie II-II'), kann eine obere Oberfläche des geätzten Vorrichtungsisoliermusters 102 an beiden Seiten des ausgesparten mittleren Abschnitts A1 des aktiven Abschnitts AT auf im Wesentlichen demselben Niveau angeordnet sein wie die obere Oberfläche des ausgesparten mittleren Abschnitts A1 des aktiven Abschnitts AT. Alternativ kann die obere Oberfläche des geätzten Vorrichtungsisoliermusters 102 niedriger sein als die obere Oberfläche des ausgesparten mittleren Abschnitts A1 des aktiven Abschnitts AT.
  • Die geätzte Opferpufferschicht 109a kann in den Gaterinnen 107 verbleiben, um innere Oberflächen der Gaterinnen 107 zu schützen.
  • Bezug nehmend auf die 5A, 5B und 5C können die Maskenmuster 110 und die Opferpufferschicht 109a entfernt werden, um die inneren Oberflächen der Gaterinnen 107 freizulegen. Zusätzlich kann, da die Opferpufferschicht 109a unter den Maskenmustern 110 entfernt wird, eine Breite des Aussparungsbereichs RR erhöht werden.
  • Die Maskenmuster 110 können durch einen Veraschungsvorgang entfernt werden. Wie obenstehend beschrieben ist, können, da die Opferpufferschicht 109a die Ätzselektivität hinsichtlich des Substrats 100, des Vorrichtungsisoliermusters 102 und der Hartmaskensegmente 105a hat, die Opferpufferschicht 109a selektiv entfernt werden. Die Opferpufferschicht 109a kann durch einen isotropen Ätzvorgang (beispielsweise einen Nassätzvorgang) entfernt werden.
  • Wie obenstehend beschrieben ist, können, da die Hartmaskenlinien 105 und die mittleren Abschnitte der aktiven Abschnitte AT zwischen den Gaterinnen 107 teilweise geätzt werden, obere Bereiche der Gaterinnen 107 lokal miteinander verbunden werden. Demnach kann ein Seitenverhältnis der Gaterinnen 107 verringert werden. Detaillierter werden die mittleren Abschnitte der aktiven Abschnitte AT ausgespart, um das Seitenverhältnis der Gaterinnen 107 zu verringern.
  • Bezug nehmend auf die 6A, 6B und 6C kann eine Gateisolierschicht 112 an den inneren Oberflächen der Gaterinnen 107 gebildet werden. Die Gateisolierschicht 112 kann durch einen thermischen Oxidationsvorgang, einen CVD-Vorgang und/oder einen Atomlagenabscheidungs(ALD = Atomic Layer Deposition)-Vorgang gebildet werden. Beispielsweise kann die Gateisolierschicht 112 ein Oxid (beispielsweise Siliziumoxid), ein Nitrid (beispielsweise Siliziumnitrid), ein Oxinitrid (beispielsweise Siliziumoxinitrid) und/oder eine High-K-dielektrisches Material (beispielsweise ein isolierendes Metalloxid wie beispielsweise Hafniumoxid und/oder Aluminiumoxid) aufweisen.
  • Eine leitfähige Gateschicht kann auf dem Substrat 100 gebildet werden, welches die Gateisolierschicht 112 hat. Die leitfähige Gateschicht kann die Gaterinnen 107 und den Aussparungsbereich RR füllen. Die leitfähige Gateschicht kann planarisiert werden, bis die Hartmaskensegmente 105a freigelegt sind. Der Planarisierungsvorgang der leitfähigen Gateschicht kann durch einen chemisch-mechanischen Polier (CMP = Chemical Mechanicel Polishing)-Vorgang und/oder einen Rückätzvorgang durchgeführt werden. Die planarisierte leitfähige Gateschicht 115 kann die Gaterinnen 107 und den Aussparungsbereich RR füllen. Die planarisierte leitfähige Gateschicht 115 kann wenigstens eines eines dotierten Halbleitermaterials (beispielsweise dotiertes Silizium), eines Metalls (beispielsweise Wolfram, Titan und/oder Tantal), eines leitfähigen Metallnitrids (beispielsweise Titannitrid, Tantalnitrid und/oder Wolframnitrid) und einer Metall-Halbleiterverbindung (beispielsweise ein Metallsilizid) aufweisen.
  • Bezug nehmend auf die 7A, 7B und 7C kann die planarisierte leitfähige Gateschicht 115 ausgespart werden, um Gateelektroden GE zu bilden, welche voneinander getrennt sind. Die planarisierte leitfähige Gateschicht 115 kann durch einen Rückätzvorgang ausgespart werden. Wie in 7B veranschaulicht ist, kann eine obere Oberfläche der Gateelektrode GE niedriger sein als die obere Oberfläche des ausgesparten mittleren Abschnitts A1 des aktiven Bereichs AT. Zusätzlich kann die obere Oberfläche der Gateelektrode GE niedriger sein als die obere Oberfläche des geätzten Vorrichtungsisoliermusters 102, welches einen Abschnitt der Bodenoberfläche des Aussparungsbereichs RR konstituiert.
  • Wie obenstehend beschrieben ist, können die Hartmaskenlinien 105 und die mittleren Abschnitte der aktiven Abschnitte AT teilweise geätzt werden. Demnach wird das Seitenverhältnis der Gaterinne 107 verringert, und der Aussparungsbereich RR, welcher die Breite hat, welche größer ist als die Breite der Gaterinne 107, wird gebildet. Als ein Ergebnis erhöht sich eine Vorgangsausbeute beziehungsweise Vorgangsmarche des Aussparungsvorgangs der planarisierten leitfähigen Gateschicht 115 derart, dass die Gateelektroden GE leicht voneinander getrennt werden können, um eine Halbleitervorrichtung, welche eine herausragende Zuverlässigkeit hat, zu realisieren.
  • Dotierungen eines zweiten Leitfähigkeitstyps können in den aktiven Abschnitt AT hinein an beiden Seiten der Gateelektrode GE vorgesehen werden, wodurch ein erster Source-/Drainbereich SD1 und ein zweiter Source-/Drainbereich SD2 gebildet werden. Der erste Source-/Drainbereich SD1 kann in dem ausgesparten mittleren Abschnitt A1 des aktiven Abschnitts AT gebildet werden, und der zweite Source-/Drainbereich SD2 kann in dem Randbereich A2 des aktiven Abschnitts AT gebildet werden. Die Dotierungen des zweiten Leitfähigkeitstyps können vorgesehen werden unter Verwendung eines geneigten Implantationsverfahrens. Der erste Source-/Drainbereich SD1 kann in dem ausgesparten mittleren Abschnitt A1 jedes aktiven Abschnitts AT gebildet werden, und ein Paar der zweiten Source-/Drainbereiche SD2 kann jeweils in den beiden Randabschnitten A2 jedes aktiven Abschnitts AT gebildet werden.
  • Da die obere Oberfläche des ausgesparten mittleren Abschnitts A1 niedriger ist als die obere Oberfläche des Randabschnitts A2, kann eine obere Oberfläche des ersten Source-/Drainbereichs SD1 niedriger sein als eine obere Oberfläche des zweiten Source-/Drainbereichs SD2. Bodenoberflächen jedoch des ersten und zweiten Source-/Drainbereichs SD1 und SD2 können auf im Wesentlichen demselben Niveau angeordnet sein wie jede andere. Die Bodenoberflächen des ersten und zweiten Source-/Drainbereichs SD1 und SD2 können auf einem Niveau angenähert der oberen Oberfläche der Gateelektrode GE angeordnet sein.
  • In anderen Ausführungsformen können der erste und der zweite Source-/Drainbereich SD1 und SD2 vor der Bildung der Gateelektroden GE gebildet werden. Beispielsweise können, nachdem der aktive Abschnitt AT definiert beziehungsweise begrenzt ist, Dotierungen des zweiten Leitfähigkeitstyps in einen oberen Abschnitt des aktiven Abschnitts AT zugeführt werden, um einen dotierten Bereich zu bilden. Danach können die Gaterinnen 107 in dem aktiven Abschnitt AT gebildet werden, um den dotierten Bereich in den ersten und zweiten Source-/Drainbereich SD1 und SD2 zu unterteilen. Zu dieser Zeit sind die Bodenenden der Gatenuten 107 niedriger als eine Bodenoberfläche des dotierten Bereichs.
  • Bezug nehmend auf die 8A, 8B und 8C kann nachfolgend eine Gatedeckisolierschicht auf dem Substrat 100 gebildet werden. Die Gatedeckisolierschicht kann winkelgetreu auf dem Substrat 100 durch einen CVD-Vorgang und/oder einen ALD-Vorgang gebildet werden. Die Gatedeckisolierschicht kann ein Nitrid (beispielsweise Siliziumnitrid) und/oder ein Oxinitrid (beispielsweise Siliziumoxinitrid) aufweisen.
  • Eine Dicke der Gatedeckisolierschicht kann gleich oder größer als eine Hälfte der Breite W der Gaterinne 107 sein. Demnach kann die Gaterinne 107 auf der Gateelektrode GE vollständig mit der Gatedeckisolierschicht gefüllt werden. Wie obenstehend beschrieben ist, kann der Aussparungsbereich RR die ersten Bereiche, welche jeweils die ausgesparten mittleren Abschnitte A1 freilegen, und die zweiten Bereiche, welche die ersten Bereiche miteinander verbinden, aufweisen. Zu dieser Zeit kann die Gatedeckisolierschicht die zweiten Bereiche des Aussparungsbereichs RR vollständig füllen.
  • Andererseits kann die Gatedeckisolierschicht teilweise jeden der ersten Bereiche des Aussparungsbereichs RR füllen. Wie in den 8A und 8B veranschaulicht ist, kann der erste Bereich des Aussparungsbereichs RR eine erste Breite Wa in der ersten Richtung D1 und eine zweite Breite Wb in der zweiten Richtung D2 aufweisen. In einigen Ausführungsformen kann die erste Breite Wa des ersten Bereichs des Aussparungsbereichs RR einem Abstand zwischen einem Paar von Hartmaskensegmenten 105a benachbart zueinander in der ersten Richtung D1 entsprechen, und die zweite Breite Wb des ersten Bereichs kann einem Abstand zwischen einem Paar von Hartmaskensegmenten 105a benachbart zueinander in der zweiten Richtung D2 entsprechen. Zu dieser Zeit kann die Dicke der Gatedeckisolierschicht geringer sein als eine Hälfte des minimalen Wertes der ersten und der zweiten Breiten Wa und Wb des ersten Bereichs des Aussparungsbereichs beziehungsweise ausgesparten Bereichs RR. Beispielsweise kann, wenn die erste Breite Wa geringer ist als die zweite Breite Wb, wie in 8A veranschaulicht ist, die Dicke der Gatedeckisolierschicht geringer sein als eine Hälfte der ersten Breite Wa.
  • Die Gatedeckisolierschicht kann anisotrop geätzt werden bis die oberen Oberflächen der ausgesparten mittleren Abschnitte A1 der aktiven Abschnitte AT freiliegend sind. Demnach können die Gatedeckmuster 120 jeweils auf den Gateelektroden GE gebildet werden. Zusätzlich können Öffnungen 125 gebildet werden, um die ausgesparten mittleren Abschnitte A1 der aktiven Abschnitte AT jeweils zu bilden.
  • Die Gatedeckmuster 120 können die Gatenuten 107 von den oberen Oberflächen der Gateelektroden GE zu einem oberen Oberflächenniveau der ausgesparten mittleren Abschnitte A1 jeweils füllen. Zusätzlich können sich die Gatedeckmuster 120 außerhalb der Gaterinnen 107 erstrecken, sodass die sich erstreckenden Abschnitte der Gatedeckmuster 120 miteinander ohne eine Grenzfläche dazwischen verbunden werden können. Die sich erstreckenden Abschnitte der Gatedeckmuster 120 können sich entlang Seitenwänden der Hartmaskensegmente 105a erstrecken, sodass sie miteinander ohne eine Grenzfläche dazwischen verbunden sind. Zusätzlich können die verbundenen sich erstreckenden Abschnitte der Gatedeckmuster 120 die Öffnungen 125 definieren beziehungsweise begrenzen. In anderen Worten gesagt können Seitenwände der Öffnungen 125 aus den sich erstreckenden Abschnitten der Gatedeckmuster 120 gebildet werden.
  • Detaillierter füllen die verbundenen sich erstreckenden Abschnitte der Gatedeckmuster 120 die zweiten Bereiche des Aussparungsbereichs RR. Zusätzlich definieren beziehungsweise begrenzen die sich erstreckenden Abschnitte der Gatedeckmuster 120 die Öffnungen 125 jeweils in den ersten Bereichen des Aussparungsbereichs RR. Da die sich erstreckenden Abschnitte der Gatedeckmuster 120 die zweiten Bereiche des Aussparungsbereichs RR füllen, werden die Öffnungen 125 voneinander isoliert. In einer Draufsicht kann jede der Öffnungen die Form eines geschlossenen Kreises haben. Wie in den 8A und 8C veranschaulicht ist (beispielsweise eine Querschnittsaufsicht, aufgenommen entlang einer Linie IV-IV'), kann der verbundene Abschnitt der sich erstreckenden Abschnitte der Gatedeckmuster 120 an dem Vorrichtungsisoliermuster 102, welches einem Abschnitt der Bodenoberfläche des Aussparungsbereichs RR entspricht, angeordnet sein.
  • Die Öffnungen 125 können die ersten Source-/Drainbereiche SD1, welche in den ausgesparten mittleren Abschnitten A1 der aktiven Abschnitte AT jeweils gebildet sind, freilegen.
  • Bezug nehmend auf die 9A, 9B und 9C kann eine leitfähige Kontaktschicht auf dem Substrat 105 gebildet werden, um die Öffnungen 125 zu füllen. Die leitfähige Kontaktschicht kann planarisiert werden, sodass sie Kontaktanschlüsse 130 in den Öffnungen 125 bildet. Die Kontaktanschlüsse 130 können wenigstens eines eines dotierten Halbleitermaterials (beispielsweise dotiertes Silizium), eines Metalls (beispielsweise Wolfram, Titan und/oder Tantal), eines leitfähigen Metallnitrids (beispielsweise Titannitrid, Tantalnitrid und/oder Wolframnitrid) und einer Metallhalbleiterverbindung (beispielsweise ein Metallsilizid) aufweisen.
  • Nachfolgend kann eine leitfähige Leitungs- bzw. Verdrahtungsschicht 135 auf dem Substrat 100 gebildet werden und dann kann eine Leitungs- bzw. Verdrahtungsdeckisolierschicht 140 auf der leitfähigen Verdrahtungsschicht 135 gebildet werden. Die leitfähige Verdrahtungsschicht 135 kann wenigstens eines eines dotierten Halbleitermaterials (beispielsweise dotiertes Silizium), eines Metalls (beispielsweise Wolfram, Titan und/oder Tantal), eines leitfähigen Metallnitrids (beispielsweise Titannitrid, Tantalnitrid und/oder Wolframnitrid) und einer Metallhalbleiterverbindung (beispielsweise ein Metallsilizid) aufweisen. Die Verdrahtungsdeckisolierschicht 140 kann aus einem isolierenden Material, welches als eine Hartmaske verwendet wird, gebildet werden. Beispielsweise kann die Verdrahtungsdeckisolierschicht 140 eine Nitridschicht (beispielsweise eine Siliziumnitridschicht) und/eine Oxinitridschicht (beispielsweise eine Siliziumoxinitridschicht) aufweisen.
  • Leitungs- bzw. Verdrahtungsmaskenmuster 145 können auf der Verdrahtungsdeckisolierschicht 140 gebildet werden. Die Verdrahtungsmaskenmuster 145 können über die Gateelektroden GE kreuzen. Die Verdrahtungsmaskenmuster 145 können sich parallel zueinander in der zweiten Richtung D2 erstrecken. Jedes der Verdrahtungsmaskenmuster 145 kann über den Kontaktanschlüssen 130, welche in einer Linie entlang der zweiten Richtung D2 angeordnet sind, angeordnet sein.
  • In einigen Ausführungsformen kann eine Breite des Verdrahtungsmaskenmusters 145 geringer sein als eine maximale Breite des Kontaktanschlusses 130 in der ersten Richtung D1. Zusätzlich kann die Breite des Verdrahtungsmaskenmusters 145 auch geringer sein als eine minimale Breite des Kontaktanschlusses 130 in der ersten Richtung D1, wie in 9A veranschaulicht ist. Das erfinderische Konzept ist jedoch nicht darauf beschränkt.
  • Bezug nehmend auf die 10A, 10B und 10C können die Verdrahtungsdeckisolierschicht 140, die leitfähige Verdrahtungsschicht 135 und die Kontaktanschlüsse 130 nacheinander folgend unter Verwendung der Verdrahtungsmaskenmuster 145 als Ätzmasken gemustert werden, wodurch Leitungs- bzw. Verdrahtungsmuster 150 gebildet werden. Jedes der Verdrahtungsmuster 150 kann ein Kontaktmuster 130a, eine leitfähige Verdrahtung 135a und ein Verdrahtungsdeckmuster 140, welche nacheinander folgend geschichtet sind, aufweisen.
  • Ein Beispiel des Mustervorgangs unter Verwendung der Verdrahtungsmaskenmuster 145 wird hierin nachstehend beschrieben werden. Die Verdrahtungsdeckisolierschicht 140 kann unter Verwendung der Verdrahtungsmaskenmuster 145 als Ätzmasken geätzt werden, wodurch die Verdrahtungsdeckmuster 140a gebildet werden. Nachfolgend können die Verdrahtungsmaskenmuster 145 beispielsweise durch einen Veraschungsvorgang entfernt werden. Danach können die leitfähige Verdrahtungsschicht 135 und die Kontaktanschlüsse 130 nacheinander folgend unter Verwendung der Verdrahtungsdeckmuster 140a als Ätzmasken geätzt werden, wodurch die leitfähigen Verdrahtungen 135a und Kontaktmuster 130a gebildet werden. Das erfinderische Konzept ist jedoch nicht darauf beschränkt.
  • Jedes der Verdrahtungsmuster 150 kann die Kontaktmuster 130a, welche in einer Linie in der zweiten Richtung D1 angeordnet sind, die leitfähige Verdrahtung 135, welche sich in der zweiten Richtung D2 auf den Kontaktmustern 130a erstreckt und das Verdrahtungsdeckmuster 140a, welches sich in der zweiten Richtung D2 auf der leitfähigen Verdrahtung 135a erstreckt, aufweisen. In jedem der Verdrahtungsmuster 150 kann jedes der Kontaktmuster 130a beide Seitenwände jeweils mit beiden Seitenwänden der leitfähigen Verdrahtung 135a ausgerichtet beziehungsweise gefluchtet haben.
  • Isolierende Abstandshalter 155 können an beiden Seitenwänden jedes Verdrahtungsmusters 150 jeweils gebildet werden. Der isolierende Abstandshalter 155 kann eine einschichtige Struktur oder eine mehrschichtige Struktur haben. Die isolierenden Abstandshalter 155 können aus einem isolierenden Material gebildet werden. Beispielsweise können die isolierenden Abstandshalter 155 aus einem Nitrid (beispielsweise Siliziumnitrid) und/oder einem Oxinitrid (beispielsweise Siliziumoxinitrid) gebildet werden.
  • Bezug nehmend auf die 11A, 11B und 11C kann eine Füllschicht gebildet werden, um Räume zwischen den Verdrahtungsmustern 150 auf dem Substrat 100 zu füllen. Die Füllschicht kann planarisiert werden bis obere Oberflächen der Verdrahtungsmuster 150 freiliegend sind, wodurch Fülllinienmuster gebildet werden. Jedes der Fülllinienmuster kann zwischen den Verdrahtungsmustern 150 benachbart zueinander gebildet werden. Die Fülllinienmuster und die Verdrahtungsdeckmuster 140 können gemustert werden, um Zaunrinnen, welche die Verdrahtungsmuster 150 kreuzen, zu bilden. Die Zaunrinnen können sich in der ersten Richtung D1 erstrecken und können mit den Gateelektroden GE jeweils überlappen. Eine Bodenoberfläche der Zaunrinne kann einen ersten Abschnitt, welcher aus dem Verdrahtungsdeckmuster 140a gebildet ist, und einen zweiten Abschnitt, welcher aus dem Gatedeckmuster 120 gebildet ist beziehungsweise gebildet wird, aufweisen. Zu dieser Zeit ist der erste Abschnitt der Bodenoberfläche der Zaunrinne höher als der zweite Abschnitt der Bodenoberfläche der Zaunrinne. Der erste Abschnitt der Bodenoberfläche der Zaunrinne ist höher als die obere Oberfläche der leitfähigen Verdrahtung 135a. Aufgrund der Zaunrinnen kann jedes der Fülllinienmuster in eine Mehrzahl von Füllsäulen beziehungsweise Füllpfeilern 160 unterteilt werden. Die Füllsäulen 160 sind von einander vollständig getrennt. Jede der Füllsäulen 160 kann mit wenigstens einem Abschnitt jedes der zweiten Source-/Drainbereiche SD2 überlappen. Detaillierter kann jede Füllsäule 160 an wenigstens einem Abschnitt des Hartmaskensegments 105a an jedem zweiten Source-/Drainbereich SD2 angeordnet sein. In einigen Ausführungsformen kann die Füllsäule 160 auch an wenigstens einem Abschnitt des verbundenen Abschnitts der Gatedeckmuster 120 wie in 11C (beispielsweise einer Querschnittsansicht, aufgenommen entlang der Linie IV-IV') veranschaulicht ist.
  • Eine Zaunisolierschicht kann gebildet werden, um die Zaunrinnen zu füllen. Die Zaunisolierschicht kann planarisiert werden, bis obere Oberflächen der Füllsäulen 160 freiliegend sind, wodurch sie isolierende Zäune 165 bilden. Die isolierenden Zäune 165 können jeweils mit den Gateelektroden GE überlappen. Obere Oberflächen der isolierenden Zäune 165 können im Wesentlichen koplanar mit oberen Oberflächen der Verdrahtungsdeckmuster 140a sein.
  • Die Füllsäulen 160 können aus einem Material gebildet werden, welches eine Ätzselektivität hinsichtlich der isolierenden Zäune 165, der isolierenden Abstandshalter 155 und der Verdrahtungsdeckmuster 140a hat. Beispielsweise können die Füllsäulen 160 aus einem Oxid (beispielsweise Siliziumoxid) gebildet werden, und die isolierenden Zäune 165 können aus einem Nitrid (beispielsweise Siliziumnitrid) und/oder einem Oxinitrid (beispielsweise Siliziumoxinitrid) gebildet werden.
  • Danach werden nachfolgende Vorgänge unter Bezugnahme auf die 12A, 12B und 12C beschrieben werden. Bezug nehmend auf die 12A, 12B und 12C können die Füllsäulen 160 entfernt werden, um die Hartmaskensegmente 105a auf den zweiten Source-/Drainbereichen SD2 freizulegen, und dann können die freigelegten Hartmaskensegmente 105a geätzt werden, um vergrabene beziehungsweise verborgene Kontaktlöcher 170, welche die zweiten Source-/Drainbereiche SD2 jeweils freilegen, zu bilden. Die Füllsäulen 160 können durch einen anisotropen Ätzvorgang und/oder einen isotropen Ätzvorgang entfernt werden. Die Hartmaskensegmente 105a unter den Füllsäulen 160 können durch einen anisotropen Ätzvorgang entfernt werden. Ein isolierendes Muster 105b kann unter dem Verdrahtungsmuster 150 durch die Bildung des vergrabenen Kontaktloches 170 gebildet werden. Das isolierende Muster 105b entspricht einem verbleibenden Abschnitt des Hartmaskensegments unter dem Verdrahtungsmuster 150 nach der Bildung der vergrabenen Kontaktlöcher 170.
  • Als Nächstes können vergrabene Kontaktanschlüsse 175 gebildet werden, um die vergrabenen Kontaktlöcher 170 jeweils zu füllen. Die vergrabenen Kontaktanschlüsse 175 können mit den zweiten Source-/Drainbereichen SD2 jeweils verbunden werden. In einigen Ausführungsformen kann eine vergrabene leitfähige Kontaktschicht gebildet werden, um die vergrabenen Kontaktlöcher 170 zu füllen, und dann kann die vergrabene leitfähige Kontaktschicht gemustert werden, um die vergrabenen Kontaktanschlüsse 175 zu bilden. Demnach kann jeder der vergrabenen Kontaktanschlüsse 175 einen Kontaktteil aufweisen, welcher in dem vergrabenen Kontaktloch 170 angeordnet ist, und einen Padteil, welcher sich von dem Kontaktteil außerhalb des vergrabenen Kontaktlochs 170 erstreckt. Die vergrabenen Kontaktanschlüsse 175 können wenigstens eines eines dotierten Halbleitermaterials (beispielsweise dotiertes Silizium), eines Metalls (beispielsweise Wolfram, Titan und/oder Tantal), eines leitfähigen Metallnitrids (beispielsweise Titannitrid, Tantalnitrid und/oder Wolframnitrid) und einer Metall-Halbleiterverbindung (beispielsweise eines Metallsilizids) aufweisen.
  • Nachfolgend kann eine isolierende Zwischenschicht 180 auf einer gesamten Oberfläche des Substrats 100 gebildet werden, und dann können leitfähige Anschlüsse 185 gebildet werden, sodass sie die isolierende Zwischenschicht 180 durchdringen. Die leitfähigen Anschlüsse 185 können mit den vergrabenen Kontaktanschlüssen 175 jeweils verbunden werden. Datenspeicherteile DS können an beziehungsweise auf der isolierenden Zwischenschicht 180 gebildet werden. Die Datenspeicherteile DS können jeweils mit den leitfähigen Anschlüssen 185 verbunden werden. Jeder der Datenspeicherteile DS kann elektrisch mit jedem der zweiten Source-/Drainbereiche SD2 durch den leitfähigen Anschluss 185 und den vergrabenen Kontaktanschluss 175 verbunden werden. Der Datenspeicherteil DS kann eine von verschiedenen Formen haben. Der Datenspeicherteil DS wird detaillierter später beschrieben werden.
  • Gemäß dem Verfahren zum Herstellen der Halbleitervorrichtung, welches obenstehend beschrieben ist, können, nachdem die Gaterinnen 107 unter Verwendung der Hartmaskenlinien 105 gebildet sind, Abschnitte der Hartmaskenlinien 105 und die mittleren Abschnitte der aktiven Abschnitte AT geätzt werden. Demnach können die Seitenverhältnisse der Gaterinnen 107 verringert werden, und der Aussparungsbereichs RR, welcher die breite Breite hat, kann auf den Gaterinnen 107 gebildet werden. Als ein Ergebnis ist es möglich, die Vorgangsausbeute beziehungsweise Vorgangsmarche des Aussparungsvorgangs der leitfähigen Gateschicht 115 für die Bildung der Gateelektroden GE zu erhöhen. Demnach können in hohem Maße integrierte Halbleitervorrichtungen, welche eine herausragende Zuverlässigkeit haben, realisiert werden.
  • Zusätzlich kann, wenn die Source-/Drainbereiche SD1 und SD2 nach der Bildung der Gateelektroden GE gebildet werden, die geneigte bzw. schräge Implantation der Dotierungen für die Source-/Drainbereiche SD1 und SD2 leicht durchgeführt werden.
  • Als Nächstes wird die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform unter Bezugnahme auf die 12A, 12B und 12C erwähnt werden. Für den Zweck der Erleichterung und der Vereinfachung in der Erklärung werden die vorstehenden Beschreibungen ausgelassen oder kurz erwähnt werden.
  • 12A ist eine Draufsicht, welche eine Halbleitervorrichtung gemäß einigen Ausführungsformen des erfinderischen Konzepts veranschaulicht. 12B ist eine Querschnittsansicht, aufgenommen entlang Linien I-I' und II-II' der 12A. 12C ist eine Querschnittsansicht, aufgenommen entlang Linien III-III' und IV-IV' der 12A.
  • Bezug nehmend auf die 12A, 12B und 12C kann ein Vorrichtungsisoliermuster 102 an/in einem Substrat 100 gebildet werden, um aktive Abschnitte AT zu definieren beziehungsweise zu begrenzen. Die aktiven Abschnitte AT können wie unter Bezugnahme auf die 1A, 1B und 1C beschrieben angeordnet werden.
  • Gaterinnen 107 können in den aktiven Abschnitten AT und in dem Vorrichtungsisoliermuster 102 gebildet werden. Die Gaterinnen 107 können sich parallel in einer ersten Richtung D1 erstrecken. Ein Paar von Gaterinnen 107 kann in jedem der aktiven Zellabschnitte AT gebildet werden. Eine obere Oberfläche eines mittleren Abschnitts A1 des aktiven Abschnitts AT zwischen dem Paar von Gaterinnen 107 ist niedriger als obere Oberflächen von beiden Randabschnitten A2 des aktiven Bereichs AT. Das Paar von Gaterinnen 107 kann zwischen den beiden Randabschnitten A2 des aktiven Abschnitts AT angeordnet werden beziehungsweise sein. In anderen Worten gesagt kann jede Gatenut 107 zwischen dem mittleren Abschnitt A1 und jedem Randabschnitt A2 des aktiven Abschnitts AT angeordnet sein.
  • Gateelektroden GE sind jeweils in den Gaterinnen 107 angeordnet. Eine obere Oberfläche der Gateelektrode GE ist niedriger als die obere Oberfläche des mittleren Abschnitts A1 des aktiven Abschnitts AT. Eine isolierende Gateschicht beziehungsweise Gateisolierschicht 112 kann zwischen der Gateelektrode GE und einer inneren Oberfläche der Gaterinne 107 angeordnet sein. Wie in den 12B und 12C veranschaulicht ist, kann eine Bodenoberfläche der Gaterinne 107 einen ersten Abschnitt, welcher auf dem aktiven Abschnitt AT gebildet ist, und einen zweiten Abschnitt, welcher auf dem Vorrichtungsisoliermuster 102 gebildet ist, aufweisen. Zu dieser Zeit kann der zweite Abschnitt der Bodenoberfläche der Gaterinne 107 niedriger sein als der erste Abschnitt der Bodenoberfläche der Gaterinne 107. Demnach kann der aktive Abschnitt AT unter der Gaterinne 107 eine Finnenform haben, und die Gateelektrode GE kann beide Seitenwände des aktiven Abschnitts AT der Finnenform bedecken. Als ein Ergebnis kann ein Kanalbereich, welcher durch die Gateelektrode GE gesteuert wird, eine erhöhte Kanallänge in einem beschränkten Bereich beziehungsweise einer beschränkten Fläche aufgrund der beiden inneren Seitenwände der Gaterinne 107 haben, und der Kanalbereich kann eine erhöhte Kanalbreite in dem begrenzten Bereich aufgrund des aktiven Abschnitts AT, welcher die Finnenform unter der Gaterinne 107 hat, haben.
  • Ein erster Source-/Drainbereich SD1 kann in dem mittleren Abschnitt A1 jedes der aktiven Abschnitte AT gebildet sein, und ein Paar von Source-/Drainbereichen SD2 kann jeweils in den beiden Randabschnitten A2 jedes der aktiven Bereiche AT gebildet sein. Demnach können der erste Source-/Drainbereich SD1 und der zweite Source-/Drainbereich SD2 an beiden Seiten jeder der Gateelektroden GE angeordnet sein. Eine obere Oberfläche des ersten Source-/Drainbereichs SD1 ist niedriger als eine obere Oberfläche des zweiten Source-/Drainbereichs SD2 aufgrund der Formen des mittleren Abschnitts A1 und des Randabschnitts A2 des aktiven Abschnitts AT. Bodenoberflächen des ersten und des zweiten Source-/Drainbereichs SD1 und SD2 können auf dem im Wesentlichen selben Niveau angeordnet sein.
  • Ein Gatedeckmuster 120 kann jede Gaterinne 107 an jeder Gateelektrode GE füllen. Die Gatedeckmuster 120 auf den Gateelektroden GE können sich außerhalb der Gaterinnen 107 erstrecken. Die sich erstreckenden Abschnitte der Gatedeckmuster 120 sind miteinander ohne eine Grenzfläche dazwischen verbunden. Der verbundene Abschnitt der sich erstreckenden Abschnitte der Gatedeckmuster 120 kann an beziehungsweise auf dem Vorrichtungsisoliermuster 102 zwischen den Gaterinnen 107 angeordnet sein. Zu dieser Zeit kann eine obere Oberfläche des Vorrichtungsisoliermusters 102 unter dem verbundenen Abschnitt der sich erstreckenden Abschnitte der Gatedeckmuster 120 auf einem Niveau im Wesentlichen gleich zu oder niedriger als dasjenige der oberen Oberfläche des mittleren Abschnitts A1 des aktiven Abschnitts AT angeordnet sein.
  • Die sich erstreckenden Abschnitte der Gatedeckmuster 120 sind miteinander ohne die Grenzfläche dazwischen verbunden, wodurch sie einen vereinigten Körper konstituieren. Die sich erstreckenden Abschnitte der Gatedeckmuster 120, welche miteinander verbunden sind, sind als eine vereinigte Körpererweiterung definiert. Wie in den 12A und 12B veranschaulicht ist, kann die eine vereinigte Körpererweiterung der Gatedeckmuster 120 Öffnungen 125 definieren beziehungsweise begrenzen, welche die ersten Source-/Drainbereiche SD1 jeweils freilegen. In anderen Worten gesagt kann eine innere Seitenwand der Öffnung 125 aus der einen vereinigten Körpererweiterung der Gatedeckmuster 120 gebildet werden. Die Öffnungen 125 können voneinander vollständig getrennt sein. Die Gatedeckmuster 120, welche die eine vereinigte Körpererweiterung haben, sind detaillierter in den 8A, 8B und 8C veranschaulicht. Jede der Öffnungen 125 kann eine Lochform haben. Wie in 12B veranschaulicht ist, ist ein oberes Ende der einen vereinigten Körpererweiterung der Gatedeckmuster 120 höher als die obere Oberfläche des Randabschnitts A2 des aktiven Abschnitts AT.
  • Wie in 12B veranschaulicht ist, kann eine Breite des Verlängerungsabschnitts des Gatedeckmusters 120 geringer sein als eine Breite eines Deckabschnitts des Gatedeckmusters 120. Der Deckabschnitt des Gatedeckmusters 120 ist in der Gaterinne 107 angeordnet, um die Gateelektrode GE zu bedecken.
  • Verdrahtungsmuster 150 können über die Gateelektroden GE kreuzen. Die Verdrahtungsmuster 150 können sich parallel in einer zweiten Richtung D2 erstrecken. Jedes der Verdrahtungsmuster 150 kann elektrisch mit den ersten Source-/Drainbereichen SD1 verbunden sein, welche in einer Linie in der zweiten Richtung D2 angeordnet sind. Detaillierter können die Verdrahtungsmuster 150 eine leitfähige Verdrahtung 135a aufweisen, welche sich in der zweiten Richtung D2 erstreckt, und ein Verdrahtungsdeckmuster 140a auf beziehungsweise an der leitfähigen Verdrahtung 135a. Die leitfähige Verdrahtung 135a kann elektrisch mit den ersten Source-/Drainbereichen SD1 verbunden sein. Jedes der Verdrahtungsmuster 150 kann weiterhin eine Mehrzahl von Anschlussmustern beziehungsweise Kontaktmustern 130a aufweisen. Die Kontaktmuster 130a jedes Verdrahtungsmusters 150 können in den Öffnungen 125, welche in der zweiten Richtung D2 angeordnet sind, angeordnet sein, sodass sie elektrisch mit den ersten Source-/Drainbereichen SD1 jeweils verbunden sind. Die leitfähige Verdrahtung 135a ist auf den Kontaktmustern 130a, welche in der zweiten Richtung D2 angeordnet sind, angeordnet. Die leitfähigen Muster 135a können elektrisch mit den ersten Source-/Drainbereichen SD1 durch die Kontaktmuster 130a verbunden sein. Das Kontaktmuster 130a hat beide Seitenwände jeweils mit beiden Seitenwänden der leitfähigen Verdrahtung 135a ausgerichtet beziehungsweise ausgefluchtet. In einigen Ausführungsformen kann eine Breite des Kontaktmusters 130a in der ersten Richtung D1 geringer sein als eine Breite der Öffnung 125 in der ersten Richtung D1.
  • Isolierende Muster beziehungsweise Isoliermuster 105b können zwischen jedem Verdrahtungsmuster 150 und dem Substrat 100 angeordnet sein. Die Isoliermuster 105b können auf dem Vorrichtungsisoliermuster 102 angeordnet sein. Jedes der Isoliermuster 105b ist zwischen den Kontaktmustern 130a benachbart zueinander angeordnet. Die Isoliermuster 105b unter jedem Verdrahtungsmuster 150 und die Kontaktmuster 130a jedes Verdrahtungsmusters 150 können alternierend in der zweiten Richtung D2 angeordnet sein.
  • Wie in 12B veranschaulicht ist, kann der Verlängerungsabschnitt (das heißt der Abschnitt, welcher die Öffnung 125 definiert beziehungsweise begrenzt) des Gatedeckmusters 120 zwischen dem Isoliermuster 105b und dem Kontaktmuster 130a benachbart zueinander angeordnet sein. Eine obere Oberfläche des Isoliermusters 105b kann auf im Wesentlichen demselben Niveau als ein oberes Ende des sich erstreckenden Bereichs beziehungsweise Verlängerungsbereichs des Gatedeckmusters 120 angeordnet sein.
  • Eine obere Oberfläche des Vorrichtungsisoliermuster 102 unter dem Isoliermuster 105b ist höher als die obere Oberfläche des Vorrichtungsisoliermusters 102 unter der einen vereinigten Körpererweiterung der Gatedeckmuster 120. In einigen Ausführungsformen kann die obere Oberfläche des Vorrichtungsisoliermusters 102 unter dem Isoliermuster 105b auf im Wesentlichen demselben Niveau angeordnet sein wie die obere Oberfläche des Randabschnitts A2 des aktiven Abschnitts AT.
  • Vergrabene beziehungsweise verborgene Kontaktanschlüsse 175 können zwischen den Verdrahtungsmustern 150 angeordnet sein, sodass sie jeweils mit den zweiten Source-/Drainbereichen SD2 verbunden sind. Die vergrabenen Kontaktanschlüsse 175 sind voneinander beabstandet. Ein isolierender Abstandshalter 155 ist zwischen der Seitenwand des Verdrahtungsmusters 150 und dem vergrabenen Kontaktanschluss 175 angeordnet. Der isolierende Abstandshalter 155 kann sich entlang des Verdrahtungsmusters 150 erstrecken. In einigen Ausführungsformen können Isolierzäune 165 die Verdrahtungsmuster 150 kreuzen. Die Isolierzäune 165 können jeweils mit den Gateelektroden GE überlappen. Jeder der Isolierzäune 165 kann in Kontakt mit dem Gatedeckmuster 120 auf der Gateelektrode GE zwischen den Verdrahtungsmustern 150 sein. Demnach kann ein vergrabenes beziehungsweise verborgenes Kontaktloch 170 zwischen den zueinander benachbarten Isolierzäunen 165 und zwischen den zueinander benachbarten Verdrahtungsmustern 150 definiert beziehungsweise begrenzt sein. Der vergrabene Kontaktanschluss 175 kann in dem vergrabenen Kontaktloch 170 angeordnet sein, sodass er mit dem zweiten Source-/Drainbereich SD2 verbunden ist. In einigen Ausführungsformen kann der vergrabene Kontaktanschluss 175 einen Kontaktteil aufweisen, welcher in dem vergrabenen Kontaktloch 170 angeordnet ist, und einen Padteil, welcher sich von dem Kontaktteil außerhalb des vergrabenen Kontaktlochs 170 erstreckt. Das erfinderische Konzept ist jedoch nicht darauf beschränkt. In anderen Ausführungsformen kann der vergrabene Kontaktstecker 175 seitlich eingeschlossen beziehungsweise begrenzt in dem vergrabenen Kontaktloch 170 sein.
  • Eine isolierende Zwischenschicht 180 kann die Verdrahtungsmuster 150, die Isolierzäune 165 und die vergrabenen Kontaktanschlüsse 175 bedecken. Leitfähige Anschlüsse 185 können die isolierende Zwischenschicht 180 durchdringen, sodass sie mit den vergrabenen Kontaktanschlüssen 175 jeweils verbunden sind. Datenspeicherteile DS können an beziehungsweise auf der isolierenden Zwischenschicht 180 angeordnet sein, sodass sie mit den leitfähigen Anschlüssen 185 jeweils verbunden sind. Der Datenspeicherteil DS kann elektrisch mit den zweiten Source-/Drainbereichen SD2 durch den leitfähigen Anschluss 185 und den vergrabenen Kontaktanschluss 175 verbunden sein.
  • In einigen Ausführungsformen können die leitfähigen Anschlüsse 185 ausgelassen sein. In diesem Fall kann die isolierende Zwischenschicht 180 planarisiert werden bis die Padteile der vergrabenen Kontaktanschlüsse 175 freiliegend sind, und die Datenspeicherteile DS können in direktem Kontakt mit den Padteilen der vergrabenen Kontaktanschlüsse 175 sein.
  • Der Datenspeicherteil DS kann eine von verschiedenen Formen sein. Beispiele für die Datenspeicherteile DS werden unter Bezugnahme auf die 13A und 13B beschrieben werden.
  • 13A ist eine Querschnittsansicht, aufgenommen entlang einer Linie II-II' der 12A, um ein Beispiel von Datenspeicherteilen zu veranschaulichen, welche in Halbleitervorrichtungen gemäß Ausführungsformen des erfinderischen Konzepts enthalten sind.
  • Bezug nehmend auf 13A kann ein Datenspeicherteil DSa gemäß dem vorliegenden Beispiel als ein Kondensator beziehungsweise eine Kapazität realisiert sein. Beispielsweise kann der Datenspeicherteil DSa eine untere Elektrode BE, eine obere Elektrode TE und eine dielektrische Kondensatorschicht DE aufweisen, welche zwischen der unteren und der oberen Elektrode BE und TE angeordnet ist. Eine Mehrzahl der unteren Elektroden BE kann mit den leitfähigen Anschlüssen 185 jeweils verbunden sein. Die obere Elektrode TE kann Oberflächen der Mehrzahl von unteren Elektroden BE mit der dielektrischen Kondensatorschicht DE dazwischen bedecken. In einigen Ausführungsformen kann die untere Elektrode BE eine hohe zylindrische Form haben.
  • In dem vorliegenden Beispiel kann die leitfähige Verdrahtung 135a des Verdrahtungsmusters 150 einer Bitleitung entsprechen.
  • 13B ist eine Querschnittsansicht, aufgenommen entlang einer Linie II-II' der 12A, um ein anderes Beispiel von Datenspeicherteilen zu veranschaulichen, welche in Halbleitervorrichtungen gemäß Ausführungsformen des erfinderischen Konzepts enthalten sind.
  • Bezug nehmend auf 13B kann ein Datenspeicherteil DSb gemäß dem vorliegenden Beispiel einen variablen Widerstand aufweisen. Der variable Widerstand kann in einen von Zuständen geändert werden, welcher unterschiedliche Widerstandswerte voneinander hat, und zwar durch eine Programmieroperation.
  • In einigen Ausführungsformen kann der variable Widerstand ein magnetisches Tunnelkontakt(MTJ = Magnetic Tunnel Junction)-Muster aufweisen, welches Magnetisierungsrichtungen verwendet. Das MTJ-Muster kann ein magnetisches Referenzmuster, ein freies magnetisches Muster und eine Tunnelsperrschicht, welche zwischen dem Referenz- und dem freien magnetischen Muster angeordnet ist, aufweisen. Das magnetische Referenzmuster kann eine Magnetisierungsrichtung haben, welche in eine Richtung fixiert ist. Das freie magnetische Muster kann eine reversible Magnetisierungsrichtung haben. In anderen Worten gesagt kann die Magnetisierungsrichtung des freien magnetischen Musters in eine Richtung parallel oder antiparallel zu der fixierten Magnetisierungsrichtung des magnetischen Referenzmusters durch eine Programmieroperation geändert werden. Die Magnetisierungsrichtungen des Referenz- und des freien magnetischen Musters kann rechtwinklig oder parallel zu einer Oberfläche des freien magnetischen Musters sein, welches in Kontakt mit der Tunnelsperrschicht ist.
  • In anderen Ausführungsformen kann der variable Widerstand ein Phasenübergangsmaterial aufweisen. Das Phasenübergangsmaterial kann in einen amorphen Zustand oder einen kristallinen Zustand gemäß einer Temperatur und/oder einer Versorgungszeit von Wärme, welche durch eine Programmieroperation zur Verfügung gestellt wird, umgewandelt werden. Das amorphe Phasenübergangsmaterial kann einen Widerstandswert haben größer als denjenigen des kristallinen Phasenübergangsmaterials. Beispielsweise kann das Phasenübergangsmaterial eine Verbindung sein, welche wenigstens eines von Chalkogenidelementen (beispielsweise Tellur (Te) und Selen (Se)) aufweist.
  • In noch anderen Ausführungsformen kann der variable Widerstand ein Übergangsmetalloxid aufweisen. Aufgrund einer Programmieroperation kann ein elektrischer Weg beziehungsweise Pfad in dem Übergangsmetalloxid erzeugt werden, oder der elektrische Weg in dem Übergangsmetalloxid kann verschwinden. Wenn der elektrische Weg erzeugt wird, hat das Übergangsmetalloxid einen geringen Widerstandswert. Wenn der elektrische Weg verschwindet, hat das Übergangsmetalloxid einen hohen Widerstandswert.
  • Eine obere isolierende Zwischenschicht 190 kann einen Raum zwischen den Datenspeicherteilen DSb einschließlich der variablen Widerstände füllen. Obere Verdrahtungen 195 können mit den Datenspeicherteilen DSb verbunden sein. Die oberen Verdrahtungen 195 können über die Gateelektroden GE der 12A bis 12C kreuzen. In dem vorliegenden Beispiel können die oberen Verdrahtungen 195 Bitleitungen entsprechen, und die leitfähigen Verdrahtungen 135a der zweiten Verdrahtungsmuster 150 können Sourceleitungen entsprechen.
  • [Zweite Ausführungsform]
  • In der vorliegenden Ausführungsform werden dieselben Elemente wie in der vorstehend erwähnten Ausführungsform durch dieselben Bezugsziffern oder dieselben Bezugszeichen angezeigt werden. Zum Zweck der Vereinfachung und Bequemlichkeit in der Erklärung werden die Beschreibungen derselben Elemente wie in der vorstehend erwähnten Ausführungsform ausgelassen oder kurz erwähnt werden. Das heißt, Unterschiede zwischen der vorliegenden Ausführungsform und der vorstehend erwähnten Ausführungsform werden hierin nachstehend hauptsächlich beschrieben werden.
  • Die 14A bis 18A sind Draufsichten, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß anderer Ausführungsformen des erfinderischen Konzepts veranschaulichen. Die 14B bis 18B sind Querschnittsansichten, aufgenommen entlang Linien I-I' und II-II' der 14A bis 18A jeweils. Die 14C bis 18C sind Querschnittsansichten, aufgenommen entlang Linien III-III' und IV-IV' der 14A bis 18A jeweils. Ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform kann die Vorgänge, welche unter Bezugnahme auf die 1A bis 7A, 1B bis 7B und 1C bis 7C beschrieben sind, aufweisen.
  • Bezug nehmend auf die 7A, 7B, 7C, 14A, 14B und 14C kann eine isolierende Gatedeckschicht auf dem Substrat 100, welches die Gateelektroden GE und die Source-/Drainbereiche SD1 und SD2 hat, gebildet werden. Zu dieser Zeit kann die isolierende Gatedeckschicht vollständig den Aussparungsbereichs RR und die Gaterinnen 107 auf den Gateelektroden GE füllen. Nachfolgend kann die Gatedeckisolierschicht planarisiert werden, bis die Hartmaskensegmente 105a freiliegend sind. Die planarisierte Gatedeckisolierschicht 120a kann vollständig den Aussparungsbereichs RR und die Gaterinnen 107 auf den Gateelektroden GE füllen. Eine obere Oberfläche der planarisierten Gatedeckisolierschicht 120a kann im Wesentlich koplanar mit den oberen Oberflächen der Hartmaskensegmente 105a sein. Die planarisierte Gatedeckisolierschicht 120a kann ein Nitrid (beispielsweise Siliziumnitrid) und/oder ein Oxinitrid (beispielsweise Siliziumnitrid) aufweisen.
  • Eine untere leitfähige Schicht 200 kann auf einer vollständigen Oberfläche des Substrats 100 gebildet werden. Beispielsweise kann die untere leitfähige Schicht 200 ein Halbleitermaterial aufweisen, welches mit Dotierungen (beispielsweise dotiertem Silizium) dotiert ist. Das erfinderische Konzept ist jedoch nicht darauf beschränkt. Die untere leitfähige Schicht 200 kann aus einem anderen leitfähigen Material gebildet werden.
  • Eine Pufferhartmaskenschicht 202 kann auf der unteren leitfähigen Schicht 200 gebildet werden. Die Pufferhartmaskenschicht 202 kann aus einem Oxid gebildet werden (beispielsweise Siliziumoxid).
  • Bezug nehmend auf die 15A, 15B und 15C können Maskenmuster 205 auf der Pufferhartmaskenschicht 202 gebildet werden. Die Maskenmuster 205 bedecken die Hartmaskensegmente 105a jeweils. Zu dieser Zeit bedecken die Maskenmuster 205 den mittleren Abschnitt A1 einschließlich der ersten Source-/Drainbereiche SD1 des aktiven Abschnitts AT nicht. Die Maskenmuster 205 können Inselformen haben, welche voneinander beabstandet sind.
  • In der ersten Richtung D1 kann eine Breite des Maskenmusters 205 größer sein als eine erste Breite des Hartmaskensegments 105a. Ähnlich kann eine zweite Breite des Maskenmusters 205 größer sein als eine zweite Breite des Hartmaskensegments 105a in der zweiten Richtung D2. Demnach kann das Maskenmuster 205 weiterhin einen Abschnitt der planarisierten Gatedeckisolierschicht 120a, welche das Hartmaskensegment 105a umgibt, bedecken.
  • Wie in 15A veranschaulicht ist, kann ein Abstand zwischen den Maskenmustern 205 auf der Gateelektrode GE weniger sein als ein Abstand zwischen den Maskenmustern 205, welche direkt an beiden Seiten des mittleren Abschnitts A1 des aktiven Abschnitts AT jeweils angeordnet sind.
  • Die Maskenmuster 205 können Siliziumoxid aufweisen, welches durch ein Spincoatingverfahren gebildet wird, ein Plasma-Siliziumoxid und/oder einen Fotolack.
  • Bezug nehmend auf die 16A, 16B und 16C können die Pufferhartmaskenschicht 202, die untere leitfähige Schicht 200 und die planarisierte Gatedeckisolierschicht 120a nacheinander folgend unter Verwendung der Maskenmuster 205 als Ätzmasken geätzt werden, um Öffnungen 210 zu bilden, welche die ausgesparten mittleren Abschnitte A1 (das heißt, die ersten Source-/Drainbereiche SD1) der aktiven Abschnitte AT jeweils freilegt. Zusätzlich können Gatedeckmuster 120c auf den Gateelektroden GE gebildet werden. Zu dieser Zeit können konkave Bereiche 210p in dem Gatedeckmuster 120c auf jeder Gateelektrode GE gebildet werden aufgrund der vollständig voneinander beabstandeten Maskenmuster 205. Die Öffnungen 210 können miteinander durch die konkaven Bereiche 210p verbunden werden.
  • Eine Breite des konkaven Bereichs 210p kann geringer seine als eine minimale Breite der Öffnung 210. Demnach kann eine Tiefe des konkaven Bereichs 210p geringer sein als eine Tiefe der Öffnung 210 durch einen Lasteffekt des Ätzvorgangs, welcher die Maskenmuster 205 verwendet. In anderen Worten gesagt kann ein Bodenende des konkaven Bereichs 210 höher sein als ein Bodenende der Öffnung 210.
  • Die Öffnungen 210, die konkaven Bereiche 210p und die Gatedeckmuster 120c können zu im Wesentlichen derselben Zeit gebildet werden. Die Gatedeckmuster 120c füllen die Gaterinnen 107 auf den Gateelektroden GE jeweils. Zusätzlich erstrecken sich die Gatedeckmuster 120c außerhalb der Gaterinnen 107, sodass sie miteinander ohne eine Grenzfläche dazwischen verbunden sind. Die verbundenen sich erstreckenden Abschnitte der Gatedeckmuster 120c konstituieren eine vereinigte Körpererweiterung beziehungsweise Körpererweiterung. Die eine vereinigte Körpererweiterung der Gatedeckmuster 120c definiert beziehungsweise begrenzt die Öffnungen 210 und die konkaven Bereiche 210p. In anderen Worten gesagt können die Öffnungen 210 und die konkaven Bereiche 210p in der einen vereinigten Körpererweiterung der Gatedeckmuster 120c gebildet sein beziehungsweise werden. Die eine vereinigte Körpererweiterung der Gatedeckmuster 120c umgibt Seitenwände der Hartmaskensegmente 105a und den Maskenmustern 205. Wie in den 15A bis 15C und 16A bis 16C veranschaulicht ist, entsprechen die Gatedeckmuster 120c Abschnitten der planarisierten Gatedeckisolierschicht 120a.
  • Darüber hinaus können ein unteres leitfähiges Muster 200a und ein Pufferhartmaskenmuster 202a unter jedem Leermaskenmuster 205 durch den Ätzvorgang unter Verwendung der Maskenmuster 205 gebildet werden. Aufgrund der Form des Maskenmusters 205 können das untere leitfähige Muster 200a und das Pufferhartmaskenmuster 202a isolierte Formen haben.
  • Bezug nehmend auf die 17A, 17B und 17C können die Maskenmuster 205 entfernt werden, um die Pufferhartmaskenmuster 202a freizulegen. Nachfolgend kann eine leitfähige Kontaktschicht auf dem Substrat 100 gebildet werden, um die Öffnungen 210 und die konkaven Bereiche 210p zu füllen. Die leitfähige Kontaktschicht kann geätzt werden, bis die Pufferhartmaskenmuster 202 freiliegend sind. Wie in den 17B und 17C veranschaulicht ist, kann eine obere Oberfläche der planarisierten leitfähigen Kontaktschicht 215 niedriger sein als obere Oberflächen der Pufferhartmaskenmuster 202a. Die planarisierte leitfähige Kontaktschicht 215 kann mit den ersten Source-/Drainbereichen SD1 verbunden sein. Die planarisierte leitfähige Kontaktschicht 215 kann in Kontakt mit Seitenwänden der unteren leitfähigen Muster 200a sein. Die planarisierte leitfähige Kontaktschicht 215 kann aus einem dotierten Halbleitermaterial gebildet sein (beispielsweise dotiertes Silizium). Das erfinderische Konzept ist jedoch nicht darauf beschränkt. Die planarisierte leitfähige Kontaktschicht 215 kann aus einem anderen leitfähigem Material gebildet sein.
  • Bezug nehmend auf die 18A, 18B und 18C können die Pufferhartmaskenmuster 202a entfernt werden, um die unteren leitfähigen Muster 200a freizulegen. Die obere Oberfläche der planarisierten leitfähigen Kontaktschicht 215 kann im Wesentlichen koplanar mit oberen Oberflächen der unteren leitfähigen Muster 200a sein.
  • Eine obere leitfähige Schicht 220 kann an den unteren leitfähigen Muster 220a und der planarisierten leitfähigen Kontaktschicht 215 gebildet werden. Die obere leitfähige Schicht 220 kann in Kontakt mit den unteren leitfähigen Muster 220a und der planarisierten leitfähigen Kontaktschicht 215 sein. Die obere leitfähige Schicht 220 kann wenigstens eines eines Metalls (beispielsweise Wolfram, Aluminium, Titan und/oder Tantal), eines leitfähigen Metallnitrids (beispielsweise Titannitrid, Tantalnitrid und/oder Wolframnitrid) und einer Metall-Halbleiterverbindung (beispielsweise einem Metallsilizid) aufweisen.
  • Eine Verdrahtungsdeckisolierschicht 140 kann auf der oberen leitfähigen Schicht 220 gebildet sein. Die Verdrahtungsdeckisolierschicht 140 kann aus einem Nitrid (beispielsweise Siliziumnitrid) und/oder einem Oxinitrid (beispielsweise Siliziumoxinitrid) gebildet sein.
  • Verdrahtungsmaskenmuster 145 können auf der Verdrahtungsdeckisolierschicht 140 gebildet sein. Die Verdrahtungsmaskenmuster 145 können sich in der zweiten Richtung D2 erstrecken, um die Gateelektroden GE zu kreuzen. Jedes der Verdrahtungsmaskenmuster 145 kann über ersten Source-/Drainbereichen SD1, welche in einer Linie entlang der zweiten Richtung D2 angeordnet sind, angeordnet sein. Eine Breite des Verdrahtungsmaskenmusters 145 kann geringer sein als eine Breite der Öffnung 210 in der ersten Richtung D1.
  • Nachfolgend werden Vorgänge unter Bezugnahme auf die 19A, 19B und 19C beschrieben werden. Bezug nehmend auf die 19A, 19B und 19C können die Verdrahtungsdeckisolierschicht 140, die obere leitfähige Schicht 220, die unteren leitfähigen Muster 220a und die planarisierte leitfähige Kontaktschicht 215 unter Verwendung der Verdrahtungsmaskenmuster 145 gemustert werden, um Verdrahtungsmuster 150a zu bilden.
  • Jedes der Verdrahtungsmuster 150a kann Kontaktmuster 215a, untere leitfähige Segmente 200b, einen leitfähigen Draht beziehungsweise eine leitfähige Verdrahtung 220a und ein Verdrahtungsdeckmuster 140a aufweisen. Die Kontaktmuster 215a und die unteren leitfähigen Segmente 200b des Verdrahtungsmusters 150a können alternierend in der zweiten Richtung D2 angeordnet sein und können in Kontakt miteinander sein. Die leitfähige Verdrahtung 220a kann sich in der zweiten Richtung D2 erstrecken und kann an den Kontaktmustern 215a und den unteren leitfähigen Segmenten 200b angeordnet sein. Das Verdrahtungsdeckmuster 140a kann an der leitfähigen Verdrahtung 220a angeordnet sein. Das untere leitfähige Segment 200b kann beide Seitenwände jeweils angeordnet beziehungsweise ausgefluchtet mit beiden Seitenwänden der leitfähigen Verdrahtung 220a haben. Ähnlich kann das Kontaktmuster 215a beide Seitenwände jeweils ausgerichtet beziehungsweise ausgefluchtet mit den beiden Seitenwänden der leitfähigen Verdrahtung 220a haben.
  • Die Kontaktmuster 215a können jeweils in den Öffnungen 210 angeordnet sein. Die Kontaktmuster 215a können mit jeweils den ersten Source-/Drainbereichen SD1 verbunden sein. Die planarisierte leitfähige Kontaktschicht 215, welche die konkaven Bereiche 210p füllt, wird durch den Ätzvorgang unter Verwendung des Verdrahtungsmaskenmusters 145 entfernt. Demnach sind die Kontaktmuster 215a vollständig voneinander getrennt. Eine Breite des Kontaktmusters 215a in der ersten Richtung D1 kann kleiner sein als die Breite der Öffnung 210 in der ersten Richtung D1.
  • Ein Beispiel des Musterungsvorgangs unter Verwendung der Verdrahtungsmaskenmuster 145 wird hierin nachstehend beschrieben werden. Die Verdrahtungsdeckisolierschicht 140 kann unter Verwendung der Verdrahtungsmaskenmuster 145 als Ätzmasken geätzt werden, wodurch die Verdrahtungsdeckmuster 140a gebildet werden. Die obere leitfähige Schicht 220, die unteren leitfähigen Muster 200a und die planarisierte leitfähige Kontaktschicht 215 können geätzt werden unter Verwendung der Verdrahtungsdeckmuster 140a als Ätzmasken, wodurch die Verdrahtungsmuster 150a gebildet werden. Die Verdrahtungsmaskenmuster 145 können nach der Bildung der Verdrahtungsdeckmuster 140a oder nach der Bildung der Verdrahtungsmuster 150a entfernt werden.
  • Nachfolgend kann eine isolierende Abstandshalterschicht winkelgetreu auf dem Substrat 100 gebildet werden. Zu dieser Zeit kann die isolierende Abstandshalterschicht beziehungsweise Abstandschicht die konkaven Bereiche 210p füllen. Die isolierende Abstandshalterschicht kann anisotrop geätzt werden, um isolierende Abstandshalter 155 an beiden Seitenwänden jedes der Verdrahtungsmuster 150a jeweils zu bilden. Zu dieser Zeit kann ein Rückstand 155a der isolierenden Abstandshalterschicht in dem konkaven Bereich 210p verbleiben. Die isolierende Abstandhalterschicht kann aus einem Nitrid (beispielsweise Siliziumnitrid) und/oder einem Oxinitrid (beispielsweise Siliziumoxinitrid) gebildet werden. Auch wenn sowohl die isolierende Abstandshalterschicht als auch das Gatedeckmuster 120c aus Siliziumnitrid gebildet werden, kann eine Grenzfläche existieren und kann deutlich zwischen dem Rückstand 155a der isolierenden Abstandshalterschicht und dem Gatedeckmuster 120c gezeigt werden. Die innere Oberfläche des konkaven Bereichs 210p, welche den Rückstand 155a berührt, kann zu der Grenzfläche des Rückstands 155a und des Gatedeckmusters 120c entsprechen. Das heißt, die Grenzfläche kann zwischen der inneren Oberfläche des konkaven Bereichs 210p und dem Rückstand 155a existieren. Der isolierende Abstandshalter 155 kann einen Raum zwischen der Seitenwand des Kontaktmusters 215a und der Seitenwand der Öffnung 210 füllen.
  • Als Nächstes können die Vorgänge, welche unter Bezugnahme auf die 11A bis 11C und 12A bis 12C beschrieben sind, durchgeführt werden. Demnach können die vergrabenen Kontaktlöcher 170 unter Verwendung der Isolierzäune 165 und der füllenden Säulen 160 gebildet werden. Wenn die vergrabenen Kontaktlöcher 170 gebildet werden, können die Hartmaskensegmente 105 geätzt werden, um Isoliermuster beziehungsweise isolierende Muster 105b unter den unteren leitfähigen Segmenten 200b zu bilden. Die vergrabenen Kontaktanschlüsse 175 können gebildet werden, um die vergrabenen Kontaktlöcher 170 jeweils zu füllen. Die isolierende Zwischenschicht 180, die leitfähigen Anschlüsse 185 und die Datenspeicherteile DS können gebildet werden. Die Datenspeicherteile DS können elektrisch mit den zweiten Source-/Drainbereichen SD2, welche in den Randabschnitten A2 der aktiven Abschnitte AT gebildet sind, jeweils durch die leitfähigen Anschlüsse 185 und die vergrabenen Kontaktanschlüsse 175 verbunden sein. Demnach kann die Halbleitervorrichtung, welche in den 19A bis 19C veranschaulicht ist, realisiert werden.
  • Als Nächstes wird die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform unter Bezugnahme auf die 19A bis 19C beschrieben werden. Zum Zweck der Erleichterung und Vereinfachung in der Erklärung werden die vorstehend erwähnten Beschreibungen ausgelassen oder kurz erwähnt werden. Das heißt, Merkmale der Halbleitervorrichtung werden hauptsächlich beschrieben werden.
  • 19A ist eine Draufsicht, welche eine Halbleitervorrichtung gemäß anderen Ausführungsformen des erfinderischen Konzepts veranschaulicht. 19B ist eine Querschnittsansicht, aufgenommen entlang Linien I-I' und II-II' der 19A. 19C ist eine Querschnittsansicht, aufgenommen entlang Linien III-III' und IV-IV' der 19A.
  • Bezug nehmend wiederum auf die 19A, 19B und 19C kreuzen die Gaterinnen 107 die aktiven Abschnitte AT und die Vorrichtungsisoliermuster 102 des Substrats 100, wie in der vorangehend erwähnten Ausführungsform erwähnt ist (beispielsweise der ersten Ausführungsform). Die Gateelektroden GE sind jeweils in den Gaterinnen 107 angeordnet. Die oberen Oberflächen der Gateelektroden GE sind niedriger als die oberen Oberflächen der ausgesparten mittleren Abschnitte A1 der aktiven Abschnitte AT. Die ausgesparten mittleren Abschnitte A1 der aktiven Abschnitte AT sind niedriger als die oberen Oberflächen der Randabschnitte A2 der aktiven Abschnitte AT.
  • Die Gatedeckmuster 120c können die Gaterinnen 107 auf den Gateelektroden GE jeweils füllen. Die Gatedeckmuster 120c können sich außerhalb der Gaterinnen 107 erstrecken, sodass sie miteinander ohne eine Grenzfläche dazwischen verbunden sind. Demnach können die verbundenen sich erstreckenden Abschnitte der Gatedeckmuster 120 eine vereinigte Körpererweiterung konstituieren. Wie in 19C veranschaulicht ist, kann der verbundene Abschnitt der sich erstreckenden Abschnitte der Gatedeckmuster 120 an dem Vorrichtungsisoliermuster 102 zwischen den Gaterinnen 107 angeordnet sein. Die obere Oberfläche des Vorrichtungsisoliermusters 102 und dem verbundenen Abschnitt der Gatedeckmuster 120c ist niedriger als die obere Oberfläche des Randabschnitts A2 des aktiven Abschnitts AT.
  • Die eine vereinigte Körpererweiterung der Gatedeckmuster 120c kann die Öffnungen 210 definieren beziehungsweise begrenzen, welche die ersten Source-/Drainbereiche, welche in den ausgesparten mittleren Abschnitten A1 der aktiven Abschnitte AT jeweils gebildet sind, freilegen. Ein oberes Ende der einen vereinigten Körpererweiterung der Gatedeckmuster 120c ist höher als die oberen Oberflächen der Randabschnitte A2 der aktiven Abschnitte AT. Die Gatedeckmuster 120 und die eine vereinigte Körpererweiterung davon sind detaillierter in den 16A, 16B und 16C veranschaulicht.
  • Die konkaven Bereiche 210p können in den Gatedeckmustern 120c auf den Gateelektroden GE gebildet sein. Die konkaven Bereiche 210p können lateral mit den Öffnungen 210 verbunden sein. Die Öffnungen 210 können miteinander durch die konkaven Bereiche 210p verbunden sein. In einigen Ausführungsformen kann die Bodenoberfläche des konkaven Bereichs 210p höher sein als die Bodenoberfläche der Öffnung 210.
  • Die Verdrahtungsmuster 150a können auf dem Substrat 100 angeordnet sein. Die Verdrahtungsmuster 150a können sich in der zweiten Richtung D2 erstrecken. Jedes der Verdrahtungsmuster 150a kann elektrisch mit den ersten Source-/Drainbereichen SD1 verbunden sein, welche in einer Linie in der zweiten Richtung D2 angeordnet sind. Die isolierenden Abstandshalter 155 können an beiden Seitenwänden jedes der Verdrahtungsmuster 150a jeweils angeordnet sein.
  • Die Kontaktmuster 215a jedes Verdrahtungsmusters 150a können in den Öffnungen 210, welche in einer Linie in der zweiten Richtung D2 jeweils angeordnet sind, angeordnet sein. Eine Breite des Kontaktmusters 215a in der ersten Richtung D1 kann geringer sein als eine Breite der Öffnung 210 in der ersten Richtung D1. Isolatoren 155a können jeweils die konkaven Bereiche 210p füllen. Die Isolatoren 155a können elektrisch die Kontaktmuster 215a voneinander trennen. Die Isolatoren 155a sind aus demselben Material wie die isolierenden Abstandshalter 155 gebildet.
  • Das Isoliermuster 105b kann zwischen jedem der unteren leitfähigen Segmente 200b des Verdrahtungsmusters 150a und dem Vorrichtungsisoliermuster 102 angeordnet sein. Das obere Ende der einen vereinigten Körpererweiterung der Gatedeckmuster 120c kann auf im Wesentlichen demselben Niveau wie die obere Oberfläche des Isoliermusters 105b angeordnet sein. Die obere Oberfläche des Kontaktmusters 215a ist höher als die obere Oberfläche des Isoliermusters 105b.
  • Andere Elemente der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform können dieselben sein wie oder ähnlich zu entsprechenden Elementen der vorstehend erwähnten Ausführungsform (das heißt der ersten Ausführungsform). Die Datenspeicherteile DS der 19A bis 19C können als die Datenspeicherteile DSa der 13a oder der Datenspeicherteil DSb der 13B realisiert sein.
  • [Dritte Ausführungsform]
  • In der vorliegenden Ausführungsform werden dieselben Elemente wie in den voranstehend erwähnten Ausführungsformen (beispielsweise der zweiten Ausführungsform) beschrieben sind durch dieselben Bezugszahlen oder dieselben Bezugszeichen angezeigt werden. Für den Zweck der Erleichterung und Vereinfachung in der Erklärung werden die Beschreibungen derselben Elemente wie in den vorstehend erwähnten Ausführungsformen (beispielsweise der zweiten Ausführungsform) ausgelassen oder kurz erwähnt werden. Das heißt, Unterschiede zwischen der vorliegenden Ausführungsform und den voranstehend erwähnten Ausführungsformen (beispielsweise der zweiten Ausführungsform) werden hierin nachstehend hauptsächlich beschrieben werden.
  • Die 20A bis 23A sind Draufsichten, welche ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß noch anderen Ausführungsformen des erfinderischen Konzepts veranschaulichen. Die 20B bis 23B sind Querschnittsansichten, aufgenommen entlang Linien I-I' und II-II' der 20A bis 23A jeweils. Die 20C bis 23C sind Querschnittsansichten, jeweils aufgenommen entlang Linien III-III' und IV-IV' der 20A bis 23A. Ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform kann die Vorgänge aufweisen, welche unter Bezugnahme auf die 14A, 14B und 14C in der zweiten Ausführungsform beschrieben sind.
  • Bezug nehmend auf die 14A, 14B, 14C, 20A, 20B und 20C kann eine Maskenschicht 300 auf der Pufferhartmaskenschicht 202 gebildet werden. Die Maskenschicht 300 kann gemustert werden, um Maskenlöcher 305 zu bilden, welche jeweils Abschnitte der Pufferhartmaskenschicht 202 freilegen. Die Maskenlöcher 305 können jeweils mit den ersten Source-/Drainbereichen SD1 überlappen. Die Maskenlöcher 305 sind voneinander vollständig beabstandet. In anderen Worten gesagt kann jedes der Maskenlöcher 305 eine Form eines geschlossenen Kreises in einer Draufsicht haben. Die Maskenschicht 300 kann aus demselben Material wie die Maskenmuster 205 der 15A bis 15C gebildet sein.
  • Bezug nehmend auf die 21A, 21B und 21C können die Pufferhartmaskenschicht 202, die untere leitfähige Schicht 200 und die planarisierte Gatedeckisolierschicht 120a nacheinander folgen beziehungsweise sukzessive geätzt werden unter Verwendung der Maskenschicht 300, welche die Maskenlöcher 305 hat, als eine Ätzmaske, wodurch Öffnungen 310 gebildet werden, welche die ersten Source-/Drainbereiche SD1 (das heißt die ausgesparten mittleren Abschnitte A1 der aktiven Abschnitte AT) jeweils freilegen. Zu dieser Zeit können Gatedeckmuster 120k gebildet werden. Die Gatedeckmuster 120k können die Gaterinnen 107 an den Gateelektroden GE jeweils füllen. Zusätzlich können die Gatedeckmuster 120k sich außerhalb der Gaterinnen 107 erstrecken, sodass sie miteinander ohne Grenzfläche dazwischen verbunden sind. Die sich erstreckenden Abschnitte der Gatedeckmuster 120k können eine vereinigte Körpererweiterung konstituieren. Die eine vereinigte Körpererweiterung der Gatedeckmuster 120k kann die Öffnungen 310 definieren beziehungsweise begrenzen.
  • In der vorliegenden Ausführungsform wird der konkave Bereich 210p der zweiten Ausführungsform aufgrund der Form der Maskenschicht 300, welche die Maskenlöcher 305 hat, nicht gebildet. In anderen Worten gesagt können die Öffnungen 310 vollständig voneinander getrennt sein beziehungsweise werden. Die Maskenschicht 300 kann nach dem Bilden der Öffnungen 310 entfernt werden.
  • Bezug nehmend auf die 22A, 22B und 22C kann eine leitfähige Kontaktschicht gebildet werden, um die Öffnungen 310 zu füllen, und dann kann die leitfähige Kontaktschicht geätzt werden, um Kontaktanschlüsse 315, welche die Öffnungen 310 jeweils füllen, zu bilden. Die Kontaktanschlüsse 315 können mit den ersten Source-/Drainbereichen SD1 jeweils verbunden werden. Obere Abschnitte von Seitenwänden der Kontaktanschlüsse 315 können in Kontakt mit der unteren leitfähigen Schicht 200 sein. Die Kontaktanschlüsse 315 können aus demselben Material gebildet werden wie die planarisierte leitfähige Kontaktschicht 215 der zweiten Ausführungsform. Als Nächstes kann die Pufferhartmaskenschicht 202 entfernt werden. Obere Oberflächen der Kontaktanschlüsse 315 können im Wesentlichen koplanar mit der oberen Oberfläche der unteren leitfähigen Schicht 200 vor oder nach dem Entfernen der Pufferhartmaskenschicht 202 sein.
  • Bezug nehmend auf die 23A, 23B und 23C können nachfolgend die obere leitfähige Schicht 220, die Verdrahtungsdeckisolierschicht 140 und die Verdrahtungsmaskenmuster 145 der 18A bis 18C gebildet werden. Die Verdrahtungsdeckisolierschicht 140, die obere leitfähige Schicht 220, die untere leitfähige Schicht 200 und die Kontaktanschlüsse 315 können unter Verwendung der Verdrahtungsmaskenmuster 145 gemustert werden, um Verdrahtungsmuster 150a' zu bilden.
  • Jedes der Verdrahtungsmuster 150a' kann untere leitfähige Segmente 200b', Kontaktmuster 315a, eine leitfähige Verdrahtung beziehungsweise einen leitfähigen Draht 220a und ein Verdrahtungsdeckmuster 140a aufweisen. Die unteren leitfähigen Segmente 200b und die Kontaktmuster 315a jedes Verdrahtungsmusters 150a' können alternierend in der zweiten Richtung D2 angeordnet sein. Die unteren leitfähigen Segmente 200b' können in Kontakt mit den Kontaktmustern 315a sein. Die leitfähige Verdrahtung beziehungsweise der leitfähige Draht 220a kann an den unteren leitfähigen Segmenten 200b' angeordnet sein, und die Kontaktmuster 315a können sich in der zweiten Richtung D2 erstrecken. Das Verdrahtungsdeckmuster 140a kann an der leitfähigen Verdrahtung 220a angeordnet sein und kann sich in der zweiten Richtung D2 erstrecken.
  • Das Kontaktmuster 315a kann beide Seitenwände jeweils ausgerichtet beziehungsweise ausgefluchtet mit beiden Seitenwänden der leitfähigen Verdrahtung 220a haben. Zusätzlich kann das untere leitfähige Segment 200b' ebenso beide Seitenwände jeweils ausgerichtet beziehungsweise ausgefluchtet mit den Seitenwänden der leitfähigen Verdrahtung 220a haben. Eine Breite des Kontaktmusters 315a in der ersten Richtung D1 kann geringer sein als eine Breite der Öffnung 310 in der ersten Richtung D1. Eine Seitenwand des Kontaktmusters 315a, welche in Kontakt mit dem unteren leitfähigen Segment 200b' ist, kann konvex in Richtung des unteren leitfähigen Segments 200b aufgrund der Form des Maskenlochs 305 in einer Draufsicht sein.
  • Nachfolgende Vorgänge werden unter Bezugnahme auf die 24A, 24B und 24C beschrieben werden. Bezug nehmend auf die 24A bis 24C können isolierende Abstandshalter 155 an beiden Seitenwänden jedes Verdrahtungsmusters 150a' jeweils gebildet werden. Der isolierende Abstandshalter 155 kann einen Raum zwischen der Öffnung 310 und dem Kontaktmuster 315a füllen.
  • Als Nächstes können die Vorgänge, welche unter Bezugnahme auf die 11A bis 11C und 12A bis 12C beschrieben sind, durchgeführt werden, um die Isolierzäune 165, die vergrabenen Kontaktlöcher 170, die vergrabenden Kontaktanschlüsse 175, welche jeweils mit den zweiten Source-/Drainbereichen SD2 verbunden sind, die isolierende Zwischenschicht 180 und die leitfähigen Anschlüsse 185 zu bilden. Nachfolgend können die Datenspeicherteile DSa der 13a an der isolierenden Zwischenschicht 180 gebildet werden. Demnach kann die Halbleitervorrichtung der 24A bis 24C realisiert werden. In anderen Ausführungsformen können die Datenspeicherteile DSb der 13B durch die Datenspeicherteile DSa der 24A bis 24C substituiert werden.
  • Als Nächstes wird die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform unter Bezugnahme auf die 24A bis 24C beschrieben werden. Zum Zweck der Erleichterung und Vereinfachung in der Erklärung werden die vorstehend erwähnten Beschreibungen ausgelassen oder kurz erwähnt werden.
  • 24A ist eine Draufsicht, welche eine Halbleitervorrichtung gemäß noch anderen Ausführungsformen des erfinderischen Konzepts veranschaulicht. 24B ist eine Querschnittsansicht, aufgenommen entlang Linien I-I' und II-II' der 24A. 24C ist eine Querschnittsansicht, aufgenommen entlang Linien III-III' und IV-IV' der 24A.
  • Bezug nehmend auf die 24A, 24B und 24C füllen die Gatedeckmuster 120k die Gaterinnen 107 an den Gateelektroden GE jeweils. Die Gatedeckmuster 120k können sich außerhalb der Gaterinnen 107 erstrecken, sodass sie miteinander ohne eine Grenzfläche dazwischen verbunden sind. Die verbundenen sich erstreckenden Abschnitte der Gatedeckmuster 120k können eine vereinigte Körpererweiterung konstituieren. Die eine vereinigte Körpererweiterung der Gatedeckmuster 120k kann die Öffnungen 310, welche jeweils die ersten Source-/Drainbereiche SD1 freilegen, definieren beziehungsweise begrenzen. Der konkave Bereich 210p der zweiten Ausführungsform wird in den Gatedeckmustern 120k nicht gebildet. Die Öffnungen 310 sind voneinander vollständig getrennt. Ein oberes Ende des sich erstreckenden Abschnitts des Gatedeckmusters 120k ist höher die obere Oberfläche des Randabschnitts A2 des aktiven Abschnitts AT.
  • Die Verdrahtungsmuster 150a' können auf dem Substrat 100 angeordnet sein. Jedes der Verdrahtungsmuster 150a' kann die Kontaktmuster 315a aufweisen, welche in den Öffnungen 310 angeordnet sind, welche in der zweiten Richtung D2 jeweils angeordnet sind. Die leitfähige Verdrahtung 220a jedes der Verdrahtungsmuster 150a' kann elektrisch mit den ersten Source-/Drainbereichen SD1 durch die ersten Kontaktmuster 315a verbunden sein.
  • Das obere Ende des sich erstreckenden Abschnitts des Gatedeckmusters 120k kann auf im Wesentlichen demselben Niveau wie die obere Oberfläche des isolierenden Musters 105b angeordnet sein, welches zwischen dem unteren leitfähigen Segment 200b' des Verdrahtungsmusters 150a' und dem Vorrichtungsisoliermuster 102 angeordnet ist.
  • Andere Elemente der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform können dieselben sein wie oder ähnlich zu entsprechenden Elementen der ersten und zweiten Ausführungsformen, welche obenstehend beschrieben sind.
  • Die Halbleitervorrichtungen in den vorangehend erwähnten Ausführungsformen können unter Verwendung verschiedener Einhausungstechniken gekapselt sein. Beispielsweise können die Halbleitervorrichtungen gemäß den voransehend erwähnten Ausführungsformen unter Verwendung einer beliebigen einer package on package (POP) Technik, einer ball grid arrays (BGAs) Technik, einer chip scale packages (CSPs) Technik, einer plastic leaded chip carrier (PLCC) Technik, einer plastic dual in-line package (PDIP) Technik, einer die in waffle pack Technik, einer die in wafer form Technik, einer chip on board (COB) Technik, einer ceramic dual in-line package (CERDIP) Technik, einer plastic metric quad flat package (PMQFP) Technik, einer plastic quad flat package (PQFP) Technik, einer small outline package (SOP) Technik, einer shrink small outline package (SSOP) Technik, einer thin small outline package (TSOP) Technik, einer thin quad flat package (TQFP) Technik, einer system in package (SIP) Technik, einer multi-chip package (MCP) Technik, einer wafer-level fabricated package (WFP) Technik and einer wafer-level processed stack package (WSP) Technik gekapselt sein.
  • Die Einhausung, in welcher die Halbleitervorrichtungen gemäß einer der obigen Ausführungsformen montiert beziehungsweise angebracht ist kann weiterhin wenigstens eine Vorrichtung (beispielsweise einen Controller und/oder eine Logikvorrichtung) aufweisen, welche die Halbleitervorrichtung gemäß Ausführungsformen des erfinderischen Konzepts steuert.
  • 25 ist ein schematisches Blockschaltbild, welches ein Beispiel von elektronischen Systemen veranschaulicht, welche Halbleitervorrichtungen gemäß Ausführungsformen des erfinderischen Konzepts aufweisen.
  • Bezug nehmend auf 25 kann ein elektronisches System 1100 gemäß einer Ausführungsform des erfinderischen Konzepts einen Controller beziehungsweise eine Steuerung 1110, eine Eingabe-/Ausgabe(I/O = Input/Output)-Einheit 1120, eine Speichervorrichtung 1130, eine Schnittstelleneinheit 1140 und einen Datenbus 1150 aufweisen. Wenigstens zwei des Controllers 1110, der I/O-Einheit 1120, der Speichervorrichtung 1130 und der Schnittstelleneinheit 1140 können miteinander über den Datenbus 1150 kommunizieren. Der Datenbus 1150 kann einem Pfad beziehungsweise Weg entsprechen, über welchen elektrische Signale übertragen werden.
  • Der Controller 1110 kann wenigstens einen eines Mikroprozessor, eines digitalen Signalprozessor, eines Mikrocontrollers oder anderer Logikvorrichtungen aufweisen, welche eine ähnliche Funktion zu einem des Mikroprozessors, des digitalen Signalprozessors und des Mikrocontrollers haben. Die I/O-Einheit 1120 kann ein Keypad, eine Tastatur und/oder eine Anzeigevorrichtung aufweisen. Die Speichervorrichtung 1130 kann Daten und/oder Befehle speichern. Die Speichervorrichtung 1130 kann wenigstens eine der Halbleitervorrichtungen gemäß den Ausführungsformen, welche obenstehend beschrieben sind, aufweisen. Die Schnittstelleneinheit 140 kann elektrische Daten zu einem Kommunikationsnetzwerk übertragen oder kann elektrische Daten von einem Kommunikationsnetzwerk empfangen. Die Schnittstelleneinheit 1140 kann drahtlos oder mit Kabel arbeiten. Beispielsweise kann die Schnittstelleneinheit 1140 eine Antenne für eine drahtlose Kommunikation oder einen Transceiver für eine Kabelkommunikation aufweisen. Obwohl in den Zeichnungen nicht gezeigt, kann das elektronische System 1100 weiterhin eine schnelle DRAM-Vorrichtung und/oder eine schnelle SRAM-Vorrichtung aufweisen, welche als ein Cache-Speicher zum Verbessern eines Betriebs des Controllers 1110 agiert.
  • Das elektronische System 1100 kann auf einen persönlichen digitalen Assistenten (PDA = Personal Digital Assistant), einen tragbaren Computer, ein Webtablet, ein drahtloses Telefon, ein Mobiltelefon, eine digitale Musikabspielvorrichtung, eine Speicherkarte oder andere elektronische Produkte angewandt werden. Die anderen elektronischen Produkte können Informationsdaten drahtlos empfangen oder übertragen.
  • 26 ist ein schematisches Blockschaltbild, welches ein Beispiel von Speicherkarten veranschaulicht, welche Halbleitervorrichtungen gemäß Ausführungsformen des erfinderischen Konzepts aufweisen.
  • Bezug nehmend auf 26 kann eine Speicherkarte 1200 gemäß einer Ausführungsform des erfinderischen Konzepts eine Speichervorrichtung 1210 aufweisen. Die Speichervorrichtung 1210 kann wenigstens eine der Halbleitervorrichtungen gemäß den Ausführungsformen, welche obenstehend erwähnt sind, aufweisen. Die Speicherkarte 1200 kann einen Speichercontroller 1220 aufweisen, welcher eine Datenkommunikation zwischen einem Host und der Speichervorrichtung 1210 steuert.
  • Der Speichercontroller 1220 kann eine zentrale Verarbeitungseinheit (CPU = Central Processing Unit) 1222 aufweisen, welche den Gesamtbetrieb der Speicherkarte 1200 steuert. Zusätzlich kann der Speichercontroller 1220 eine SRAM-Vorrichtung 1221, welche als ein Betriebsspeicher der CPU 1222 verwendet wird, aufweisen. Darüber hinaus kann der Speichercontroller 1220 weiterhin eine Hostschnittstelleneinheit 1223 und Speicherschnittstelleneinheit 1225 aufweisen. Die Hostschnittstelleneinheit 1223 kann konfiguriert sein, sodass sie ein Datenkommunikationsprotokoll zwischen der Speicherkarte 1200 und dem Host aufweist. Die Speicherschnittstelleneinheit 1225 kann den Speichercontroller 1220 zu der Speichervorrichtung 1210 verbinden. Der Speichercontroller 1220 kann weiterhin einen Fehlerüberprüfungs- und -korrektur (ECC = Error Check and Correction)-Block 1224 aufweisen. Der ECC-Block 1224 kann Fehler von Daten erfassen und korrigieren, welche aus der Speichervorrichtung 1210 ausgelesen werden. Auch wenn in den Zeichnungen nicht gezeigt, kann die Speicherkarte 1200 weiterhin eine Lesespeicher(ROM = Read Only Memory)-Vorrichtung aufweisen, welche Codedaten speichert, um mit dem Host zu kommunizieren beziehungsweise mit diesem eine Schnittstelle zu bilden. Die Speicherkarte 1200 kann als eine tragbare Datenspeicherkarte verwendet werden. Alternativ kann die Speicherkarte 1200 als Festkörperlaufwerke (SDD = Solid State Discs) realisiert werden, welche als Festplatten von Computersystemen verwendet werden.
  • Wie obenstehend beschrieben ist, werden, nachdem die Rinnen gebildet sind, der Abschnitt der Hartmaskenlinie und der Abschnitt des Substrats zwischen den Rinnen sukzessive beziehungsweise nacheinander folgend geätzt. Demnach können Seitenverhältnisse der Rinnen verringert werden, um die Prozessausbeute des Prozesses beziehungsweise Vorganges des Ätzens der leitfähigen Schicht, welche die Rinnen füllt, zu verbessern. Als ein Ergebnis können in hohem Maße integrierte Halbleitervorrichtungen realisiert werden, welche eine herausragende Zuverlässigkeit haben.
  • Während das erfinderische Konzept unter Bezugnahme auf beispielhafte Ausführungsformen beschrieben worden ist, wird es für Fachleute offensichtlich sein, dass verschiedene Änderungen und Abwandlungen getätigt werden können, ohne von dem Gedanken und Umfang des erfinderischen Konzepts abzuweichen. Demnach sollte verstanden werden, dass die obigen Ausführungsformen nicht beschränkend sondern veranschaulichend sind. Demnach ist der Umfang des erfinderischen Konzepts durch die breiteste zulässige Interpretation der folgenden Ansprüche und deren Äquivalente zu bestimmen und soll nicht durch die vorangehende Beschreibung beschränkt oder begrenzt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2013-0008125 [0001]

Claims (31)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren Folgendes aufweist: ein Bilden von Hartmaskenlinien (105) parallel zueinander auf einem Substrat (100); ein Ätzen des Substrats (100) zwischen den Hartmaskenlinien (105), um Rinnen (107) zu bilden; sukzessive ein Ätzen eines Abschnitts der Hartmaskenlinie (105) und eines Abschnitts des Substrats (100) zwischen den Rinnen (107), wobei eine obere Oberfläche des geätzten Abschnitts des Substrats (100) zwischen den Rinnen (107) höher ist als Bodenoberflächen der Rinnen (107); ein Bilden einer leitfähigen Schicht (115), welche die Rinnen (107) füllt; und ein Ätzen der leitfähigen Schicht (115), um in den Rinnen (107) jeweils leitfähige Muster (GE) zu bilden.
  2. Verfahren nach Anspruch 1, wobei obere Oberflächen der leitfähigen Muster (GE) niedriger sind als die obere Oberfläche des geätzten Abschnitts des Substrats (100) zwischen den Rinnen (107).
  3. Verfahren nach Anspruch 2, weiterhin aufweisend: ein Bilden einer Deckisolierschicht, welche die Rinnen (107) auf den leitfähigen Muster (GE) füllt.
  4. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren Folgendes aufweist: ein Bilden von Hartmaskenlinien (105), welche sich parallel in einer Richtung auf einem Substrat (100) erstrecken; ein Ätzen des Substrats (100) unter Verwendung der Hartmaskenlinien (105) als Ätzmasken, um Gaterinnen (107) zu bilden; sukzessive ein Ätzen eines Abschnitts der Hartmaskenlinie (105) und eines Abschnitts des Substrats (100) zwischen den Gaterinnen (107), wobei eine obere Oberfläche des geätzten Abschnitts des Substrats (100) zwischen den Gaterinnen (107) höher ist als Bodenoberflächen der Gaterinnen (107); ein Bilden einer Gateisolierschicht (112) an einer inneren Oberfläche jeder der Gaterinnen (107); ein Bilden einer leitfähigen Gateschicht (115), welche die Gaterinnen (107) füllt; und ein Ätzen der leitfähigen Gateschicht (115), um Gateelektroden (GE) in den Gaterinnen (107) jeweils zu bilden, wobei obere Oberflächen der Gateelektroden (GE) niedriger sind als die obere Oberfläche des geätzten Abschnitts des Substrats (100) zwischen den Gaterinnen (107).
  5. Verfahren nach Anspruch 4, weiterhin aufweisend: ein Bilden eines Vorrichtungsisoliermusters (102) in dem Substrat (100), um einen aktiven Abschnitt (AT) vor der Bildung der Hartmaskenlinien (105) zu definieren, wobei ein Paar von Gaterinnen (107) den aktiven Abschnitt (AT) kreuzt; wobei das sukzessive Ätzen des Abschnitts der Hartmaskenlinie (105) und des Abschnitts des Substrats (100) Folgendes aufweist: sukzessive ein Ätzen des Abschnitts der Hartmaskenlinie (105) und eines mittleren Abschnitts (A1) des aktiven Abschnitts (AT) zwischen dem Paar von Gaterinnen (107); und wobei der geätzte mittlere Abschnitt (A1) des aktiven Abschnitts (AT) der geätzte Abschnitt des Substrats (100) zwischen den Gaterinnen (107) ist.
  6. Verfahren nach Anspruch 5, wobei das sukzessive Ätzen des Abschnitts der Hartmaskenlinie (105) und des mittleren Abschnitts (A1) des aktiven Abschnitts (AT) Folgendes aufweist: ein Bilden einer Opferpufferschicht (109), welche die Gaterinnen (107) auf dem Substrat (100) füllt; ein Bilden von Maskenmustern (110), welche voneinander beabstandet sind, auf der Opferpufferschicht (109), wobei die Maskenmuster (110) Abschnitte der Hartmaskenlinien (105), welche beide Randabschnitte (A2) des aktiven Abschnitts (AT) bedecken, und Abschnitte der Hartmaskenlinien (105), welche an beiden Seiten des mittleren Abschnitts (A1) des aktiven Abschnitts (AT) in der einen Richtung angeordnet sind, bedecken; sukzessive ein Ätzen der Opferpufferschicht (109), der Hartmaskenlinien (105) und des mittleren Abschnitts (A1) des aktiven Abschnitts (AT) unter Verwendung der Maskenmuster (110) als Ätzmasken; und ein Entfernen der Maskenmuster und der Opferpufferschicht (109).
  7. Verfahren nach Anspruch 5, weiterhin aufweisend: ein winkelgetreues Bilden einer Gatedeckisolierschicht (120) auf dem Substrat (100) nach der Bildung der Gateelektroden (GE); und ein anisotropes Ätzen der Gatedeckisolierschicht (120;), um eine Öffnung (125) zu bilden, welche den geätzten mittleren Abschnitt (A1) des aktiven Abschnitts (AT) freilegt.
  8. Verfahren nach Anspruch 7, wobei eine Dicke der Gatedeckisolierschicht (120) gleich oder größer als eine Hälfte einer Breite der Gaterinne (107) ist; wobei die Dicke der Gatedeckisolierschicht (120) geringer ist als eine Hälfte eines Abstands zwischen den Hartmaskenlinien (105), welche die beiden Randabschnitte (A2) des aktiven Abschnitts (AT) bedecken; und wobei die Dicke der Gatedeckisolierschicht (120) geringer ist als eine Hälfte eines Abstands zwischen Abschnitten der Hartmaskenlinie (105), welche an den beiden Seiten des mittleren Abschnitts (A1) des aktiven Abschnitts (AT) zwischen dem Paar von Gaterinnen (107) verbleiben.
  9. Verfahren nach Anspruch 7, weiterhin aufweisend: ein Bilden eines Kontaktanschlusses (130), welcher die Öffnung (125) füllt; sequenziell ein Bilden einer leitfähigen Verdrahtungsschicht (135) und einer Verdrahtungsdeckisolierschicht (140) auf dem Substrat (100); und sukzessive ein Muster der Verdrahtungsdeckisolierschicht (140), der leitfähigen Verdrahtungsschicht (135) und des Kontaktanschlusses (130), um ein Verdrahtungsmuster (150) zu bilden, welches die Gateelektroden (GE) kreuzt.
  10. Verfahren nach Anspruch 5, weiterhin aufweisend: ein Bilden einer Gatedeckisolierschicht (120a), welche vollständig die Gaterinnen (107) auf den Gateelektroden (GE) und einen Aussparungsbereich (RR) auf dem geätzten mittleren Abschnitt (A1) des aktiven Abschnitts (AT) füllt; und ein Planarisieren der Gatedeckisolierschicht (120a) bis die verbleibenden Abschnitte (105a) der Hartmaskenlinien (105) freiliegend sind.
  11. Verfahren nach Anspruch 10, weiterhin aufweisend: ein Bilden einer unteren leitfähigen Schicht (200) auf dem Substrat (100), welches die planarisierte Gatedeckisolierschicht (120a) aufweist; ein Bilden von Maskenmustern (205), welche voneinander beabstandet sind, auf der unteren leitfähigen Schicht (200), wobei die Maskenmuster (205) die verbleibenden Abschnitte (105a) der Hartmaskenlinien (105) jeweils bedecken; ein Ätzen der unteren leitfähigen Schicht (200) und der planarisierten Gatedeckisolierschicht (120a) unter Verwendung der Maskenmuster (205) als Ätzmasken, um eine Öffnung (210) zu bilden, welche den geätzten mittleren Abschnitt (A1) des aktiven Abschnitts (AT), konkave Bereiche (210p) in der Gatedeckisolierschicht (120) an den Gateelektroden (GE) und untere leitfähige Muster (200a) freilegt; und ein Entfernen der Maskenmuster (205).
  12. Verfahren nach Anspruch 11, weiterhin aufweisend: ein Bilden einer leitfähigen Kontaktschicht (215), welche die Öffnung (210) und die konkaven Bereiche (210p) füllt; ein Planarisieren der leitfähigen Kontaktschicht (215); sequenziell ein Bilden einer oberen leitfähigen Schicht (220) und einer Verdrahtungsdeckisolierschicht (140) auf der planarisierten leitfähigen Kontaktschicht (215) und den unteren leitfähigen Muster (200a); und ein Muster der Verdrahtungsdeckisolierschicht (140), der oberen leitfähigen Schicht (220), der planarisierten leitfähigen Kontaktschicht (215) und der unteren leitfähigen Muster (200a), um ein Verdrahtungsmuster (150a) zu bilden, und um die planarisierte leitfähige Kontaktschicht (215), welche in den konkaven Bereichen (210p) angeordnet ist, zu entfernen.
  13. Verfahren nach Anspruch 12, weiterhin aufweisend: ein winkelgetreues Bilden einer isolierenden Abstandshalterschicht an dem Substrat (100); und ein anisotropes Ätzen der isolierenden Abstandshalterschicht, um isolierende Abstandshalter (155) an beiden Seitenwänden des Verdrahtungsmusters (150a) jeweils zu bilden, wobei Abschnitte der isolierenden Abstandshalterschicht (155a) in den konkaven Bereichen (210p) nach der Bildung der isolierenden Abstandshalter (155) verbleiben.
  14. Verfahren nach Anspruch 10, weiterhin aufweisend: ein Bilden einer unteren leitfähigen Schicht (200) auf dem Substrat (100), welches die planarisierte Gatedeckisolierschicht (120a) hat; ein Bilden einer Maskenschicht (300), welche ein Maskenloch (305) auf der unteren leitfähigen Schicht (200) hat, wobei das Maskenloch (305) mit dem geätzten mittleren Abschnitt (A1) des aktiven Abschnitts (AT) überlappt; ein Ätzen der unteren leitfähigen Schicht (200) und der planarisierten Gatedeckisolierschicht (120a) unter Verwendung der Maskenschicht (300) als eine Ätzmaske, um eine Öffnung (310) zu bilden, welche den geätzten mittleren Abschnitt (A1) des aktiven Abschnitts (AT) freilegt; und ein Entfernen der Maskenschicht (300).
  15. Verfahren nach Anspruch 14, weiterhin aufweisen: ein Bilden eines Kontaktanschlusses (315), welcher die Öffnung (310) füllt; ein sequenzielles Bilden einer oberen leitfähigen Schicht (220a) und einer Verdrahtungsdeckisolierschicht (140a) auf dem Substrat (100); und ein Muster der Verdrahtungsdeckisolierschicht (140a), der oberen leitfähigen Schicht (220a), des Kontaktanschlusses (315) und der unteren leitfähigen Schicht, um ein Verdrahtungsmuster (150a) zu bilden.
  16. Verfahren nach Anspruch 5, weiterhin aufweisend: ein Bilden eines ersten Source-/Drainbereichs (SD1) in dem geätzten mittleren Abschnitts (A1) des aktiven Abschnitts (AT) und einer zweiten Source-/Drain (SD2) in einem Randabschnitt des aktiven Abschnitts (AT); und ein Bilden eines Datenspeicherteils (DS), welcher elektrisch mit dem zweiten Source-/Drainbereich (SD2) verbunden ist.
  17. Halbleitervorrichtung, die Folgendes aufweist: ein Vorrichtungsisoliermuster (102), welches in einem Substrat (100) angeordnet ist, um einen aktiven Abschnitt (AT) zu definieren; ein Paar von Gateelektroden (GE), welche in einem Paar von Gaterinnen (107), welches den aktiven Abschnitt (AT) kreuzt, jeweils angeordnet sind, wobei eine obere Oberfläche eines mittleren Abschnitts (A1) des aktiven Abschnitts (AT) zwischen dem Paar von Gaterinnen (107) niedriger ist als obere Oberflächen von beiden Randabschnitten des aktiven Abschnitts (AT), und wobei obere Oberflächen der Gateelektroden (GE) niedriger sind als die obere Oberfläche des mittleren Abschnitts (A1) des aktiven Abschnitts (AT); eine Gateisolierschicht (112), welche zwischen jeder der Gateelektroden (GE) und einer inneren Oberfläche jeder der Gaterinnen (107) angeordnet ist; und Gatedeckmuster (120; 120c), welche die Gaterinnen (107) auf den Gateelektroden (GE) jeweils füllen, wobei die Gatedeckmuster (120) sich außerhalb der Gaterinnen (107) erstrecken, um miteinander ohne eine Grenzfläche dazwischen verbunden zu sein.
  18. Halbleitervorrichtung nach Anspruch 17, wobei die sich erstreckenden verbundenen Abschnitte der Gatedeckmuster (120) eine vereinigte Körpererweiterung bilden; und wobei die eine vereinigte Körpererweiterung eine Öffnung (125) definiert, welche den mittleren Abschnitt (A1) des aktiven Abschnitts (AT) freilegt.
  19. Halbleitervorrichtung nach Anspruch 18, weiterhin aufweisend: ein Verdrahtungsmuster (150), welches ein Kontaktmuster (130a) aufweist, welches mit dem mittleren Abschnitt (A1) des aktiven Abschnitts (AT) in der Öffnung (125) verbunden ist, und eine leitfähige Verdrahtung (130a), welche sich in einer Richtung auf dem Kontaktmuster (130a) erstreckt.
  20. Halbleitervorrichtung nach Anspruch 19, wobei die Öffnung (125) eine Form eines geschlossenen Schleife in einer Draufsicht hat.
  21. Halbleitervorrichtung nach Anspruch 19, wobei konkave Bereiche (210p) in dem sich erstreckenden Abschnitt des Gatedeckmusters an jeder der Gateelektroden (GE) gebildet sind; und wobei die konkaven Bereiche (210p) lateral mit der Öffnung (125) verbunden sind.
  22. Halbleitervorrichtung nach Anspruch 21, wobei eine Bodenoberfläche jedes der konkaven Bereiche (210p) höher ist als eine Bodenoberfläche der Öffnung (125).
  23. Halbleitervorrichtung nach Anspruch 21, weiterhin aufweisend: isolierende Abstandshalter (155), welche an beiden Seitenwänden des Verdrahtungsmusters (150) jeweils angeordnet sind; und einen Isolator (155a), welcher in jedem der konkaven Bereiche (210p) angeordnet ist, wobei der Isolator (155a) aus demselben Material wie die isolierenden Abstandshalter (155) gebildet ist; und wobei eine Grenzfläche zwischen dem Isolator (155a) und einer inneren Oberfläche des konkaven Bereichs (210p) existiert.
  24. Halbleitervorrichtung nach Anspruch 19, wobei eine Breite des Kontaktmusters (130a) geringer ist als eine Breite der Öffnung (125) in einer Richtung rechtwinklig zu der einen Richtung.
  25. Halbleitervorrichtung nach Anspruch 19, wobei das Kontaktmuster (130a) beide Seitenwände jeweils mit beiden Seitenwänden der leitfähigen Verdrahtung (150) ausgerichtet hat.
  26. Halbleitervorrichtung nach Anspruch 19, weiterhin aufweisend: ein Isoliermuster, welches zwischen der leitfähigen Verdrahtung (150) und dem Vorrichtungsisoliermuster (102) angeordnet ist, wobei ein oberes Ende des sich erstreckenden Abschnitts des Gatedeckmusters auf im Wesentlichen demselben Niveau wie eine obere Oberfläche des Isoliermusters angeordnet ist.
  27. Halbleitervorrichtung nach Anspruch 17, wobei eine obere Oberfläche des Vorrichtungsisoliermusters (102) unter dem verbundenen Abschnitt der sich erstreckenden Abschnitte der Gatedeckmuster (120) niedriger ist als die obere Oberfläche des Randabschnitts (A2) des aktiven Abschnitts (AT).
  28. Halbleitervorrichtung nach Anspruch 17, wobei eine Breite des sich erstreckenden Abschnitts des Gatedeckmusters (120) geringer ist als eine Breite des Gatedeckmusters (120) in der Gaterinne (107).
  29. Halbleitervorrichtung nach Anspruch 17, weiterhin aufweisend: einen ersten Source-/Drainbereich (SD1) in dem mittleren Abschnitt (A1) des aktiven Abschnitts (AT); einen zweiten Source-/Drainbereich (SD2) in jedem der beiden Randabschnitte (A2) des aktiven Abschnitts (AT); und einen Datenspeicherteil (DS), welcher elektrisch mit jedem der zweiten Source-/Drainbereiche (SD2) verbunden ist.
  30. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren Folgendes aufweist: ein Bilden von Hartmaskenlinien (105) parallel zueinander auf einem Substrat (100); ein Ätzen des Substrats (100) zwischen den Hartmaskenlinien (105), um Rinnen (107) zu bilden; sukzessive ein Ätzen eines Abschnitts der Hartmaskenlinie (105) und eines mittleren Abschnitts (A1) des Substrats (100) zwischen den Rinnen (107), wobei eine obere Oberfläche des geätzten mittleren Abschnitts (A1) des Substrats (100) zwischen den Rinnen (107) niedriger ist als obere Oberflächen von Randabschnitten (A2) des Substrats (100) an Seiten der Rinnen (107) entgegengesetzt von dem geätzten mittleren Abschnitt (A1) des Substrats (100); ein Bilden einer leitfähigen Schicht, welche die Rinnen (107) füllt, nach dem sukzessiven Ätzen; und ein Ätzen der leitfähigen Schicht, um jeweils leitfähige Muster (GE) in den Rinnen (107) zu bilden, wobei obere Oberflächen der leitfähigen Muster (GE) niedriger sind als die obere Oberfläche des geätzten mittleren Abschnitts (A1).
  31. Verfahren nach Anspruch 30, wobei das Ätzen des mittleren Abschnitts (A1) des Substrats (100) zwischen den Rinnen (107) Folgendes aufweist: ein Bilden einer Opferpufferschicht (109), welche die Rinnen (107) auf dem Substrat (100) füllt; ein Bilden von Maskenmustern, welche voneinander beabstandet sind, auf der Opferpufferschicht (109), wobei die Maskenmuster Abschnitte der Hartmaskenlinien (105), welche die Randabschnitte des Substrats (100) bedecken, bedecken; sukzessive ein Ätzen der Opferpufferschicht (109), der Hartmaskenlinien (105) und des mittleren Abschnitts (A1) des Substrats (100) unter Verwendung der Maskenmuster (110) als Ätzmasken; und ein Entfernen der Maskenmuster (110) und der Opferpufferschicht (109).
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150114085A (ko) * 2014-03-31 2015-10-12 에스케이하이닉스 주식회사 게이트 픽업 라인을 갖는 3차원 반도체 집적 회로 장치 및 그 제조방법
US9412700B2 (en) 2014-10-15 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing semiconductor device
KR102204387B1 (ko) 2014-12-17 2021-01-18 삼성전자주식회사 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법
KR20160136715A (ko) * 2015-05-20 2016-11-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102326090B1 (ko) * 2015-10-16 2021-11-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102403736B1 (ko) * 2015-11-02 2022-05-30 삼성전자주식회사 반도체 소자 및 그 반도체 소자의 제조 방법
KR102258317B1 (ko) 2015-11-06 2021-06-01 삼성전자주식회사 반도체 장치 및 그 제조 방법 및 컨택 홀 형성 방법
KR102274738B1 (ko) * 2016-01-08 2021-07-07 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102607311B1 (ko) 2016-04-06 2023-11-30 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102406726B1 (ko) * 2016-04-25 2022-06-07 삼성전자주식회사 반도체 소자의 제조 방법
US10937791B1 (en) * 2019-08-27 2021-03-02 Nanya Technology Corporation Method for fabricating and semiconductor device having the second bit line contact higher than the top surface of the first bit line
US11647622B2 (en) 2020-10-09 2023-05-09 Nanya Technology Corporation Semiconductor structure having fin structures and method of manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130008125A (ko) 2011-07-11 2013-01-22 주식회사 비즈모델라인 사용자의 결제수단과 동적 매핑된 결제식별번호를 이용한 결제

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060011081A (ko) * 2004-07-29 2006-02-03 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR20060125403A (ko) 2005-06-02 2006-12-06 삼성전자주식회사 콘택형 채널 트렌치 패턴을 갖는 마스크 세트 및 이를이용한 모스 트랜지스터 제조방법
KR100811257B1 (ko) 2005-12-13 2008-03-07 주식회사 하이닉스반도체 리세스채널을 갖는 반도체소자의 제조방법
US7585768B2 (en) * 2006-06-16 2009-09-08 Chartered Semiconductor Manufacturing, Ltd. Combined copper plating method to improve gap fill
KR20080000833A (ko) 2006-06-28 2008-01-03 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100798774B1 (ko) 2006-09-29 2008-01-29 주식회사 하이닉스반도체 반도체소자의 리세스게이트 제조 방법
KR20080037230A (ko) * 2006-10-25 2008-04-30 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7759714B2 (en) 2007-06-26 2010-07-20 Hitachi, Ltd. Semiconductor device
KR101095817B1 (ko) * 2009-02-10 2011-12-21 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR101061321B1 (ko) * 2009-03-02 2011-08-31 주식회사 하이닉스반도체 융기된 랜딩 플러그 콘택을 갖는 새들 핀 트랜지스터 및 그형성 방법
KR101095828B1 (ko) 2009-06-29 2011-12-16 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR101051571B1 (ko) * 2009-06-30 2011-07-22 주식회사 하이닉스반도체 반도체 기억 소자 및 그 제조방법
KR101205173B1 (ko) * 2009-07-28 2012-11-27 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
KR101087786B1 (ko) 2009-09-08 2011-11-30 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR101150552B1 (ko) * 2009-12-04 2012-06-01 에스케이하이닉스 주식회사 반도체 소자 및 그의 형성 방법
KR101130005B1 (ko) * 2009-12-21 2012-03-26 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR101096835B1 (ko) * 2010-01-08 2011-12-22 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR101129922B1 (ko) * 2010-07-15 2012-03-23 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
US20120037983A1 (en) * 2010-08-10 2012-02-16 Force Mos Technology Co., Ltd. Trench mosfet with integrated schottky rectifier in same cell
KR20120060029A (ko) 2010-12-01 2012-06-11 삼성전자주식회사 반도체 기억 소자 및 반도체 기억 소자의 형성 방법
KR101164974B1 (ko) * 2010-12-15 2012-07-12 에스케이하이닉스 주식회사 매립게이트를 구비한 반도체 장치 제조방법
KR101194890B1 (ko) * 2011-02-22 2012-10-25 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법
KR101752837B1 (ko) * 2011-02-28 2017-07-03 삼성전자주식회사 반도체 기억 소자 및 반도체 기억 소자의 형성 방법
JP5731858B2 (ja) * 2011-03-09 2015-06-10 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置の製造方法
KR101814576B1 (ko) * 2011-04-20 2018-01-05 삼성전자 주식회사 반도체 소자
KR20120128518A (ko) * 2011-05-17 2012-11-27 에스케이하이닉스 주식회사 반도체 소자의 제조 방법
KR101827353B1 (ko) * 2011-07-04 2018-03-22 삼성전자주식회사 디램 소자 및 이의 제조 방법
KR20130053278A (ko) * 2011-11-15 2013-05-23 에스케이하이닉스 주식회사 비트라인 접촉 면적 확보를 위한 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템
KR101933044B1 (ko) * 2012-03-30 2018-12-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR101979752B1 (ko) * 2012-05-03 2019-05-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101917605B1 (ko) * 2012-07-16 2018-11-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR101926027B1 (ko) * 2012-08-31 2018-12-06 에스케이하이닉스 주식회사 비대칭 비트라인 컨택을 갖는 반도체 소자 및 그 제조방법
KR101934366B1 (ko) * 2012-10-25 2019-01-02 삼성전자주식회사 리세스된 활성영역을 갖는 반도체 소자 및 그 제조방법
KR102059873B1 (ko) * 2012-12-06 2019-12-27 삼성전자주식회사 반도체 장치 및 그의 형성방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130008125A (ko) 2011-07-11 2013-01-22 주식회사 비즈모델라인 사용자의 결제수단과 동적 매핑된 결제식별번호를 이용한 결제

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