KR20060011081A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 소자 분리막의 트렌치를 2층 구조로 형성하여 상기 트렌치의 종횡비를 줄여 HDP 산화막 매립시 발생하는 보이드(Void)를 방지하는 기술이다.
Description
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호 설명 >
10, 100 : 반도체 기판 20, 110 : 패드 산화막
30, 120 : 패드 질화막 40 : 트렌치
50, 180 : 측벽 산화막 60, 190 : HDP 산화막
130 : 산화막 스페이서 140 : 폴리실리콘층
150 : 제 1 트렌치 170 : 제 2 트렌치
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 소자의 소자 분리막의 트렌치를 2층 구조로 형성하여 상기 트렌치의 종횡비를 줄여 HDP 산화막 매립시 보이드(Void)의 발생을 방지하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 패드 산화막(20) 및 패드 질화막(30)을 순차적으로 형성한다.
도 1b를 참조하면, 소자 분리 영역을 정의하는 하드 마스크 패턴(미도시)을 식각 마스크로 패드 질화막(30), 패드 산화막(20) 및 소정 깊이의 반도체 기판(10)을 식각하여 트렌치(40)를 형성한다.
도 1c를 참조하면, 트렌치(40)내의 반도체 기판(10) 표면에 측벽 산화막(50)을 형성한다.
도 1d를 참조하면, 트렌치(40)를 매립하는 HDP 산화막(60)을 형성한다.
도 1e를 참조하면, 패드 질화막(30)이 노출되도록 평탄화 식각 공정을 수행한다.
도 1f를 참조하면, 패드 질화막(30) 및 패드 산화막(20)을 습식 식각 공정으로 제거하여 소자 분리막을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법에서, 반도체 소자의 크기가 작아짐에 따라 소자 분리 영역의 크기가 감소되나, 트렌치의 깊이는 감소되지 않으므로 상기 트렌치 매립시 보이드(Void)가 발생하는 문제점이 있다.
상기 문제점을 해결하기 위하여, 반도체 소자의 소자 분리막의 트렌치를 2층 구조로 형성하여 상기 트렌치의 종횡비를 줄여 HDP 산화막 매립시 보이드(Void)의 발생을 방지하는 반도체 소자의 소자 분리막 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 소자 분리막 제조 방법은
반도체 기판 상에 소자 분리 영역을 노출시키는 패드 산화막 및 패드 질화막 의 적층 구조를 형성하는 단계와,
상기 적층 구조의 측벽에 산화막 스페이서를 형성하는 단계와,
상기 산화막 스페이서 사이의 반도체 기판 상에 폴리실리콘층을 형성하는 단계와,
상기 산화막 스페이서를 제거하는 단계와,
상기 폴리 실리콘층 및 적층 구조를 마스크로 상기 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계와,
상기 폴리실리콘층, 그 하부의 반도체 기판 및 제 1 트렌치 저부를 소정 두께 식각하여 중심부가 돌출된 제 2 트렌치를 형성하는 단계와,
상기 제 2 트렌치의 측벽과 중심부 사이의 공간을 적어도 매립하는 측벽 산화막을 상기 제 2 트렌치 내에 형성하는 단계와,
상기 제 2 트렌치의 중심부 상측을 매립하는 HDP 산화막을 형성하는 단계와,
상기 패드 질화막이 노출되도록 평탄화 식각하는 단계와,
상기 패드 질화막 및 패드 산화막을 제거하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 패드 산화막(110) 및 패드 질화막(120)을 형성한 후 소자 분리 영역으로 예정된 부분의 패드 질화막(120) 및 패드 산화막(110)을 식각하여 반도체 기판(100) 상에 소자 분리 영역을 노출시키는 패드 산화막(110) 및 패드 질화막(120)의 적층 구조를 형성한다.
여기서, 패드 산화막(110)은 100 내지 1000Å의 두께로 형성하는 것이 바람직하다.
도 2b를 참조하면, 반도체 기판(100)의 노출된 부분에 CVD 산화막(미도시)을 형성한 후에 이방성 식각 공정을 수행하여 패드 산화막(110) 및 패드 질화막(120)의 측벽에 산화막 스페이서(130)를 형성한다.
도 2c를 참조하면, 반도체 기판(100)의 노출된 부분에 폴리실리콘층(140)을 형성한 후 산화막 스페이서(130)가 노출되도록 전면 식각 공정을 수행한다.
이때, 폴리실리콘층(140)은 200 내지 3000Å의 두께로 형성하는 것이 바람직하다.
도 2d를 참조하면, 산화막 스페이서(130)를 제거한다. 산화막 스페이서(130)의 제거는 건식 식각 공정 또는 습식 식각 공정으로 수행하는 것이 바람직하다.
도 2e를 참조하면, 폴리실리콘층(140) 및 상기 적층구조를 마스크로 반도체 기판(100)을 식각하여 제 1 트렌치(150)를 형성한다. 여기서, 제 1 트렌치(150)는 폴리실리콘층(140)을 기준으로 좌우에 각각 하나씩 형성되는 것이 바람직하다.
도 2f를 참조하면, 폴리실리콘층(140), 그 하부의 반도체 기판(100) 및 제 1 트렌치(150) 저부를 소정 두께 식각하여 중심부가 돌출된 제 2 트렌치(170)를 형성한다.
여기서, 폴리실리콘층(140)은 식각되어 제거되며, 폴리실리콘층(140)이 형성되어 있던 부분은 제 1 트렌치(150)보다 늦게 식각되어 2층 구조의 제 2 트렌치(170)가 형성된다.
이때, 제 2 트렌치(170) 에지부는 2000 내지 3000Å의 깊이로 형성하되, 제 2 트렌치 중심부는 500 내지 2000Å인 것이 바람직하다.
도 2g를 참조하면, 제 2 트렌치(170)의 측벽과 중심부 사이의 공간을 적어도 매립하는 측벽 산화막(180)을 제 2 트렌치(170) 내에 형성한다.
도 2h를 참조하면, 제 2 트렌치(170)를 매립하는 HDP 산화막(190)을 형성한다.
도 2i를 참조하면, 패드 질화막(120)이 노출되도록 평탄화 식각한 후 패드 질화막(120) 및 패드 산화막(110)을 제거하여 소자 분리막을 형성한다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 트렌치의 깊이는 종래 기술과 동일하게 형성하여 소자 분리 영역의 기능은 충분히 하면서도 상기 트렌치를 2층 구조의 트렌치로 형성하여 상기 트렌치의 종횡비를 줄여 HDP 산화막 매립시 보이드(Void)의 발생을 방지하는 효과가 있다.
Claims (6)
- 반도체 기판 상에 소자 분리 영역을 노출시키는 패드 산화막 및 패드 질화막의 적층 구조를 형성하는 단계;상기 적층 구조의 측벽에 산화막 스페이서를 형성하는 단계;상기 산화막 스페이서 사이의 반도체 기판 상에 폴리실리콘층을 형성하는 단계;상기 산화막 스페이서를 제거하는 단계;상기 폴리 실리콘층 및 적층 구조를 마스크로 상기 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계;상기 폴리실리콘층, 그 하부의 반도체 기판 및 제 1 트렌치 저부를 소정 두께 식각하여 중심부가 돌출된 제 2 트렌치를 형성하는 단계;상기 제 2 트렌치의 측벽과 상기 돌출된 중심부 사이의 공간을 적어도 매립하는 측벽 산화막을 상기 제 2 트렌치 내에 형성하는 단계;상기 제 2 트렌치의 중심부 상측을 매립하는 HDP 산화막을 형성하는 단계;상기 패드 질화막이 노출되도록 평탄화 식각하는 단계; 및상기 패드 질화막 및 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 산화막 스페이서는 100 내지 1000Å 두께의 CVD 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 폴리실리콘층은 200 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 산화막 스페이서를 제거하는 공정은 건식 식각 또는 습식 식각 공정인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제 2 트렌치의 에지부는 2000 내지 3000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제 2 트렌치의 돌출된 중심부는 500 내지 2000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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Cited By (1)
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|---|---|---|---|---|
| CN103972066A (zh) * | 2013-01-24 | 2014-08-06 | 三星电子株式会社 | 半导体器件及其制造方法 |
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2004
- 2004-07-29 KR KR1020040059753A patent/KR20060011081A/ko not_active Application Discontinuation
Cited By (2)
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