KR20080025578A - 반도체 메모리 소자의 제조방법 - Google Patents

반도체 메모리 소자의 제조방법 Download PDF

Info

Publication number
KR20080025578A
KR20080025578A KR1020060090240A KR20060090240A KR20080025578A KR 20080025578 A KR20080025578 A KR 20080025578A KR 1020060090240 A KR1020060090240 A KR 1020060090240A KR 20060090240 A KR20060090240 A KR 20060090240A KR 20080025578 A KR20080025578 A KR 20080025578A
Authority
KR
South Korea
Prior art keywords
spacer
memory device
semiconductor memory
film
polishing
Prior art date
Application number
KR1020060090240A
Other languages
English (en)
Inventor
권선병
김현주
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060090240A priority Critical patent/KR20080025578A/ko
Publication of KR20080025578A publication Critical patent/KR20080025578A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 스페이서 이중 노광 기술을 이용한 반도체 메모리 소자의 제조방법에 있어서, 셀 영역과 주변회로 영역 간의 발생되는 단차를 최소화할 수 있는 반도체 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 셀 영역과 주변회로 영역으로 정의되고, 상기 셀 영역과 상기 주변회로 영역에 각각 하드 마스크를 포함하는 적층 구조가 형성되며, 상기 적층 구조의 양측벽에는 상기 적층 구조와 일정 높이의 단차를 갖고 스페이서가 형성된 기판을 제공하는 단계와, 상기 적층 구조의 상부와 상기 스페이서 간의 단차에 의해 형성되는 단차 홈이 매립되도록 상기 스페이서를 포함하는 전체 구조 상부에 절연막을 형성하는 단계와, 상기 스페이서를 연마 정지막으로 이용한 연마공정을 실시하여 상기 절연막을 연마하는 단계와, 상기 단차 홈 내부에 잔류된 상기 절연막을 제거하는 단계와, 상기 스페이서 및 상기 하드 마스크를 제거하는 단계를 포함하는 반도체 메모리 소자의 제조방법을 제공한다.
반도체 메모리 소자, 이중 노광 기술, DET(Double Exposure Technology)

Description

반도체 메모리 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR MEMORY DEVICE}
도 1 내지 도 3은 종래기술에 따른 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도.
도 4 내지 도 7은 본 발명의 실시예1에 따른 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도.
도 8 내지 도 10은 본 발명의 실시예2에 따른 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110, 210 : 반도체 기판
11, 111, 211 : 터널 산화막
12, 112, 212 : 폴리실리콘막
13, 113, 213 : 하드 마스크용 질화막
14, 114, 215 : 스페이서
15, 115 : 층간 절연막
217 : 질화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 메모리 소자의 셀(cell) 영역과 주변회로(peripheral) 영역 간의 단차 개선방법, 더욱 상세하게는 스페이서 이중 노광 기술(spacer Double Exposure Technology)을 적용하는 반도체 메모리 소자의 셀 영역과 주변회로 영역 간의 단차를 개선하기 위한 제조방법에 관한 것이다.
현재, ArF 노광 장비를 이용하여 70nm 패턴 크기를 위한 노광을 하고 있지만, 50nm 이하의 패턴 크기를 만들기 위해서는, 노광 장비의 해상도(resolution)보다 작은 피치(pitch)의 패턴을 형성하기 위해 스페이서 이중 노광 기술(spacer Double Exposure Technology, 이하, DET라 함)을 이용하여 미세 패턴을 형성하는 방법이 제안 되었다.
도 1 내지 도 3은 종래기술에 따른 스페이서 이중 노광 기술을 이용한 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 도 1 내지 도 3에 도시된 각 (a)는 셀 영역을 도시하였고, (b)는 주변회로 영역을 도시하였다.
먼저, 도 1에 도시된 바와 같이, 기판(10) 상에는 순차적으로 터널 산화 막(11), 폴리실리콘막(12), 하드 마스크용 질화막(13)이 적층 구조로 형성되고, 상기 적층 구조의 양측벽에는 상기 적층 구조와 일정 높이의 단차를 갖고 스페이서(14)가 형성되며, 상기 단차 부위를 포함하여 상기 적층 구조와 스페이서(14)를 덮도록 층간 절연막(15)이 형성된다.
이어서, 도 2에 도시된 바와 같이, 화학적기계적연마공정(Chemical Mechanical Polishing, 이하, CMP라 함)을 실시하여 층간 절연막(15)을 평탄화한다. 이때, CMP 공정은 산화막 계열의 물질로 형성된 층간 절연막(15)과의 연막 선택비를 갖는 질화막 계열의 물질로 형성된 스페이서(14)를 연마 정지막으로 이용하여 실시한다. 이에 따라, 상기 적층 구조 상부와 스페이서(14) 간의 단차에 의해 스페이서(14)를 사이에 두고 상기 적층 구조의 상부에도 층간 절연막(15)이 잔류된다.
이어서, 도 3에 도시된 바와 같이, 상기 적층 구조 상부와 스페이서(14) 간의 단차 부위에 잔류되는 층간 절연막(15)을 제거하기 위해 도 2에서 실시되는 CMP 공정 시간을 증가시켜 연속적으로 실시한다. 이때, CMP 공정은 도 2에서 실시되는 CMP 공정에서와 달리 산화막과 질화막 간의 연마 선택비가 없는 슬러리(slurry)를 사용한다.
그러나, 상술한 종래기술에 따른 반도체 메모리 소자의 제조방법에서는 다음과 같은 문제점이 발생한다.
도 3에 도시된 바와 같이, 상기 적층 구조 상부와 스페이서(14) 간의 단차 부위에 잔류되는 층간 절연막(15)을 제거하기 위해 CMP 공정을 연속적으로 진행하 는 경우, 비교적 패턴(상기 적층 구조물) 밀도가 조밀한 셀 영역에 비해 상대적으로 패턴 밀도가 적고, 패턴의 면적이 큰 주변회로 영역에서의 연마율이 상대적으로 증가한다. 이에 따라, 셀 영역의 질화막(13)과 스페이서(14)에 비해 주변회로 영역의 질화막(13)과 스페이서(14)가 과도 연마되어 셀 영역과 주변회로 영역 간의 단차가 발생된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 스페이서 이중 노광 기술을 이용한 반도체 메모리 소자의 제조방법에 있어서, 셀 영역과 주변회로 영역 간에 발생되는 단차를 최소화할 수 있는 반도체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 셀 영역과 주변회로 영역으로 정의되고, 상기 셀 영역과 상기 주변회로 영역에 각각 하드 마스크를 포함하는 적층 구조가 형성되며, 상기 적층 구조의 양측벽에는 상기 적층 구조와 일정 높이의 단차를 갖고 스페이서가 형성된 기판을 제공하는 단계와, 상기 적층 구조의 상부와 상기 스페이서 간의 단차에 의해 형성되는 단차 홈이 매립되도록 상기 스페이서를 포함하는 전체 구조 상부에 절연막을 형성하는 단계와, 상기 스페이서를 연마 정지막으로 이용한 연마공정을 실시하여 상기 절연막을 연마하는 단계 와, 상기 단차 홈 내부에 잔류된 상기 절연막을 제거하는 단계와, 상기 스페이서 및 상기 하드 마스크를 제거하는 단계를 포함하는 반도체 메모리 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 요소들을 나타낸다.
실시예1
도 4 내지 도 7은 본 발명의 실시예1에 따른 스페이서 이중 노광 기술을 이용한 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 도 4 내지 도 7에 도시된 각 (a)는 셀 영역을 도시하였고, (b)는 주변회로 영역을 도시하였다.
먼저, 도 4에 도시된 바와 같이, 터널 산화막(111), 폴리실리콘막(112), 하드 마스크용 질화막(113)이 적층 구조로 형성되고, 상기 적층 구조의 양측벽에는 상기 적층 구조와 일정 높이의 단차를 갖고 스페이서(114)가 형성되며, 상기 단차 부위를 포함하여 상기 적층 구조와 스페이서(114)를 덮도록 층간 절연막(115)이 형 성된 기판(110)을 제공한다.
이어서, 도 5에 도시된 바와 같이, CMP를 실시하여 층간 절연막(115)을 평탄화한다. 이때, CMP 공정은 산화막 계열의 물질로 형성된 층간 절연막(115)과의 연마 선택비를 갖는 질화막 계열의 물질로 형성된 스페이서(114)를 연마 정지막으로 이용하여 실시한다. 또한, 셀 영역과 주변회로 영역 간의 단차가 대략 50Å 이하로 제어되도록 연마시간을 제어한다. 이에 따라, 상기 적층 구조 상부와 스페이서(114) 간의 단차에 의해 스페이서(114)를 사이에 두고 상기 적층 구조의 상부에도 층간 절연막(115)이 잔류된다.
이어서, 도 6에 도시된 바와 같이, 상기 적층 구조 상부와 스페이서(14) 간의 단차 부위에 잔류되는 층간 절연막(115)을 제거하기 위해 식각공정(116)을 실시한다. 이때, 식각공정(116)은 산화막과 질화막 간의 식각 선택비를 이용하여 선택적으로 층간 절연막(115)을 식각한다. 예컨대, BOE(Buffered Oxide Etchant: HF와 NH4F가 20:1로 혼합된 용액)를 사용하여 선택적으로 층간 절연막(115)한다. 이로써, 상기 적층 구조 상부와 스페이서(14) 간의 단차 부위에 잔류되는 층간 절연막(115)은 제거된다.
이어서, 도 7에 도시된 바와 같이, 인산(H3PO4)을 이용한 식각공정을 실시하여 선택적으로 질화막 계열의 물질로 이루어진 스페이서(114)와 질화막(113)을 제거한다.
실시예2
도 8 내지 도 10은 본 발명의 실시예2에 따른 스페이서 이중 노광 기술을 이용한 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 도 8 내지 도 10에 도시된 각 (a)는 셀 영역을 도시하였고, (b)는 주변회로 영역을 도시하였다.
먼저, 도 8에 도시된 바와 같이, 터널 산화막(211), 폴리실리콘막(212), 하드 마스크용 질화막(213) 및 희생막(214)이 적층 구조로 형성되고, 상기 적층 구조의 양측벽에는 스페이서(215)가 형성된 기판(210)을 제공한다. 이때, 희생막(214)은 산화막 계열의 물질로 형성하고, 스페이서(215)는 질화막 계열의 물질로 형성한다.
이어서, 도 9에 도시된 바와 같이, 산화막과 질화막 간의 식각 선택비를 갖는 식각공정(216)을 실시하여 희생막(214, 도 8참조)을 제거한다. 이때, 식각공정(216)은 스페이서(215)와 질화막(213)을 식각 정지막으로 이용하여 선택적으로 희생막(214)만을 제거한다.
이어서, 도 10에 도시된 바와 같이, 도 9에서 실시되는 식각공정(216)에 의해 제거되는 희생막(214)으로 형성된 단차, 즉 질화막(213) 상부와 스페이서(215) 간의 단차 부위가 완전히 매립되어 제거되도록 질화막(213) 상부에 질화막(216)을 형성한다.
본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 스페이서 이중 노광 기술을 이용한 반도체 메모리 소자의 제조방법에 있어서, CMP 공정 후 단차 부위에 발생되는 층간 절연막을 습식식각공정을 통해 선택적으로 제거함으로써 CMP 공정을 연속적으로 진행하는 종래기술에 비해 셀 영역과 주변회로 영역 간의 단차를 200~300Å 정도 감소시킬 수 있다.
둘째, 본 발명에 의하면, 스페이서 이중 노광 기술을 이용한 반도체 메모리 소자의 제조방법에 있어서, 터널 산화막, 폴리실리콘막, 하드 마스크용 질화막으로 이루어진 적층 구조에서, 상기 하드 마스크용 질화막 상부에 별도의 질화막을 증착하여 상기 적층 구조의 양측벽에 형성된 스페이서 간의 단차를 제거함으로써 셀 영역과 주변회로 영역 간의 단차를 감소시킬 수 있다.

Claims (3)

  1. 셀 영역과 주변회로 영역으로 정의되고, 상기 셀 영역과 상기 주변회로 영역에 각각 하드 마스크를 포함하는 적층 구조가 형성되며, 상기 적층 구조의 양측벽에는 상기 적층 구조와 일정 높이의 단차를 갖고 스페이서가 형성된 기판을 제공하는 단계;
    상기 적층 구조의 상부와 상기 스페이서 간의 단차에 의해 형성되는 단차 홈이 매립되도록 상기 스페이서를 포함하는 전체 구조 상부에 절연막을 형성하는 단계;
    상기 스페이서를 연마 정지막으로 이용한 연마공정을 실시하여 상기 절연막을 연마하는 단계;
    상기 단차 홈 내부에 잔류된 상기 절연막을 제거하는 단계; 및
    상기 스페이서 및 상기 하드 마스크를 제거하는 단계
    를 포함하는 반도체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 절연막을 제거하는 단계는 상기 스페이서 및 상기 하드 마스크를 식각 정지막으로 이용하는 습식식각공정으로 실시하는 반도체 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 습식식각공정은 BOE 용액을 이용하여 실시하는 반도체 메모리 소자의 제조방법.
KR1020060090240A 2006-09-18 2006-09-18 반도체 메모리 소자의 제조방법 KR20080025578A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060090240A KR20080025578A (ko) 2006-09-18 2006-09-18 반도체 메모리 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060090240A KR20080025578A (ko) 2006-09-18 2006-09-18 반도체 메모리 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20080025578A true KR20080025578A (ko) 2008-03-21

Family

ID=39413361

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060090240A KR20080025578A (ko) 2006-09-18 2006-09-18 반도체 메모리 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20080025578A (ko)

Similar Documents

Publication Publication Date Title
KR100389031B1 (ko) 트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법
US7648878B2 (en) Method for fabricating semiconductor device with recess gate
US7977191B2 (en) Method for fabricating flash memory device
CN114944358A (zh) 半导体器件及其制作方法、三维存储装置和存储系统
KR20070017656A (ko) 반도체 소자의 제조 방법
US7732283B2 (en) Fabricating method of semiconductor device
KR20070106302A (ko) 반도체 소자 제조방법
KR100898674B1 (ko) 반도체 소자의 제조 방법
KR100875079B1 (ko) 플래시 메모리 소자의 제조 방법
KR20080025578A (ko) 반도체 메모리 소자의 제조방법
US7820504B2 (en) Method for manufacturing differential isolation structures in a semiconductor electronic device and corresponding structure
KR100804155B1 (ko) 반도체 소자의 제조방법
KR100704472B1 (ko) 리세스 게이트를 갖는 반도체장치의 제조 방법
TWI786813B (zh) 浮置閘極的製造方法
KR20080002487A (ko) 반도체 소자의 랜딩 플러그 형성방법
KR100942077B1 (ko) 반도체 소자의 제조방법
KR20070063672A (ko) 반도체소자의 스토리지노드콘택 형성 방법
KR20050075631A (ko) 자기정렬 방식으로 플로팅 게이트를 형성하는 플래쉬메모리 소자의 제조 방법
KR20060076533A (ko) 계단형 활성영역을 갖는 반도체소자 및 그의 제조 방법
KR100870293B1 (ko) 플래시 메모리 소자의 제조 방법
KR20070073441A (ko) 반도체소자의 스토리지노드콘택 형성 방법
KR20060113265A (ko) 리세스게이트공정을 이용한 반도체장치의 제조 방법
KR20080037230A (ko) 반도체 소자의 제조방법
KR20030000490A (ko) 반도체소자의 제조방법
KR20040057638A (ko) 반도체소자의 랜딩 플러그 형성방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid