KR100535028B1 - 반도체 소자의 소자 분리막 제조 방법 - Google Patents
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Abstract
반도체 소자의 제조공정중 소자 분리 영역을 형성하는 과정에서 HSS(High Selectivity Slurry)을 이용하여 STI CMP 공정 진행후 패드 질화막 제거시 라이너 질화막이 과도하게 식각되어 모트(Moat)가 깊어지는 현상을 개선하기 위해 본 발명은 라이너 질화막 증착 후, 상기 기판 상에 감광막을 증착하고 부분적으로 노광 한 다음, 라이너 질화막 식각 공정을 이용하여 활성영역 상부 모서리 부분에 존재하는 라이너 질화막을 제거하여 패드 질화막 제거시 라이너 질화막이 과도하게 식각되는 현상을 방지하므로 모트 특성을 개선함으로서 안정된 트랜지스터 특성을 확보 할 수 있다.
Description
본 발명은 고집적 반도체 소자 제조 공정 중 소자 분리 영역을 형성하는 과정에서 HSS(High Selectivity Slurry)을 이용하여 STI CMP공정 진행 후 패드 질화막 제거시 라이너 질화막이 과도하게 식각되는 현상을 개선하여 모트(Moat) 특성을 향상시키는 방법에 관한 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 소자 분리막 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(20) 및 패드 질화막(30)을 순차적으로 형성한다.
도 1b를 참조하면, 소자 분리 영역으로 예정된 부분의 패드 질화막(30), 패드 산화막(20) 및 소정 두께의 반도체 기판(10)을 식각하여 트렌치(40)를 형성한다.
도 1c를 참조하면, 트렌치(40)를 포함하는 전체 표면 상부에 측벽 산화막(50) 및 라이너 질화막(60)을 순차적으로 형성한다.
도 1d를 참조하면, 전체 표면 상부에 상기 트렌치를 매립하는 소자 분리용 산화막(70)을 형성한다.
도 1e를 참조하면, 소자 분리용 산화막(70)을 패드 질화막(30)이 노출 될때까지 HSS STI CMP 공정을 진행하여 평탄화 한다.
도 1f를 참조하면, 패드 질화막(30) 측면을 인산(H3PO4)을 이용하여 제거한다.
이때, 패드 질화막(30)을 완전히 제거하기 위하여 오버 딥을 하게 되면 활성 영역 측면에 존재하는 라이너 질화막(60)이 제거 되면서 모트(ⓐ)가 깊어지는 현상이 발생하게 된다. 따라서, 셀 전압 특성이 열화되어 트랜지스터 특성이 불량하게 되는 문제가 발생한다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위해 라이너 질화막 증착 후 라이너 질화막을 스페이서 형태로 식각하고 트렌치 상부 모서리 부분에 존재하는 라이너 질화막을 제거함으로써 후속 공정에서 패드 질화막 제거시 라이너 질화막이 과도하게 식각되는 현상을 방지하고 모트가 깊어 지는 특성을 개선함으로서 안정된 트랜지스터 특성을 확보 할 수 있는 반도체 소자의 소자 분리막 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기의 목적을 달성하기 위하여, 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와, 소자분리 영역으로 예정된 부분의 상기 패드 질화막, 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함하는 전체 표면 상부에 측벽 산화막 및 라이너 질화막을 순차적으로 형성하는 단계와, 상기 트렌치 내에 감광막을 형성하는 단계와, 식각 공정을 수행하여 상기 패드 질화막 상부 및 상기 트렌치 상부 코너의 라이너 질화막과 측벽 산화막을 제거함과 동시에 상기 트렌치에 의해 노출되어 있는 패드 질화막의 측벽에 질화막 스페이서를 형성하는 단계와, 상기 감광막 패턴을 제거하는 단계와, 전체 표면 상부에 상기 트렌치를 매립하는 소자 분리용 산화막을 형성하는 단계와, 상기 소자 분리용 산화막을 상기 패드 질화막이 노출될 때까지 평탄화하는 단계 및 상기 패드 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법이다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 소자 분리막 제조 공정도이다.
도 2a를 참조하면, 반도체 기판(110) 상에 패드 산화막(120) 및 패드 질화막(130)을 순차적으로 형성한다. 이때, 패드 산화막(120)의 두께는 30Å 내지 150Å으로 하고, 패드 질화막(130)의 두께는 300Å 내지 1500Å으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 소자 분리 영역으로 예정된 부분의 패드 질화막(130), 패드 산화막(120) 및 소정 두께의 반도체 기판(110)을 식각하여 트렌치(140)를 형성한다. 이때, 트렌치(140)의 표면에 두께가 30Å 내지 300Å인 희생산화막(미도시)을 형성한 후 제거하는 단계를 더 포함하여도 된다. 또한, 상기 희생산화막은 건식 산화 방법 또는 습식 산화 방법을 이용하여 형성하는 것이 바람직하다.
도 2c를 참조하면, 트렌치(140)를 포함하는 전체 표면 상부에 측벽 산화막(150) 및 라이너 질화막(160)을 순차적으로 형성하고, 트렌치(140) 내에 감광막(170) 패턴을 형성한다. 이때, 상기 측벽 산화막(150)의 두께는 30Å 내지 300Å으로 건식 산화 방법 또는 습식 산화 방법을 이용하여 형성하고, 라이너 질화막(160)의 두께는 30Å 내지 150Å으로 형성하는 것이 바람직하다.
도 2d를 참조하면, 식각 공정을 수행하여 패드 질화막(130) 상부 및 트렌치(140) 상부 코너의 라이너 질화막(160)과 측벽 산화막(150)을 제거함과 동시에 트렌치(140)에 의해 노출되어 있는 패드 질화막(130)의 측벽의 라이너 질화막(160)을 식각하여 질화막 스페이서(180)를 형성한다.
도 2e를 참조하면, 감광막(170) 패턴을 제거하고, 전체 표면 상부에 상기 트렌치를 매립하는 소자 분리용 산화막(190)을 형성한다. 이때, 감광막 패턴을 제거한 후 전체 표면 상부에 두께가 30Å 내지 300Å인 라이너 산화막(미도시)을 형성하는 단계를 더 포함하여도 된다. 또, 소자 분리용 산화막은 PE-TEOS 또는 LP-TEOS로 형성하는 것이 바람직하다.
도 2f를 참조하면, 소자 분리용 산화막(190)을 패드 질화막(130)이 노출 될때까지 평탄화하고, 인산(H3PO4)을 이용하여 패드 질화막(130)을 제거하여 소자 분리막(190)을 형성한다.
이상에서 설명한 바와 같이, 본 발명은 반도체 소자 소자 분리막 제조시 형성되는 모트의 깊이가 깊어지는 현상을 방지 함으로써, 셀 전압 특성을 향상시키고 안정된 트랜지스터의 특성을 확보하여 반도체 소자의 신뢰성을 증대 시킨다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 소자 분리막 제조 공정도
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 소자 분리막 제조 공정도
< 도면의 주요 부분에 대한 부호의 설명 >
10, 110 : 반도체 기판 20, 120 : 패드 산화막
30, 130 : 패드 질화막 40, 140 : 트렌치
50, 150 : 측벽 산화막 60, 160 : 라이너 질화막
70, 190 : 소자 분리막 ⓐ : 모트(Moat)
170 : 감광막 180 : 스페이서
Claims (11)
- 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;소자분리 영역으로 예정된 부분의 상기 패드 질화막, 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 포함하는 전체 표면 상부에 측벽 산화막 및 라이너 질화막을 순차적으로 형성하는 단계;상기 트렌치 내에 감광막을 형성하는 단계;식각 공정을 수행하여 상기 패드 질화막 상부 및 상기 트렌치 상부 코너의 라이너 질화막과 측벽 산화막을 제거함과 동시에 상기 트렌치에 의해 노출되어 있는 패드 질화막의 측벽의 라이너 질화막을 식각하여 질화막 스페이서를 형성하는 단계;상기 감광막 패턴을 제거하는 단계;전체 표면 상부에 상기 트렌치를 매립하는 소자 분리용 산화막을 형성하는 단계;상기 소자 분리용 산화막을 상기 패드 질화막이 노출될 때까지 평탄화 식각하는 단계; 및상기 패드 질화막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제 1항에 있어서,상기 패드 산화막의 두께는 30Å 내지 150Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제 1항에 있어서,상기 패드 질화막의 두께는 300Å 내지 1500Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제 1항에 있어서,상기 트렌치를 형성하는 단계를 수행한 후 상기 트렌치의 표면에 두께가 30Å 내지 300Å인 희생산화막을 형성한 후 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제 1항에 있어서,상기 측벽 산화막의 두께는 30Å 내지 300Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제 1항에 있어서,상기 라이너 질화막의 두께는 30Å 내지 150Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제 1항에 있어서,상기 감광막 패턴을 제거한 후 전체 표면 상부에 두께가 30Å 내지 300Å인 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제 1항에 있어서,상기 소자 분리용 산화막은 PE-TEOS 또는 LP-TEOS인 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제 4항에 있어서,상기 희생산화막은 건식 산화 방법 또는 습식 산화 방법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 제조 방법.
- 제 1항에 있어서,상기 측벽 산화막은 건식 산화 방법 또는 습식 산화 방법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 패드 질화막을 제거하는 단계는 인산(H3PO4)을 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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