KR101147376B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 STI(Shallow Trench Isolation) 공정에 있어서, 디봇(divot)이 형성되는 것을 원천적으로 방지하여 소자의 험프 특성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 패드 질화막 패턴을 형성하는 단계와, 상기 패드 질화막 패턴을 식각 마스크로 상기 기판을 식각하여 트렌치를 형성하는 단계와, 라디컬 이온(radical ion)을 이용한 산화공정을 통해 상기 트렌치의 내부면과 상기 패드 질화막 패턴의 표면을 산화시켜 라이너 산화막을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 라이너 산화막 상에 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

반도체 소자, 소자 분리막, 트렌치, 디봇

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 제조 기술에 관한 것으로서, 특히, STI(Shallow Trench Isolation) 공정을 통해 형성된 소자 분리막을 포함하는 반도체 소자의 제조방법에 관한 것이다.

반도체 소자가 고집적화되어 감에 따라 소자 분리 영역을 감소시키기 위한 기술 개발이 활발히 진행되고 있다. 소자 분리 영역의 평탄도와 정밀한 디자인 룰(design rule) 등의 이유로 고집적도를 갖는 차세대 소자의 소자 분리 기술로서 얕은 트렌치 소자 분리(Shallow Trench Isolation, 이하 STI라 함) 공정이 개발되었다.

STI 공정에서는 TCR(Top Corner Rounidng), BCR(Bottom Corner Rounding), 활성영역 측벽 균일성(active sidewall uniformity), 디봇(divot) 등 여러가지 요인들을 고려해야 한다. 이중 디봇은 활성영역의 상부 모서리 부위와 접하는 부위의 소자 분리막이 다수의 반복적인 세정(cleaning)공정에 의해 소실되어 움푹 패이는 현상으로서, 고전압 소자 동작시 높은 전기장을 유발시켜 험프(hump) 특성을 저하 시킨다.

이러한 험프 등에 의한 소자의 누설전류 등을 개선시키기 위하여 종래기술에서는 라이너 산화막 성장 전에 패드 질화막 패턴의 폭을 감소시키는 식각공정(풀백(pull back)공정)을 실시하여 소자 분리막의 손실을 보상하는 기술이 제안되었다.

그러나, 라이너 산화막 형성 전에 패드 질화막 패턴을 인산용액을 이용하여 식각하게 되면 트렌치를 형성하기 위해 기판을 식각할 때 발생된 손상과 인산용액의 결정방향에 따른 식각량이 다르기 때문에 트렌치 측면의 표면이 거칠어져 누설전류의 원인이 되고, 이로 인해 소자의 문턱전압 특성이 변동하는 문제가 발생된다.

따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 소자의 STI 공정에 있어서, 디봇이 형성되는 것을 원천적으로 방지하여 소자의 험프 특성을 개선시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판 상에 패드 질화막 패턴을 형성하는 단계와, 상기 패드 질화막 패턴을 식각 마스크로 상기 기판을 식각하여 트렌치를 형성하는 단계와, 라디컬 이온(radical ion)을 이용한 산화공정을 통해 상기 트렌치의 내부면과 상기 패드 질화막 패턴의 표면을 산화시켜 라이너 산화막을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 라이너 산화막 상에 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.

첫째, 종래기술에서는 험프 등에 의한 누설전류 등을 개선시키기 위하여 라이너 산화막을 성장시키기 전에 패드 질화막 패턴의 폭을 감소시키는 식각공정(풀 백공정)을 추가로 실시함에 따라 공정 수가 증가되지만, 본 발명에서는 라디컬 이온을 이용한 산화공정으로 실시하여 라이너 산화막을 형성하는 동시에 패드 질화막 패턴의 표면을 산화시킴으로써 후속 세정공정에 의한 디봇 현상을 방지하면서 공정 단순화를 꾀할 수 있다.

둘째, 상기에서 언급된 종래기술을 개선하기 위하여 패드 질화막 패턴의 식각공정을 라이너 산화막을 성장시킨 후에 진행하면 라이너 산화막에 의해 패드 질화막 패턴의 표면에 형성된 얇은(대략 20Å) 질화산화막으로 인해 인산용액에 대한 식각량이 변화되어 공정에 대한 신뢰성이 감소하지만, 본 발명에서는 라이너 산화막을 라디컬 이온을 이용한 산화공정으로 형성함으로써 패드 질화막 패턴의 표면에 라이너 산화막의 두께를 균일하게 50~80% 수준으로 성장시켜 공정 신뢰성을 개선시킬 수 있다.

셋째, 종래기술에 따른 풀백공정을 통해 트렌치의 상부 모서리 부위에서의 디봇 현상은 어느 정도 개선할 수는 있지만, 불산용액 등과 같은 세정용액에 대한 소자 분리막, 특히 HDP막의 식각량이 열산화막 대비 3배 정도 높은 식각량을 보이기 때문에 후속 습식식각공정(세정공정 포함)에 의해 식각되어 여전히 트렌치의 상부 모서리 부위에서의 디봇이 존재하고, 이로 인해 험프 등에 의한 누설전류의 증가 문제가 발생된다. 하지만, 본 발명의 라디컬 이온을 이용한 산화공정을 통해 패드 질화막 패턴을 산화시킴으로써 후속 세정공정에 대한 식각량을 감소시켜 트렌치의 상부 모서리 부위에서의 디봇 현상을 개선시키고, 이를 통해 험프 등에 의한 소자 누설전류를 방지할 수 있다.

넷째, 종래기술에 따른 풀백공정에서 라이너 산화막을 성장시킨 후에 패드 질화막을 식각하게 되면, 소자 분리막을 증착할 때 패드 질화막 패턴의 표면에서의 스트레스(stress)로 인해 소자 분리막이 들떠 버블링 결함(bubbling defect)을 발생시켜 수율을 감소시킬 수 있지만, 본 발명에서는 라디컬 이온을 이용한 산화공정을 통해 패드 질화막 패턴을 산화시킴으로써 소자 분리막을 증착할 때 발생되는 스트레스를 종래기술 대비 감소시켜 버블링 결함을 개선시키고, 이를 통해 수율을 개선시킬 수 있다.

다섯째, 종래기술에 따른 열산화공정을 통해 라이너 산화막을 성장시키는 경우 트렌치 상부와 하부 모서리 및 측면, 그리고 저면에 성장되는 라이너 산화막 두께가 스트레스로 인해 일정하게 성장되지 않아(특히, 모서리 부위에서 두께가 가장 얇게 성장됨) 부분적으로 두께가 얇아지는 '얇아짐(thinning)" 문제가 발생되어 트렌치 상부의 모서리 부분에서의 라운딩이 어렵지만, 본 발명에서는 라디컬 이온을 이용한 산화공정을 통해 패드 질화막 패턴을 산화시킴으로써 트렌치의 모서리, 측면 및 저면 등에 일정한 두께로 성장시킬 수 있어 이러한 문제점을 해결할 수 있다.

이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.

도면들에 있어서, 층(막, 영역)들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어 도시되었으며, 층이 다른 층 또는 기판 '상(상부)'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 도면들에 있어서, 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다. 또한, 명세서 전체 기재에 있어서, '트렌치의 내부면'으로 기재된 경우에는 트렌치의 측면과 저면을 포함하는 것을 의미한다.

실시예

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도이다.

도 1a에 도시된 바와 같이, 기판(100)을 준비한다. 기판(100)은 반도체 기판으로서, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있다. 또한, 기판(100)은 p형 또는 n형을 갖는다.

기판(100) 내에 이온주입공정을 실시하여 웰(well)(미도시)을 형성할 수 있다. 또한, 기판(100)의 채널영역에 문턱전압 조절을 위한 이온주입공정을 실시할 수도 있다.

기판(100) 상에 패드 산화막(102)과 패드 질화막(104)를 순차적으로 형성한다. 패드 산화막(102)은 패드 질화막(104) 형성공정시 기판(100)의 표면이 손상되 는 것을 방지하고, 패드 질화막(104) 식각공정시 기판(100)이 손상되는 것을 방지하는 역할을 한다.

패드 산화막(102)은 산화공정으로 형성한다. 예컨대, 산화공정은 건식산화, 습식산화 또는 라디컬 이온(radical ion)을 이용한 산화공정 중 어느 하나로 실시할 수 있다. 패드 질화막(104)은 후속 트렌치 형성공정시 감광막 패턴의 두께 부족에 기인한 식각불량을 방지하기 위하여 형성하며, 하드 마스크로 기능한다. 이러한 패드 질화막(104)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성한다.

도 1b에 도시된 바와 같이, 식각공정을 실시하여 트렌치(106)를 형성한다.

트렌치(106) 형성방법은 다음과 같다.

트렌치 형성용 식각 마스크(즉, 감광막 패턴)를 이용하여 패드 질화막 패턴(104A)을 형성한다. 그런 다음, 패드 질화막 패턴(104A)을 이용하여 패드 산화막 패턴(102A)을 형성한다. 그리고, 연속적으로 식각공정을 실시하여 기판(100A)을 식각하고, 이를 통해 기판(100A) 내에 복수 개의 트렌치(106)를 형성한다. 이때, 식각공정은 가능한 트렌치(106)의 내부면, 즉 식각면이 수직 프로파일(vertical profile)을 갖도록 건식식각공정으로 실시한다. 예컨대, 건식식각공정은 플라즈마 식각(plasma etch) 장비를 이용한다. 또한, 브롬화수소(HBr) 또는 염소(Cl₂) 가스를 식각가스로 사용하거나, 브롬화수소, 염소 및 산소가 혼합된 혼합가스(HBr/Cl₂/O₂)를 이용할 수 있다.

도 1c에 도시된 바와 같이, 트렌치(106)를 형성한 후 세정공정을 실시할 수 있다. 세정공정은 기판(100A)에 대해 불산용액과 암모니아수용액(NH₄OH, SC-1(Standard Cleaning-1))을 사용하여 실시한다. 이러한 세정공정에 의해 트렌치 내부의 측면으로 노출되는 패드 산화막 패턴(102)의 일부가 제거되어 리세스 영역이 형성되며 동도면에서와 같은 프로파일이 형성된다.

라디컬 이온을 이용한 산화공정을 실시하여 트렌치(106)의 내부면과 패드 질화막 패턴(104A)의 표면에 라이너 산화막(108)을 형성한다. 이때, 라이너 산화막(108)을 라디컬 이온을 이용한 산화공정으로 형성하는 이유는 산화공정시 트렌치(106)의 내부면뿐만 아니라 질화막 계열(예컨대, Si_xN_y, 여기서, x, y는 자연수)로 이루어진 패드 질화막 패턴(104A))의 표면에도 라이너 산화막(108)을 성장시키기 위함이다. 라디컬 이온을 이용한 산화공정은 수소(H₂)와 산소(O₂) 가스를 이용하여 실시한다.

도 2는 SiN으로 이루어진 패드 질화막 패턴(200)에 대해 본 발명에 따른 라디컬 이온을 이용한 산화공정을 적용한 후 패드 질화막 패턴(200) 상에 성장된 산화막(210)을 도시한 단면도이고, 도 3은 비교예로 열산화공정(습식, 건식)을 적용한 후 성장된 산화막(210)을 도시한 단면도이다. 도 2 및 도 3에 도시된 바와 같이, 열산화공정을 이용한 산화공정에 비해 라디컬 이온을 이용한 산화공정을 적용하는 경우에 패드 질화막 패턴(200) 표면에 산화막(210)이 두껍게 성장되는 것을 확인할 수 있다.

본 발명의 실시예에 따른 라디컬 이온을 이용한 산화공정에 의해 패드 질화막 패턴(104A)의 표면에 성장되는 라이너 산화막(108)의 두께는 트렌치(106)의 내부면(특히, 측면)에서 성장되는 라이너 산화막(108)의 두께의 50~80%의 수준이 되도록 한다. 바람직하게, 라이너 산화막(108)은 패드 질화막 패턴(104A)의 표면에서 50~300Å의 두께로 성장되고, 트렌치(106)의 내부면에서는 100~350Å의 두께로 성장된다.

이와 같이, 패드 질화막 패턴(104A)의 표면을 산화시키는 이유는 후속 공정에서 소자 분리막이 형성되기 전까지 반복적으로 세정공정이 다수 회 실시되는데, 이때, 노출되는 소자 분리막의 측면 또한 세정공정에 의해 소실되게 된다. 따라서, 소자 분리막의 양측벽에 라이너 산화막(108)을 형성하여 세정공정시 소실되는 만큼의 두께를 보상해줌으로써 소자 분리막이 소실되어 발생되는 디봇 문제를 방지할 수 있다.

라디컬 이온을 이용한 산화공정은 산화공정시 트렌치(106)의 상부 및 저부의 모서리 부위가 라운딩되도록 공정을 제어해야 한다. 트렌치(106)의 상부와 저부 모서리를 완만한 곡선 형태로 변형시켜 모서리 부위에서 전계가 집중되는 것을 방지할 수 있다.

라이너 산화막(108)을 포함하는 기판(100A)의 상부 단차를 따라 라이너 질화막(미도시)을 더 형성할 수도 있다. 라이너 질화막은 CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 공정과 같은 증착방식으로 형성한다. 라이너 질화막은 기판(100A) 내에 이미 주입된 도펀트(dopant)들이 후속 열 처리 공정에 의해 이후에 형성될 소자 분리막(110A)으로 확산되는 것을 방지하는 역활을 한다. 또한, 후속 열공정들에 의해 발생되는 소자 분리막(110A)의 스트레스를 완충하는 작용을 하여 기판에서 생성되는 결함(defect)을 개선할 수도 있다.

도 1d에 도시된 바와 같이, 트렌치(106)가 매립되도록 라이너 산화막(108) 상에 절연막(110)을 형성한다. 이때, 절연막(110)은 높은 종횡비에서도 매립 특성이 우수한 HDP-CVD(High Density Plasma-CVD) 방식을 이용한 USG(Un-doped Silicate Glass)막(이하, HDP막이라 함)으로 형성하는 것이 바람직하다. 또한, 상기 HDP막과, 유동성이 우수한 SOG(Spin On Glass)막이 적층된 적층 구조로 형성할 수 있다.

도 1e에 도시된 바와 같이, 절연막(100)에 대해 평탄화 공정을 실시한다. 평탄화 공정은 패드 질화막 패턴(104A)이 노출되도록 절연막(110)과 라이너 산화막(108)을 연마한다. 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정으로 실시할 수 있다.

평탄화 공정 후, 패드 질화막 패턴(104A)을 제거한다. 이때 제거공정은 인산용액을 이용한다. 상기 패드 질화막 패턴(104A)가 제거된 후 상기 패드 산화막의 상기 리세스 영역에 형성된 상기 라이너 산화막은 잔존하게 된다(도 1e 참조). 이후, 도시되지는 않았지만, DHF(Diluted HF) 용액 또는 BOE(Buffered Oxide Etchant) 용액 등을 이용한 세정 공정을 실시하여 패드 산화막 패턴(102B)을 제거한다. 이러한 일련의 공정을 통해 소자 분리막(110A)이 형성된다.

상기에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위 한 것이 아님을 주의하여야 한다. 이렇듯 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.

도 2는 라디컬 이온을 이용한 산화공정을 통해 제조된 소자를 도시한 단면도.

도 3은 비교예로서 열산화공정을 통해 제조된 소자를 도시한 단면도.

<도면의 주요 부분에 대한 부호의 설명>

100, 100A : 기판

102 : 패드 산화막

102A, 102B : 패드 산화막 패턴

104 : 패드 질화막

104A : 패드 질화막 패턴

106 : 트렌치

108 : 라이너 산화막

110 : 절연막

110A : 소자 분리막

Claims (10)

1. 기판 상에 패드 산화막을 형성하는 단계;

   상기 패드 산화막 상에 패드 질화막 패턴을 형성하는 단계;

   상기 패드 질화막 패턴을 식각 마스크로 상기 패드 산화막 및 기판을 식각하여 트렌치를 형성하는 단계;

   상기 트렌치 내부의 측면으로 노출된 패드 산화막 일부를 제거하여 리세스 영역을 형성하는 단계;

   라디컬 이온(radical ion)을 이용한 산화공정을 통해 상기 트렌치의 내부면과 상기 패드 질화막 패턴의 표면을 산화시켜 상기 트렌치의 내부면, 상기 패드 질화막 패턴의 상기 표면, 및 상기 리세스 영역에 라이너 산화막을 형성하는 단계; 및

   상기 트렌치가 매립되도록 상기 라이너 산화막 상에 소자 분리막을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서,

   상기 라디컬 이온을 이용한 산화공정은 수소(H₂)와 산소(O₂) 가스를 이용하여 실시하는 반도체 소자의 제조방법.
3. 제 1 항에 있어서,

   상기 라이너 산화막은 상기 패드 질화막 패턴의 상기 표면에서 성장되는 두께가 상기 트렌치의 상기 내부면에서 성장되는 두께의 50~80%이 되도록 형성하는 반도체 소자의 제조방법.
4. 제 1 항에 있어서,

   상기 라이너 산화막은 상기 트렌치의 상기 내부면에서 100~350Å의 두께로 형성하는 반도체 소자의 제조방법.
5. 제 1 항에 있어서,

   상기 라이너 산화막은 상기 패드 질화막 패턴의 상기 표면에서 50~300Å의 두께로 형성하는 반도체 소자의 제조방법.
6. 삭제
7. 제 1 항에 있어서,

   상기 트렌치를 형성하는 단계 후,

   불산용액과 암모니아수용액을 이용한 세정공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조방법.
8. 제1항에 있어서,

   상기 소자 분리막을 형성하는 단계는,

   상기 트렌치가 매립되도록 상기 라이너 산화막 상에 HDP(High Density Plasma)막을 형성하는 단계;

   상기 패드 질화막 패턴이 노출되도록 상기 HDP막을 평탄화하는 단계;

   상기 패드 산화막의 상기 리세스 영역에 형성된 상기 라이너 산화막이 남아 있도록, 노출된 패드 질화막 패턴을 제거하는 단계;를 포함하는 반도체 소자의 제조 방법.
9. 제 8 항에 있어서,

   상기 HDP막을 평탄화하는 단계는 CMP(Chemical Mechanical Polishing) 공정으로 실시하는 반도체 소자의 제조방법.
10. 제 8 항에 있어서,

    상기 노출된 패드 질화막 패턴을 제거하는 단계는 인산용액으로 실시하는 반도체 소자의 제조방법.

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