KR20050089188A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법은 반도체 기판의 소자 분리 영역에 트렌치를 형성한 후, 트렌치의 하부에는 열산화 공정으로 산화막을 형성하고, 트렌치의 상부에는 증착 방식으로 산화막을 형성하여 소자 분리막을 형성함으로써, 버즈빅이 발생되는 것을 방지하면서 종횡비(Aspect ration)가 높은 트렌치의 하부를 산화막으로 보이드(Void) 없이 용이하게 매립할 수 있어 소자 분리 영역의 면적을 보다 더 감소시키고 집적도를 향상시킬 수 있다.

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming a isolation layer in a semiconductor device}
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 구조를 갖는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 기판에 형성되는 반도체 소자들을 전기적으로 격리시키기 위한 방법으로, 디자인 룰이 0.35um급 이상인 반도체 소자의 제조 방법에서는 LOCOS 방식으로 소자들을 격리시켰다. 하지만, LOCOS 방식은 측면 산화로 인하여 버즈 빅(Bird's beak) 현상이 발생되기 때문에 소자를 고집적화 하는데 어려움이 있다.
이로 인하여, 디자인 룰이 0.25um급 이하인 반도체 소자의 제조 방법에서는 STI(Shallow Trench Isolation) 구조로 소자 분리막을 형성한다. STI 구조의 소자 분리막은 반도체 기판의 소자 분리 영역에 트렌치를 형성하고, 절연 물질로 트렌치를 매립하는 방식으로 형성된다. 그런데, 소자의 집적도가 높아짐에 따라, 절연 물질로 매립해야하는 트렌치의 폭은 좁아지고 깊이는 깊어지고 있다. 이로 인해, 절연 물질의 매립 특성을 향상시키기 위해서는 플라즈마에 가해지는 바이어스 파워를 증가시켜야 한다. 하지만, 바이어스 파워를 증가시키면 매립 특성은 향상시킬 수 있지만, 높은 파워의 플라즈마로 인하여 반도체 기판 상에 형성된 패턴에 플라즈마 손상이 발생될 수 있다.
이에 대하여, 본 발명이 제시하는 난드형 플래쉬 메모리 소자의 제조 방법은
반도체 기판의 소자 분리 영역에 트렌치를 형성한 후, 트렌치의 하부에는 열산화 공정으로 산화막을 형성하고, 트렌치의 상부에는 증착 방식으로 산화막을 형성하여 소자 분리막을 형성함으로써, 버즈빅이 발생되는 것을 방지하면서 종횡비(Aspect ration)가 높은 트렌치의 하부에 산화막을 보이드(Void) 없이 용이하게 형성하여 매립 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판의 소자 분리 영역에 소정의 깊이로 제1 트렌치를 형성하는 단계와, 제1 트렌치의 측벽에 산화방지 스페이서를 형성하는 단계와, 반도체 기판의 소자 분리 영역을 보다 더 식각하여 목표 깊이의 제2 트렌치를 형성하는 단계와, 열산화 공정을 실시하여 제2 트렌치를 열산화막으로 매립하는 단계, 및 제1 트렌치를 증착 산화막으로 매립하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와, 소자 분리 영역의 패드 질화막 및 패드 산화막을 제거하는 단계와, 소자 분리 영역에 소정의 깊이로 제1 트렌치를 형성하는 단계와, 제1 트렌치의 측벽에 산화방지 스페이서를 형성하는 단계와, 반도체 기판의 소자 분리 영역을 보다 더 식각하여 목표 깊이의 제2 트렌치를 형성하는 단계와, 열산화 공정을 실시하여 제2 트렌치를 열산화막으로 매립하는 단계와, 제1 트렌치를 증착 산화막으로 매립하는 단계, 및 화학적 기계적 연마 공정으로 패드 질화막을 제거하면서 평탄화하는 단계를 포함한다.
상기에서, 제1 트렌치를 형성한 후 산화방지 스페이서를 형성하기 전에, 제1 트렌치의 측벽 및 저면에 열산화 공정으로 라이너 산화막을 형성하는 단계를 더 포함할 수 있다.
산화방지 스페이서는 질화물로 형성할 수 있으며, 전체 구조 상에 질화물을 형성한 후 전면 식각 공정으로 질화물을 제1 트렌치의 측벽에만 잔류시키는 방식으로 형성할 수 있다.
증착 산화막은 고밀도 플라즈마 산화막으로 형성할 수 있으며, 열산화막 및 증착 산화막은 동일한 챔버 내부에서 시간의 지연없이 인-시투 방식으로 형성되는 것이 바람직하다. 즉, 열산화막을 형성하기 위하여 산소 분위기에서 열산화 공정을 실시하다가 제2 트렌치가 열산화막으로 완전히 매립되면, 소오스 가스와 반응 가스를 공급하고 바이어스로 플라즈마를 발생시켜 증착 산화막을 증착할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 기판 상에 패드 산화막(102) 및 패드 질화막(103)을 순차적으로 형성한다. 여기서, 패드 산화막(102)은 50Å 내지 300Å의 두께로 형성할 수 있다. 그리고, 패드 질화막(103)은 1000Å 내지 2000Å의 두께로 형성할 수 있다.
도 1b를 참조하면, 소자 분리 영역의 패드 질화막(103) 및 패드 산화막(102)을 순차적으로 식각한다. 이로써, 반도체 기판(101)의 소자 분리 영역이 노출된다.
도 1c를 참조하면, 반도체 기판(101)의 소자 분리 영역을 소정의 깊이만큼 식각하여 제1 트렌치(104)를 형성한다. 이때, 제1 트렌치(104)의 깊이는 STI 구조의 소자 분리막을 형성하기 위한 목표 깊이의 트렌치보다는 얕게 형성하며, 후속 공정에서 형성될 트랜지스터의 소오스/드레인과 같은 접합부의 깊이보다는 깊게 형성하는 것이 바람직하다. 여기서, 제1 트렌치(104)를 형성하기 위한 식각 공정은 1mTorr 내지 50mTorr의 압력에서 실시할 수 있으며, N2/HBr/Cl2/O2 가스를 식각 가스로 사용할 수 있다. 이때, 500W 내지 1500W의 탑 파워와 20W 내지 300W의 바텀 파워를 인가한다.
도 1d를 참조하면, 제1 트렌치(104)를 형성하는 과정에서 발생된 식각 손상을 완화하고, 후속 공정에서 형성될 소자 분리막과 반도체 기판(101)의 계면 특성을 향상시키기 위하여, 제1 트렌치(104)의 측벽 및 저면을 열산화 공정으로 산화시켜 라이너 산화막(105)을 형성한다. 라이너 산화막(105)은 열산화 공정으로 형성되기 때문에 제1 트렌치(104)의 측벽 및 저면에서 반도체 기판(101)과의 우수한 계면 특성을 얻을 수 있다. 이러한 열산화 공정은 900℃ 내지 1300℃의 온도에서 습식 산화 방식으로 진행할 수 있다.
이렇게 라이너 산화막(105)을 열산화 공정으로 형성하기 때문에 제1 트렌치(104)의 상부 및 저면 모서리는 둥글게 라운딩 처리되어 전계가 집중되는 것을 동시에 방지할 수 있다. 라이너 산화막(105)은 후속 공정에서 형성될 산화방지 스페이서에 의해 반도체 기판(101)에 가해지는 스트레스를 완화시킬 수 있는 버퍼막의 역할을 한다.
한편, 라이너 산화막(105)을 열산화 공정으로 형성하기 때문에 제1 트렌치(104)의 상부 모서리에서 활성 영역으로 버즈 빅(Bird's beak)이 발생될 수 있으나, 제1 트렌치(104)의 측벽 저면 손상을 완화시키고 라운딩 처리 효과만을 얻을 수 있을 정도로만 열산화 공정을 실시하기 때문에 버즈 빅의 발생량은 무시할 수 있다. 오히려, 버즈 빅 발생에 비해 손상 완화와 전계 집중 완화 특성을 상대적으로 더 향상시킬 수 있다.
이렇듯, 열산화 공정은 제1 트렌치(104)의 폭과 버즈 빅 발생을 고려하여 라이너 산화막(105)이 적절한 두께로 형성되도록 열산화 공정을 실시한다.
라이너 산화막(105)을 형성한 후에는 질소 분위기에서 어닐링을 실시하여 라이너 산화막(105)의 막질이 치밀해지도록 한다. 이러한 질소 분위기의 어닐링은 1000℃ 내지 1100℃의 온도에서 20분 내지 30분 동안 실시할 수 있다.
이러한 열산화 공정은 필수 공정이 아니며 생략 가능하다.
도 1e를 참조하면, 제1 트렌치(104)의 측벽에 산화방지 스페이서(106)를 형성한다. 산화방지 스페이서(106)는 후속 열공정에 의해 제1 트렌치(104)의 측벽에서 수평방향으로 산화가 진행되는 것을 방지하기 위하여 형성한다. 한편, 제1 트렌치(104)의 저면에는 반도체 기판(101)의 표면이 노출된다. 만일, 도 1d에서와 같이 제1 트렌치(104)의 측벽 및 저면에 라이너 산화막을 형성한 경우에는 라이너 산화막(105)이 노출된다.
이러한 산화방지 스페이서(106)는 산화 작용을 억제할 수 있는 어떠한 물질로도 형성할 수 있으며. 패드 질화막(103)과 동일한 물질로 형성할 수도 있다. 예를 들어, Si3N4와 같은 질화물 계열의 물질로 형성하는 경우, 전체 구조 상에 질화물을 형성한 후 전면 식각 공정을 실시하여 질화물을 패드 질화막(103)의 측벽 및 제1 트렌치(104)의 측벽에만 잔류시키는 방법으로 산화방지 스페이서(106)를 형성할 수 있다.
한편, 산화방지 스페이서(106)를 형성하기 위하여 질화물을 너무 두껍게 형성하면 산화방지 스페이서(106)가 두껍게 형성되어 제1 트렌치(104)의 폭이 좁아지고 종횡비가 증가 할 수 있다. 그리고, 질화물을 너무 얇게 형성하면 패드 질화막(103)의 측벽 부분에서도 질화물이 제거되고, 심한 경우 제1 트렌치(104)의 측벽 상부에서도 질화물이 잔류되지 않고 식각되어 제1 트렌치(104)의 측벽이 노출될 수 있다.
이러한 질화물의 이상적은 증착 두께는 집적도에 따라 달라질 수 있다. 따라서, 산화방지 스페이서(106)는 최소한 제1 트렌치(104)의 측벽에만 형성되면 되므로, 소자의 집적도와 제1 트렌치(104)의 종횡비를 고려하면서 전면 식각 공정 후 최소한 산화방지 스페이서(106)가 제1 트렌치(104)의 측벽을 완전히 덮을 수 있을 정도의 두께로 질화물을 형성하는 것이 중요하다.
도 1f를 참조하면, 라이너 산화막(105) 산화막이 형성된 경우 제1 트렌치(104) 저면의 라이너 산화막(105) 산화막을 제거한다. 이 후, 패드 질화막(103) 및 산화방지 스페이서(106)를 식각 마스크로 사용하는 식각 공정으로 반도체 기판(101)의 노출된 소자 분리 영역을 목표 깊이까지 식각하여 제2 트렌치(107)를 형성한다. 이로써, 하부에는 반도체 기판(101)이 노출되고 상부에는 산화방지 스페이서(106)가 형성된 트렌치(147)가 형성된다.
상기에서, 라이너 산화막(105)은 전면 식각 방식이나 습식 식각 방식으로 실시할 수 있다. 습식 식각 방식의 경우는 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(Diluted HF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시하거나, NH4F:HF가 4:1 내지 7:1로 혼합된 혼합 용액을 1:100 내지 1:300의 비율로 H2O에 희석시킨 BOE와 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시할 수 있다.
그리고, 제2 트렌치(107)를 형성하기 위한 식각 공정은 1mTorr 내지 50mTorr의 압력에서 실시할 수 있으며, N2/HBr/Cl2/O2 가스를 식각 가스로 사용할 수 있다. 이때, 제1 트렌치(104)를 형성할 때와 마찬가지로 500W 내지 1500W의 탑 파워와 20W 내지 300W의 바텀 파워를 인가하거나, 더 깊은 트렌치를 형성하기 위하여 보다 높은 바이어스를 인가할 수도 있다.
도 1g를 참조하면, 열산화 공정으로 제2 트렌치(107)의 측벽 및 저면을 산화시켜 제2 트렌치(107)를 열산화막(108)으로 매립한다. 이때, 열산화 공정은 제2 트렌치(107)가 열산화막(108)으로 완전히 매립되도록 실시한다. 열산화막(108)은 열산화 공정으로 형성되기 때문에 제2 트렌치(107)가 깊고 종횡비가 높아도 큰 어려움 없이 제2 트렌치(107)를 열산화막(108)으로 충분히 매립할 수 있다. 그리고, 제2 트렌치(107)는 폭이 좁고, 특히 산화방지 스페이서(106)에 의해 제1 트렌치(104)보다 좁게 형성되기 때문에 열산화 공정만으로도 제2 트렌치(107)를 열산화막(108)으로 충분히 매립할 수 있다.
한편, 열산화 공정으로 제2 트렌치(107)를 매립하기 때문에 열산화막(108)과 반도체 기판(101)간의 우수한 계면 특성을 얻을 수 있다. 뿐만 아니라, 제2 트렌치(107)의 저면이 둥글게 라운딩 처리되며, 제1 트렌치(104)의 측벽에 잔류하는 라이너 산화막(105)과 열산화막(108)의 계면 특성을 향상시킬 수 있다.
이렇게 열산화막(108)을 형성함으로써 트렌치(147)의 종횡비가 낮아지는데, 열산화막(108)은 부피 팽창을 하면서 형성되기 때문에 제1 트렌치(104)의 하부보다 높게 형성되어 트렌치(147)의 종횡비는 보다 더 낮아진다.
열산화막(108)을 형성하기 위한 열산화 공정은 열산화막의 성장률과 제2 트렌치(107)의 폭을 고려하여 적절한 시간동안만 실시한다.
도 1h를 참조하면, 제1 트렌치(104)가 완전히 매립되도록 전체 구조 상에 산화물을 증착하여 증착 산화막(109)을 형성한다. 증착 산화막(109)은 열산화막(108)에 의해 트렌치(147)의 종횡비가 낮아진 상태에서 증착되기 때문에 보이드 발생 없이 제1 트렌치(104) 내부를 증착 산화막(109)으로 완전하게 매립할 수 있다. 이러한 증착 산화막(109)은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성하는 것이 바람직하다.
한편, 열산화막(108)과 증착 산화막(109)은 동일한 챔버 내부에서 공정 조건만을 바꾸면서 인-시투(In-Situ) 방식으로 형성하는 것이 바람직하다. 즉, 증착 산화막(109) 산화막을 형성하는 증착 챔버에서 초기에는 산소만을 공급하여 열산화 공정으로 열산화막(108)을 형성한 후, 제2 트렌치(107)가 완전히 매립되면 플라즈마가 발생되도록 소정의 바이어스(예를 들면, 바텀 바이어스, 소오스 바이어스, RF 파워 등등)를 인가하고 소오스 가스와 반응 가스를 공급하여 시간의 지연 없이 바로 증착 산화막(109)을 형성한다.
이렇게 열산화막(108)과 증착 산화막(109)을 시간의 지연 없이 동일한 챔버 내부에서 인-시투 방식으로 형성하면 우수한 계면 특성과 함께 계면에서의 누설 전류 발생을 방지할 수 있다. 더욱이, 열산화막(108)은 부피 팽창하여 제1 트렌치(104)의 저면보다 높게 형성되기 때문에 열산화막(108)과 증착 산화막(109)의 계면은 산화방지 스페이서(106)에 의해 노출되지 않는다.
이로써, 집적도가 높아짐에 따라 트렌치(147)의 종횡비가 높아지더라도 종래에 사용하던 증착 장비에서 트렌치(147) 내부를 보이드 발생 없이 산화막으로 완전하게 매립할 수 있다.
도 1i를 참조하면, 패드 질화막(103) 상부의 증착 산화막(109)을 제거한다.
도 1j를 참조하면, 패드 산화막(102) 상부의 패드 질화막(도 1i의 103)을 제거한다. 이때, 패드 질화막(도 1i의 103)은 화학적 기계적 연마 공정으로 제거할 수 있다. 화학적 기계적 연마 공정의 연마 종료 시점은 질화물의 검출량이 급격하게 감소하고 산화물의 검출량이 급격하기 증가하는 시점으로 설정하는 것이 바람직하다. 이러한 조건으로 화학적 기계적 연마 공정을 실시하면 반도체 기판(101)의 표면보다 높게 돌출된 증착 산화막(109)의 상부도 연마되어 보다 더 우수한 평탄화 특성을 얻을 수 있다.
도면에는 도시되어 있지 않지만, 패드 질화막(도 1i의 103)을 먼저 제거한 후 반도체 기판(101)보다 높게 돌출된 증착 산화막(109)을 제거할 수도 있다
이로써, 열산화막(108)과 증착 산화막(109)으로 이루어진 소자 분리막(110)이 형성된다.
상기의 방법으로 형성된 소자 분리막(110)을 보면, 소자 분리막(110)의 상부 모서리에는 산화물과 식각 선택비가 상이한 산화방지 스페이서(106)의 상부가 돌출되기 때문에 상부 모서리에 모우트(Moat)가 발생되는 것도 방지할 수 있다.
상술한 바와 같이, 본 발명은 반도체 기판의 소자 분리 영역에 트렌치를 형성한 후, 트렌치의 하부에는 열산화 공정으로 산화막을 형성하고, 트렌치의 상부에는 증착 방식으로 산화막을 형성하여 소자 분리막을 형성함으로써, 버즈빅이 발생되는 것을 방지하면서 종횡비(Aspect ration)가 높은 트렌치의 하부를 산화막으로 보이드(Void) 없이 용이하게 매립할 수 있어 소자 분리 영역의 면적을 보다 더 감소시키고 집적도를 향상시킬 수 있다.
더욱이, 고가의 장비의 추가하지 않고도 공정의 재현성을 확보할 수 있다는 장점이 있다.
도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 패드 산화막
103 : 패드 질화막 104 : 제1 트렌치
105 : 라이너 산화막 106 : 산화방지 스페이서
107 : 제2 트렌치 108 : 열산화막
109 : 증착 산화막 110 : 소자 분리막
147 : 트렌치

Claims (9)

  1. 트렌치의 상부 측벽에 산화 방지막을 형성한 상태에서 상기 트렌치의 하부는 열산화막으로 매립하고 상기 트렌치의 상부는 산화물을 증착하여 매립하는 반도체 소자의 소자 분리막 형성 방법.
  2. 반도체 기판의 소자 분리 영역에 소정의 깊이로 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 측벽에 산화방지 스페이서를 형성하는 단계;
    상기 반도체 기판의 상기 소자 분리 영역을 보다 더 식각하여 목표 깊이의 제2 트렌치를 형성하는 단계;
    열산화 공정을 실시하여 상기 제2 트렌치를 열산화막으로 매립하는 단계; 및
    상기 제1 트렌치를 증착 산화막으로 매립하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  3. 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
    소자 분리 영역의 상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계;
    상기 소자 분리 영역에 소정의 깊이로 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 측벽에 산화방지 스페이서를 형성하는 단계;
    상기 반도체 기판의 상기 소자 분리 영역을 보다 더 식각하여 목표 깊이의 제2 트렌치를 형성하는 단계;
    열산화 공정을 실시하여 상기 제2 트렌치를 열산화막으로 매립하는 단계;
    상기 제1 트렌치를 증착 산화막으로 매립하는 단계; 및
    화학적 기계적 연마 공정으로 상기 패드 질화막을 제거하면서 평탄화하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 제1 트렌치를 형성한 후, 상기 산화방지 스페이서를 형성하기 전에,
    상기 제1 트렌치의 측벽 및 저면에 열산화 공정으로 라이너 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 산화방지 스페이서가 질화물로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 5 항에 있어서,
    상기 산화방지 스페이서는 전체 구조 상에 상기 질화물을 형성한 후 전면 식각 공정으로 상기 질화물을 상기 제1 트렌치의 측벽에만 잔류시키는 방식으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 2 항 또는 제 3 항에 있어서,
    상기 증착 산화막이 고밀도 플라즈마 산화막인 반도체 소자의 소자 분리막 형성 방법.
  8. 제 2 항 또는 제 3 항에 있어서,
    상기 열산화막 및 상기 증착 산화막이 동일한 챔버 내부에서 시간의 지연없이 인-시투 방식으로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  9. 제 8 항에 있어서,
    상기 열산화막을 형성하기 위하여 산소 분위기에서 열산화 공정을 실시하다가 상기 제2 트렌치가 상기 열산화막으로 완전히 매립되면, 소오스 가스와 반응 가스를 공급하고 바이어스로 플라즈마를 발생시켜 상기 증착 산화막을 증착하는 반도체 소자의 소자 분리막 형성 방법.
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CN105895533A (zh) * 2016-06-28 2016-08-24 上海华虹宏力半导体制造有限公司 超结结构的制造方法
CN105957897A (zh) * 2016-06-28 2016-09-21 上海华虹宏力半导体制造有限公司 沟槽栅超结mosfet的制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101041594B1 (ko) * 2005-10-14 2011-06-15 샌디스크 코포레이션 좁은 간격의 분리 영역을 위한 자기-정렬된 트렌치 충진
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CN105957897B (zh) * 2016-06-28 2019-01-04 上海华虹宏力半导体制造有限公司 沟槽栅超结mosfet的制造方法
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