CN105895533A - 超结结构的制造方法 - Google Patents

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Abstract

本发明公开了一种超结结构的制造方法，包括步骤：形成硬质掩模层；定义出沟槽形成区域；进行第一次外延层刻蚀形成顶部沟槽；在顶部沟槽的侧面和底部表面形成第一氮化硅层；去除顶部沟槽底部表面的第一氮化硅层；进行第二次外延层刻蚀形成底部沟槽；进行第一次第二导电类型外延层填充在底部沟槽填充第一层外延层；对第一层外延层进行回刻使第一氮化硅层完全暴露出来并去除第一氮化硅层；进行第二次第二导电类型外延层填充在第一层外延层顶部的沟槽中填充第二层外延层；进行平坦化并将硬质掩模层去除并形成超结结构。本发明能改善沟槽填充的质量并能实现对更大的深宽比的沟槽进行外延填充，能制作更小步进的超结结构并能扩大工艺窗口。

Description

超结结构的制造方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种超结结构的制造方法。
背景技术
超结结构就是交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路；在截止状态下由PN立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。
如图1所示，是现有超结器件的结构图，该超结器件为超结MOSFET，这里是以N型超结MOSFET为例进行介绍，由图1可知，N型超结MOSFET包括：
形成于半导体衬底如硅衬底101表面上的N型外延层102。
在N型外延层102中形成有P型柱103，由相邻的P型柱103之间的N型外延层102组成N型柱，由P型柱103和N型柱交替排列组成超结结构。
P型体区104形成于P型柱103的顶部并延伸到相邻的N型柱顶部。
图1中的器件采用平面栅结构，平面栅包括平面结构的多晶硅栅105，多晶硅栅105的底部形成有栅介质层如栅氧化层。多晶硅栅105覆盖部分所述P型体区104的表面并用于在被覆盖的所述P型体区104的表面形成沟道。
N+掺杂的源区106形成于所述P型体区104中，所述源区106的一侧和对应的多晶硅栅105自对准。
层间膜107覆盖在多晶硅栅105、源区106和P型体区104表面。接触孔108穿过层间膜107和底部的源区106或多晶硅栅105接触。在源区106对应的接触孔108的底部形成有P+掺杂的接触注入区109，接触注入区109和接触孔108的金属形成欧姆接触，P型体区104也通过接触注入区109和接触孔108相连接。
在层间膜107的顶部形成有正面金属层110，正面金属层110图形化后形成源极和栅极，源极通过对应的接触孔108和底部的源区106和P型体区104接触，栅极通过对应的接触孔108和底部的多晶硅栅105接触。
漏区通过对半导体衬底101进行背面N型重掺杂组成，或者直接由已经为N型重掺杂的半导体衬底101组成。在漏区的背面形成有背面金属层并通过背面金属层引出漏极。
图1中，超结结构的P型柱103和N型柱之间能够互相横向耗尽从而能提高器件的耐压能力，如果超结结构的厚度越深，则在反向偏置时形成的耗尽区的厚度越大，这样对器件的耐压能力越强。另外，由一个P型柱103和一个N型柱组成一个超结单元，该超结单元的宽度为一个P型柱103的宽度和一个N型柱的宽度的和，超结单元的宽度为超结结构的步进(pitch)，该步进越小，越有利于超结结构的耗尽，这样也有利于提高器件的耐压和降低器件的导通电阻。
所以超结结构的厚度越大已经步进越小越有利于器件的耐压的提升和导通电阻的降低，超结结构的厚度的增加和步进的减小会增加沟槽的深宽比，所以现有超结MOSFET需要具有很大深宽比的沟槽。现有超结结构的形成工艺一般采用沟槽加外延填充工艺实现，故现有形成超结MOSFET的方法中需要在很大深宽比的沟槽内填充外延形成超结MOSFET所需的超结结构，故工艺窗口很小。当有工艺波动时很容易导致外延(EPI)填充不满的情形，如图1中的P型柱103就具有由于为完全填充而形成的空隙，空隙的存在容易导致击穿电压或漏源漏电的电性失效如标记201所示。这种情形在制作更小pitch的超结MOSFET时会变得尤为突出。
发明内容
本发明所要解决的技术问题是提供一种超结结构的制造方法，能改善沟槽填充的质量并能实现对更大的深宽比的沟槽进行外延填充，能制作更小步进的超结结构并能扩大工艺窗口。
为解决上述技术问题，本发明提供的超结结构的制造方法，包括如下步骤：
步骤一、提供第一导电类型外延层，在第一导电类型外延层上形成硬质掩模层。
步骤二、采用光刻定义出沟槽形成区域，采用刻蚀工艺将沟槽形成区域的所述硬质掩模层去除。
步骤三、以所述硬质掩模层为掩模对所述第一导电类型外延层进行第一次刻蚀，所述第一次刻蚀形成顶部沟槽。
步骤四、进行氮化硅沉积在所述顶部沟槽的侧面和底部表面形成第一氮化硅层，所述第一氮化硅层也延伸到所述顶部沟槽外。
步骤五、进行干法刻蚀去除所述顶部沟槽底部表面的所述第一氮化硅层，所述顶部沟槽侧面的所述第一氮化硅层保留。
步骤六、以所述硬质掩模层和所述第一氮化硅层为掩模对所述第一导电类型外延层进行第二次刻蚀，所述第二次刻蚀在所述顶部沟槽的底部形成底部沟槽，由所述顶部沟槽和所述底部沟槽纵向叠加形成超结沟槽。
步骤七、采用选择性外延生长工艺对所述超结沟槽进行第一次第二导电类型外延层填充，利用所述选择性外延生长工艺仅在外延层表面生长、在氮化硅表面不生长的特点使第一次第二导电类型外延层填充的第一层外延层定位于所述底部沟槽中。
步骤八、对所述第一层外延层进行回刻使所述第一层外层的顶部表面等于或低于所述第一氮化硅层的底部位置并将所述第一氮化硅层完全暴露出来；之后，去除所述第一氮化硅层。
步骤九、采用选择性外延生长工艺对所述超结沟槽进行第二次第二导电类型外延层填充，利用所述选择性外延生长工艺仅在外延层表面生长、在所述硬质掩模层表面不生长的特点使第二次第二导电类型外延层填充的第二层外延层定位于所述第一层外延层的顶部的所述超级沟槽。
步骤十、进行平坦化并将所述硬质掩模层去除；由填充于所述超结沟槽中的所述第一层外延层和所述第二层外延层叠加形成第二导电类型柱，由各所述第二导电类型柱之间的所述第一导电类型外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成超结结构。
进一步的改进是，步骤一中所述第一导电类型外延层为第一导电类型硅外延层，所述第一层外延层和所述第二层外延层都为硅外延层。
进一步的改进是，所述硬质掩模层由氮化硅组成或氧化硅叠加氮化硅组成。
进一步的改进是，所述顶部沟槽和所述底部沟槽的纵向深度接近。
进一步的改进是，所述顶部沟槽的纵向深度满足使所述顶部沟槽的深宽比小于等于选择性外延生长工艺填充沟槽对深宽比要求的最大值。
所述底部沟槽的纵向深度满足使所述底部沟槽的深宽比小于等于选择性外延生长工艺填充沟槽对深宽比要求的最大值。
进一步的改进是，所述第一层外延层的掺杂浓度和所述第二层外延层的掺杂浓度相同；或者，所述第一层外延层的掺杂浓度和所述第二层外延层的掺杂浓度不相同。
进一步的改进是，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
本发明结合两次刻蚀形成沟槽以及利用在顶部沟槽的侧面形成的第一氮化硅层能够实现分两次进行外延填充超结沟槽，相对于整个超结沟槽的深度，每次沟槽填充仅需分别对底部沟槽和顶部沟槽进行填充，由于顶部沟槽和底部沟槽的深度都小于两者叠加形成的超结沟槽的深度，故每次外延填充所对应的沟槽的深宽比都要小于整个超结沟槽的深宽比，也即本发明相当于缩小了沟槽的深宽比，故本发明能改善沟槽填充的质量并能实现对更大的深宽比的沟槽进行外延填充，从而能制作更小步进的超结结构并能扩大工艺窗口。
另外，本发明进行在顶部沟槽刻蚀完成之后，增加形成第一氮化硅层并干法回刻的工艺即可实现后续的两次外延填充，可知，本发明不需要额外增加其它光罩，故本发明具有较低的工艺成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有超结器件的结构示意图；
图2是本发明实施例超结结构的制造方法的流程图；
图3A-图3L是本发明实施例方法各步骤中的器件结构示意图。
具体实施方式
如图2所示，是本发明实施例超结结构的制造方法的流程图；如图3A至图3L所示，是本发明实施例方法各步骤中的器件结构示意图。本发明实施例超结结构的制造方法包括如下步骤：
步骤一、如图3A所示，提供第一导电类型外延层2，所述第一导电类型外延层2形成于半导体衬底1的表面。较佳为，所述半导体衬底1为硅衬底，所述第一导电类型外延层2为第一导电类型硅外延层，后续的第一层外延层3a和第二层外延层3b也都为硅外延层。
如图3B所示，在第一导电类型外延层2上形成硬质掩模层301。较佳为，所述硬质掩模层301由氮化硅组成或氧化硅叠加氮化硅组成。
步骤二、如图3B所示，采用光刻形成的光刻胶图形302定义出沟槽形成区域，采用刻蚀工艺将沟槽形成区域的所述硬质掩模层301去除；之后去除光刻胶图形302。
步骤三、如图3C所示，以所述硬质掩模层301为掩模对所述第一导电类型外延层2进行第一次刻蚀，所述第一次刻蚀形成顶部沟槽303a。
步骤四、如图3D所示，进行氮化硅沉积在所述顶部沟槽303a的侧面和底部表面形成第一氮化硅层304，所述第一氮化硅层304也延伸到所述顶部沟槽303a外。
步骤五、如图3E所示，进行干法刻蚀去除所述顶部沟槽303a底部表面的所述第一氮化硅层304，所述顶部沟槽303a侧面的所述第一氮化硅层304保留。
步骤六、如图3F所示，以所述硬质掩模层301和所述第一氮化硅层304为掩模对所述第一导电类型外延层2进行第二次刻蚀，所述第二次刻蚀在所述顶部沟槽303a的底部形成底部沟槽303b，由所述顶部沟槽303a和所述底部沟槽303b纵向叠加形成超结沟槽303。
较佳为，所述顶部沟槽303a和所述底部沟槽303b的纵向深度接近，这样能够将所述超级沟槽303在纵向上一分为二。如果能够将所述顶部沟槽303a和所述底部沟槽303b的纵向深度做到完全相等则更佳。
所述顶部沟槽303a的纵向深度满足使所述顶部沟槽303a的深宽比小于等于选择性外延生长工艺填充沟槽对深宽比要求的最大值。所述底部沟槽303b的纵向深度满足使所述底部沟槽303b的深宽比小于等于选择性外延生长工艺填充沟槽对深宽比要求的最大值。也即，在采用选择性外延生长工艺填充沟槽时，对沟槽深宽比的要求有一个最大值，当大于该要求的最大值时，选择型外延生长工艺在沟槽能填充的外延层的质量会变差，如存在图1中所示的空隙，故现有工艺无法较大的深宽比的沟槽进行满足质量要求的填充。本发明实施例中通过将所述底部沟槽303b和所述顶部沟槽303a的纵向深度都设置为满足使各自的深宽比小于等于选择性外延生长工艺填充沟槽对深宽比要求的最大值，这样能够保证在后续的两次外延填充时都能分别实现对所述底部沟槽303b和所述顶部沟槽303a良好填充，使填充质量达到要求。
步骤七、如图3G所示，采用选择性外延生长工艺对所述超结沟槽303进行第一次第二导电类型外延层填充，利用所述选择性外延生长工艺仅在外延层表面生长、在氮化硅表面不生长的特点使第一次第二导电类型外延层填充的第一层外延层3a定位于所述底部沟槽303b中。图3G所示的实际工艺中，所述第一层外延层3a会生长到顶部表面高于所述第一氮化硅层304的底部位置。
步骤八、如图3H所示，对所述第一层外延层3a进行回刻使所述第一层外层的顶部表面等于或低于所述第一氮化硅层304的底部位置并将所述第一氮化硅层304完全暴露出来，也即只要将所述第一氮化硅层304完全暴露出来即可，这样方面后续对所述第一氮化硅层304的去除。
如图3I所示，之后，去除所述第一氮化硅层304。
步骤九、如图3J所示，采用选择性外延生长工艺对所述超结沟槽303进行第二次第二导电类型外延层填充，利用所述选择性外延生长工艺仅在外延层表面生长、在所述硬质掩模层301表面不生长的特点使第二次第二导电类型外延层填充的第二层外延层3b定位于所述第一层外延层3a的顶部的所述超级沟槽。
步骤十、如图3K所示，进行平坦化并将所述硬质掩模层301去除；由填充于所述超结沟槽303中的所述第一层外延层3a和所述第二层外延层3b叠加形成第二导电类型柱3，由各所述第二导电类型柱3之间的所述第一导电类型外延层2组成第一导电类型柱4，由所述第一导电类型柱4和所述第二导电类型柱3交替排列形成超结结构。本发明实施例中，所述第一层外延层3a的掺杂浓度和所述第二层外延层3b的掺杂浓度相同；或者，所述第一层外延层3a的掺杂浓度和所述第二层外延层3b的掺杂浓度不相同，通过所述第一层外延层3a的掺杂浓度和所述第二层外延层3b的掺杂浓度不相同的设置，能够实现梯度掺杂，从而提升器件抗击穿能力。
本发明实施例中，第一导电类型为N型，第二导电类型为P型。在其它实施例中也能为：第一导电类型为P型，第二导电类型为N型。
上述工艺就形成了超结结构，一般超结结构都要应用于超结功率半导体器件中，如图3L所示，本发明实施例以超结结构应用于N型超结MOSFET器件为例来说明后续还需采用的步骤：
形成P型体区5，所述P型体区5形成于P型柱103的顶部并延伸到相邻的N型柱顶部。
依次生长栅介质层如栅氧化层和多晶硅栅5，对多晶硅栅5进行光刻刻蚀形成平面栅结构。多晶硅栅6覆盖部分所述P型体区5的表面并用于在被覆盖的所述P型体区5的表面形成沟道。
进行N型重掺杂离子注入形成源区7，所述源区7位于所述P型体区5表面，所述源区7的一侧和对应的多晶硅栅6自对准。
形成层间膜8，所述层间膜8覆盖在多晶硅栅6、源区7和P型体区5表面。
采用光刻刻蚀工艺形成接触孔9的开孔并在开孔中填充金属。较佳为，在接触孔9的开孔形成后金属填充前还包括P型重掺杂离子注入从而在所述源区7对应的接触孔9的底部形成P+掺杂的接触注入区10的步骤，接触注入区10和接触孔9的金属形成欧姆接触；P型体区5也通过接触注入区10和接触孔9相连接。
在层间膜8的顶部形成正面金属层11，采用光刻刻蚀工艺对所述正面金属层11进行图形化并形成源极和栅极，源极通过对应的接触孔9和底部的源区7和P型体区5接触，栅极通过对应的接触孔9和底部的多晶硅栅6接触。
对所述半导体衬底1进行减薄并进行背面N型重掺杂组成漏区，或者直接由减薄后且已经为N型重掺杂的半导体衬底1组成。在漏区的背面形成背面金属层并通过背面金属层引出漏极。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (7)

1.一种超结结构的制造方法，其特征在于，包括如下步骤：
步骤一、提供第一导电类型外延层，在第一导电类型外延层上形成硬质掩模层；
步骤二、采用光刻定义出沟槽形成区域，采用刻蚀工艺将沟槽形成区域的所述硬质掩模层去除；
步骤三、以所述硬质掩模层为掩模对所述第一导电类型外延层进行第一次刻蚀，所述第一次刻蚀形成顶部沟槽；
步骤四、进行氮化硅沉积在所述顶部沟槽的侧面和底部表面形成第一氮化硅层，所述第一氮化硅层也延伸到所述顶部沟槽外；
步骤五、进行干法刻蚀去除所述顶部沟槽底部表面的所述第一氮化硅层，所述顶部沟槽侧面的所述第一氮化硅层保留；
步骤六、以所述硬质掩模层和所述第一氮化硅层为掩模对所述第一导电类型外延层进行第二次刻蚀，所述第二次刻蚀在所述顶部沟槽的底部形成底部沟槽，由所述顶部沟槽和所述底部沟槽纵向叠加形成超结沟槽；
步骤七、采用选择性外延生长工艺对所述超结沟槽进行第一次第二导电类型外延层填充，利用所述选择性外延生长工艺仅在外延层表面生长、在氮化硅表面不生长的特点使第一次第二导电类型外延层填充的第一层外延层定位于所述底部沟槽中；
步骤八、对所述第一层外延层进行回刻使所述第一层外层的顶部表面等于或低于所述第一氮化硅层的底部位置并将所述第一氮化硅层完全暴露出来；之后，去除所述第一氮化硅层；
步骤九、采用选择性外延生长工艺对所述超结沟槽进行第二次第二导电类型外延层填充，利用所述选择性外延生长工艺仅在外延层表面生长、在所述硬质掩模层表面不生长的特点使第二次第二导电类型外延层填充的第二层外延层定位于所述第一层外延层的顶部的所述超级沟槽；
步骤十、进行平坦化并将所述硬质掩模层去除；由填充于所述超结沟槽中的所述第一层外延层和所述第二层外延层叠加形成第二导电类型柱，由各所述第二导电类型柱之间的所述第一导电类型外延层组成第一导电类型柱，由所述第一导电类型柱和所述第二导电类型柱交替排列形成超结结构。
2.如权利要求1所述的超结结构的制造方法，其特征在于：步骤一中所述第一导电类型外延层为第一导电类型硅外延层，所述第一层外延层和所述第二层外延层都为硅外延层。
3.如权利要求1所述的超结结构的制造方法，其特征在于：所述硬质掩模层由氮化硅组成或氧化硅叠加氮化硅组成。
4.如权利要求1所述的超结结构的制造方法，其特征在于：所述顶部沟槽和所述底部沟槽的纵向深度接近。
5.如权利要求1所述的超结结构的制造方法，其特征在于：所述顶部沟槽的纵向深度满足使所述顶部沟槽的深宽比小于等于选择性外延生长工艺填充沟槽对深宽比要求的最大值；
所述底部沟槽的纵向深度满足使所述底部沟槽的深宽比小于等于选择性外延生长工艺填充沟槽对深宽比要求的最大值。
6.如权利要求1所述的超结结构的制造方法，其特征在于：所述第一层外延层的掺杂浓度和所述第二层外延层的掺杂浓度相同；或者，所述第一层外延层的掺杂浓度和所述第二层外延层的掺杂浓度不相同。
7.如权利要求1所述的超结结构的制造方法，其特征在于：第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
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