KR20060125403A - 콘택형 채널 트렌치 패턴을 갖는 마스크 세트 및 이를이용한 모스 트랜지스터 제조방법 - Google Patents
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Abstract
콘택형 채널 트렌치 패턴을 갖는 마스크 세트 및 이를 이용한 모스 트랜지스터 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역들을 한정하는 것을 포함한다. 이때, 상기 활성영역들은 지그재그로 형성된다. 상기 활성영역들을 갖는 반도체기판 상에 마스크막을 형성한다. 상기 마스크막을 패터닝하여 서로 인접한 한 쌍의 활성영역들을 가로지르면서 지그재그로 배치된 개구부들을 갖는 마스크 패턴을 형성한다. 상기 마스크 패턴을 이용하여 상기 개구부들에 의해 노출된 상기 활성영역들을 식각하여 상기 반도체기판 내에 채널 트렌치들을 형성한다. 상기 마스크 패턴을 제거한다. 상기 채널 트렌치들을 갖는 반도체기판 상에 상기 채널 트렌치들을 채우면서 상기 활성영역들의 상부를 가로지르는 절연된 워드라인 패턴들을 형성한다.
콘택형 채널 트랜치 패턴, 마스크 패턴, 개구부, 채널 트렌치, 리세스된 게이트 전극
Description
도 1a는 종래기술에 따른 리세스된 게이트 전극을 갖는 모스 트랜지스터를 설명하기 위한 평면도이다.
도 1b는 도 1a의 절단선 I-I'에 따라 취해진 단면도이다.
도 2는 본 발명의 실시예에 따른 콘택형 채널 트렌치 패턴을 갖는 마스크 세트를 나타낸 평면모식도이다.
도 3은 본 발명의 다른 실시예에 따른 콘택형 채널 트렌치 패턴을 갖는 마스크 세트를 나타낸 평면모식도이다.
도 4a 내지 도 7a는 본 발명의 실시예에 따른 콘택형 채널 트렌치 패턴을 갖는 마스크 세트를 이용한 모스 트랜지스터 제조방법을 설명하기 위한 평면도들이다.
도 4b 내지 도 7b는 도 4a 내지 도 7a의 절단선 II-II'를 따라 취해진 단면도들이다.
본 발명은 포토마스크 및 이를 이용한 반도체소자 제조방법에 관한 것으로서, 특히 콘택형 채널 트렌치 패턴을 갖는 마스크 세트 및 이를 이용한 모스 트랜지스터 제조방법에 관한 것이다.
디램 소자와 같은 반도체 기억소자의 집적도가 증가함에 따라, 모스 트랜지스터가 차지하는 평면적은 점점 감소하고 있다. 그 결과, 상기 모스 트랜지스터의 채널길이가 감소하여 단채널 효과를 발생시킨다. 특히, 상기 디램 소자의 메모리 셀에 채택되는 억세스 모스 트랜지스터에서 상기 단채널 효과가 발생하면, 상기 디램 셀의 누설전류가 증가되어 상기 디램소자의 리프레쉬 특성을 저하시킨다. 이에 따라, 상기 디램 소자의 집적도가 증가할지라도, 상기 메모리 셀 영역의 모스 트랜지스터에 상기 단채널 효과의 억제에 적합한 리세스된 게이트 전극을 갖는 모스 트랜지스터에 대해 소개된 바 있다.
도 1a는 종래기술에 따른 리세스된 게이트 전극을 갖는 모스 트랜지스터를 설명하기 위한 평면도이다.
도 1b는 도 1a의 절단선 I-I'에 따라 취해진 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체기판(100)에 소자분리막(105)에 의해 한정된 활성영역들(A)이 마련된다. 상기 활성영역들(A)은 P웰(P)에 형성될 수 있다. 상기 활성영역들(A)의 소정영역을 가로질러 채널 트렌치들(110)이 형성된다. 이때, 상기 하나의 활성영역(A)에 서로 이격된 두 개의 채널 트렌치(110)가 형성되어야 한다. 그러나 고집적화에 따라 길이방향으로 이웃하는 상기 활성영역들(A) 사이의 거리(D0)가 상기 채널 트렌치(110)의 폭(W0)과 거의 일치하게 되어 상기 채널 트렌치(110)를 형성하기 위한 패터닝 시 미스얼라인(misalign) 마진(margin) 폭이 감소하였다. 따라서, 참조부호 'F'에 나타낸 바와 같이 미스얼라인이 발생할 경우 원하지 않는 영역에 기생 채널 트렌치(110a)가 형성될 수 있다.
이어, 상기 채널 트렌치들(110,110a)을 갖는 반도체기판 상에 게이트 산화막(115)을 형성한다. 상기 게이트 산화막(115)은 열산화 공정에 의한 실리콘 산화막일 수 있다. 상기 게이트 산화막(115)을 갖는 반도체 기판 상에 상기 채널 트렌치들(110,110a)을 채우면서 상기 활성영역들(A)을 가로지르는 워드라인 패턴들(WL)을 형성한다. 상기 워드라인 패턴들(WL)은 상기 활성영역들(A) 상부에 형성된 리세스된 게이트 전극(G)과 소자분리막(105) 상에 형성된 패스 게이트 전극(PG)으로 구성된다. 상기 게이트 전극들(G,PG) 상부에 하드 마스크 패턴들(130)이 형성될 수 있다. 상기 리세스된 게이트 전극(G)은 차례로 적층된 폴리실리콘 패턴(120a) 및 텅스텐실리사이드 패턴(125a)으로 형성될 수 있으며, 상기 패스 게이트 전극(PG)은 차례로 적층된 폴리실리콘 패턴(120b) 및 텅스텐실리사이드 패턴(125b)으로 형성될 수 있다.
상기 하드 마스크 패턴들(130)을 마스크로 이용하여 반도체기판 내에 불순물 이온들을 주입하여 엘디디 소오스 영역들(135S) 및 엘디디 드레인 영역들(135D)을 형성할 수 있다. 이어, 상기 하드 마스크 패턴들(130) 및 상기 게이트 전극들(G,PG)의 측벽들을 덮는 게이트 스페이서들(140)을 형성한다. 상기 하드 마스크 패턴들(130) 및 상기 게이트 스페이서들(140)을 마스크로 이용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 고농도 소오스 영역들(145S) 및 고농도 드레인 영역들(145D)을 형성한다.
상기 패스 게이트 전극(PG)은 상기 소자분리막(105) 상에 형성되어야 한다. 그러나, 상기에서 설명한 바와 같이 미스얼라인에 의해 기생 채널 트렌치(110a)가 형성된 경우, 상기 기생 채널 트렌치(110a)를 채우면서 그 상부에 형성되게 된다. 따라서, 소자의 동작 시 상기 패스 게이트 전극(PG)에 음전압을 인가할 경우 상기 P웰(P)의 홀들(
)이 상기 패스 게이트 전극(PG)의 기생 채널 트렌치(110a) 주변으로 집중되게 된다. 따라서, 인접한 상기 고농도 소오스 영역들(145D)과의 PN접합의 계면 농도를 증가시키게 되어 브레이크 다운이 쉽게 발생하며, 따라서, 누설전류가 증가하여 소자의 리프레쉬 특성이 저하되는 문제점이 발생한다. 또한, 현재 채널 트렌치 하부 구조를 구모양으로 만들어 채널의 길이를 더욱더 증가시킬 수 있는 구형으로 리세스된 게이트 전극을 갖는 모스트랜지스터에 대한 연구가 진행 중인데, 이 경우 상기 기생 채널 트렌치가 발생할 경우 소자의 특성에 더욱 치명적인 악영향을 미치게 된다.
따라서, 상기 소자의 특성에 치명적인 악영향을 미치는 기생 채널 트렌치들의 발생을 방지할 수 있는 리세스된 게이트 전극을 갖는 모스 트랜지스터들의 연구가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 상기 소자의 특성에 치명적인 영향을 미치는 패스 게이트 전극의 기생 채널 트렌치들의 발생을 방지할 수 있는 콘택 형 채널 트렌치 패턴을 갖는 마스크 세트 및 이를 이용한 모스 트랜지스터 제조방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 콘택형 채널 트렌치 패턴을 갖는 마스크 세트가 제공된다. 상기 마스크 세트는 제 1 투명기판 상에 소정 간격을 두고 지그재그로 배치된 활성영역 패턴들을 갖는 제 1 포토마스크를 구비한다. 또한, 상기 마스크 세트는 제 2 투명기판 상에 상기 제 1 포토마스크와 얼라인시킬 경우 상기 제 1 포토마스크의 서로 인접한 한 쌍의 활성영역 패턴들을 가로지르면서 지그재그로 배치된 콘택형의 채널 트렌치 패턴들을 갖는 제 2 포토마스크를 포함한다.
본 발명의 몇몇 실시예들에서, 상기 제 1 포토마스크와 상기 제 2 포토마스크를 얼라인시킬 경우, 상기 활성영역 패턴들 및 상기 채널 트렌치 패턴들 사이의 교차각도는 비직각일 수 있다.
다른 실시예들에서, 상기 제 1 포토마스크와 상기 제 2 포토마스크를 얼라인시킬 경우, 길이방향으로 이웃하는 상기 활성영역 패턴들 사이의 영역과 길이방향으로 이웃하는 상기 채널 트렌치 패턴들 사이의 영역이 일치되는 것이 바람직하다.
또 다른 실시예들에서, 상기 채널 트렌치 패턴들은 직사각형 구조일 수 있다.
또 다른 실시예들에서, 상기 채널 트렌치 패턴들은 평행사변형 구조를 갖되, 상기 평행사변형 구조의 마주보는 한 쌍의 대변은 상기 활성영역 패턴들의 길이방향과 평행한 것이 바람직하다.
또 다른 실시예들에서, 상기 채널 트렌치 패턴들의 폭은 길이방향으로 이웃하는 상기 활성영역 패턴들 사이의 간격과 동일하거나 또는 더 넓은 폭을 가질 수 있다.
본 발명의 다른 양태에 따르면, 콘택형 채널 트렌치 패턴을 갖는 마스크 세트를 이용한 모스 트랜지스터 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역들을 한정하는 것을 포함한다. 이때, 상기 활성영역들은 지그재그로 형성된다. 상기 활성영역들을 갖는 반도체기판 상에 마스크막을 형성한다. 상기 마스크막을 패터닝하여 서로 인접한 한 쌍의 활성영역들을 가로지르면서 지그재그로 배치된 개구부들을 갖는 마스크 패턴을 형성한다. 상기 마스크 패턴을 이용하여 상기 개구부들에 의해 노출된 상기 활성영역들을 식각하여 상기 반도체기판 내에 채널 트렌치들을 형성한다. 상기 마스크 패턴을 제거한다. 상기 채널 트렌치들을 갖는 반도체기판 상에 상기 채널 트렌치들을 채우면서 상기 활성영역들의 상부를 가로지르는 절연된 워드라인 패턴들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 마스크 패턴을 형성하는 것은, 상기 반도체기판 상에 패드 산화막 및 패드 질화막을 차례로 형성하고, 상기 패드 질화막이 형성된 반도체 기판 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 패드 질화막과 상기 패드 산화막을 식각하여 상기 반도체기판을 노출시키는 개구부들을 갖는 패드 질화막 패턴과 패드 산화막 패턴을 형성하는 것을 구비할 수 있다.
다른 실시예들에서, 상기 마스크 패턴은 길이방향으로 이웃하는 상기 활성영 역들 사이의 상기 소자분리막 상부를 덮도록 형성될 수 있다.
또 다른 실시예들에서, 상기 활성영역들 및 상기 마스크 패턴의 상기 개구부들 사이의 교차각도는 평면도로부터 보여질 때, 비직각으로 형성될 수 있다.
또 다른 실시예들에서, 상기 마스크 패턴의 상기 개구부들은 평면도로부터 보여질 때, 직사각형 구조로 형성될 수 있다.
또 다른 실시예들에서, 상기 마스크 패턴의 상기 개구부들은 평면도로부터 보여질 때 평행사변형 구조로 형성되되, 상기 평행사변형 구조의 마주보는 한 쌍의 대변은 상기 활성영역들의 길이방향과 평행하게 형성되는 것이 바람직하다.
또 다른 실시예들에서, 상기 마스크 패턴의 상기 개구부들의 폭은 길이방향으로 이웃하는 상기 활성영역들 사이의 간격과 동일하거나 또는 더 넓은 폭을 갖도록 형성될 수 있다. 상기 마스크 패턴의 상기 개구부들의 폭이 길이방향으로 이웃하는 상기 활성영역들 사이의 간격보다 더 넓은 폭을 갖도록 형성된 경우, 상기 길이방향으로 이웃하는 상기 활성영역들 사이에 형성된 상기 워드라인 패턴들의 폭은 상기 채널 트렌치들 상부의 상기 워드라인 패턴들의 폭 보다 더 좁게 형성되는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현 될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 콘택형의 채널 트렌치 패턴을 갖는 마스크 세트를 나타낸 평면모식도이다.
도 2를 참조하면, 마스크 세트는 제 1 투명기판 상에 소정 간격을 두고 지그재그로 배치된 활성영역 패턴들(AP)을 갖는 제 1 포토마스크(PM1)를 구비한다. 제 2 투명기판 상에 상기 제 1 포토마스크(PM1)와 얼라인시킬 경우 상기 제 1 포토마스크(PM1)의 서로 인접한 한 쌍의 활성영역 패턴들(AP)을 가로지르면서 지그재그로 배치된 콘택형의 채널 트렌치 패턴들(TP1)을 갖는 제 2 포토마스크(PM2)를 포함한다. 종래기술의 채널 트렌치 패턴들이 라인 공간 패턴들인데 반해 상기 제 2 포토마스크(PM2)는 콘택형의 상기 채널 트렌치 패턴들(TP1)을 갖는다. 상기 채널 트렌치 패턴들(TP1)은 직사각형 구조일 수 있다.
상기 제 1 포토마스크(PM1)와 상기 제 2 포토마스크(PM2)를 얼라인시킬 경우, 상기 활성영역 패턴들(AP) 및 상기 채널 트렌치 패턴들(TP1) 사이의 교차각도는 비직각인 것이 바람직하다. 상기 제 1 포토마스크(PM1)와 상기 제 2 포토마스크(PM2)를 얼라인시킬 경우, 참조부호 'R1'에 나타낸 바와 같이, 길이방향으로 이웃하는 상기 활성영역 패턴들(AP) 사이의 영역과 길이방향으로 이웃하는 상기 채널 트렌치 패턴들(TP1) 사이의 영역이 일치되는 것이 바람직하다. 상기 채널 트렌치 패턴들(TP1)의 폭(W1)은 길이방향으로 이웃하는 상기 활성영역 패턴들(AP) 사이의 간격(D1)과 동일하거나 또는 더 넓은 폭을 가질 수 있다.
도 3은 본 발명의 다른 실시예에 따른 콘택형의 채널 트렌치 패턴을 갖는 마스크 세트를 나타낸 평면모식도이다.
도 3을 참조하면, 마스크 세트는 제 1 투명기판 상에 소정 간격을 두고 지그재그로 배치된 활성영역 패턴들(AP)을 갖는 제 1 포토마스크(PM1)를 구비한다. 제 3 투명기판 상에 상기 제 1 포토마스크(PM1)와 얼라인시킬 경우 상기 제 1 포토마스크(PM1)의 서로 인접한 한 쌍의 활성영역 패턴들(AP)을 가로지르면서 지그재그로 배치된 콘택형의 채널 트렌치 패턴들(TP2)을 갖는 제 3 포토마스크(PM3)를 포함한다. 종래기술의 채널 트렌치 패턴들이 라인 공간 패턴들인데 반해 상기 제 3 포토마스크(PM3)는 콘택형으로 배치된 채널 트렌치 패턴들(TP2)을 포함한다. 상기 채널 트렌치 패턴들(TP2)은 평행사변형 구조를 가질 수 있다. 이때, 상기 평행사변형의 마주보는 한쌍의 대변(L2)은 상기 활성영역 패턴들(AP)의 길이방향(L1)과 평행할 수 있다.
상기 제 1 포토마스크(PM1)와 상기 제 3 포토마스크(PM3)를 얼라인시킬 경우, 상기 활성영역 패턴들(AP) 및 상기 채널 트렌치 패턴들(TP2) 사이의 교차각도는 비직각인 것이 바람직하다. 상기 제 1 포토마스크(PM1)와 상기 제 2 포토마스크(PM3)를 얼라인시킬 경우, 참조부호 'R2'에 나타낸 바와 같이, 길이방향으로 이웃하는 상기 활성영역 패턴들(AP) 사이의 영역과 길이방향으로 이웃하는 상기 채널 트렌치 패턴들(TP2) 사이의 영역이 일치되는 것이 바람직하다. 상기 채널 트렌치 패턴들(TP2)의 폭(W2)은 길이방향으로 이웃하는 상기 활성영역 패턴들(AP) 사이의 간격(D1)과 동일하거나 또는 더 넓은 폭을 가질 수 있다.
도 4a 내지 도 7a는 본 발명의 실시예에 따른 콘택형 채널 트렌치 패턴을 갖는 마스크 세트를 이용한 모스 트랜지스터 제조방법을 설명하기 위한 평면도들이다.
도 4b 내지 도 7b는 도 4a 내지 도 7a의 절단선 II-II'를 따라 취해진 단면도들이다.
도 4a 및 도 4b를 참조하면, 반도체기판(10)의 소정영역에 소자분리막(15)을 형성하여 활성영역들(A)을 한정한다. 이때, 상기 활성영역들(A)은 도 3에 나타낸 제 1 포토마스크(PM1)를 사용하여 패터닝 된다. 이때, 상기 활성영역들(A)은 지그재그로 형성될 수 있다. 상기 활성영역들(A)을 갖는 반도체기판 상에 마스크막(27)을 형성한다. 상기 마스크막(27)은 차례로 적층된 패드 산화막(20) 및 패드 질화막(25)으로 형성될 수 있다. 상기 마스크막(27)이 형성된 반도체기판 상에 포토레지스트막(30)을 형성한다. 상기 포토레지스트막(30)을 갖는 반도체기판을 도 3에 나타낸 제 3 포토마스크(PM3)를 이용하여 노광(E)한다.
도 5a 및 도 5b를 참조하면, 상기 노광(E) 후 현상하여 포토레지스트 패턴(30a) 형성한다. 상기 포토레지스트 패턴(30a)을 식각마스크로 사용하여 상기 패드 질화막(25)과 상기 패드 산화막(20)으로 구성된 상기 마스크막(27)을 식각하여 상기 반도체기판(10)의 소정 영역을 노출시키는 개구부들(35)을 갖는 마스크 패턴(27a)을 형성한다. 상기 마스크 패턴(27a)은 패드 질화막 패턴(25a)과 패드 산화막 패턴(20a)으로 구성된다.
상기 마스크 패턴(27a)은 도 3의 제 3 포토마스크(PM3)의 채널 트렌치 패턴 들(TP2)과 동일한 패턴들을 갖는다. 따라서, 상기 마스크 패턴(27a)의 상기 개구부들(35)의 각각은 서로 인접한 한 쌍의 활성영역들(A)을 가로지르면서 지그재그로 형성될 수 있다. 상기 마스크 패턴(27a)의 상기 개구부들(35)은 평행사변형 구조로 형성될 수 있다. 이때, 상기 평행사변형의 마주보는 한쌍의 대변(LP2)은 상기 활성영역들(A)의 길이방향(LP1)과 평행하게 형성될 수 있다. 따라서, 상기 개구부들(35)의 네모서리부분들 모두 상기 이웃하는 활성영역들(A)과 일정 거리를 유지할 수 있게 되므로 미스얼라인 마진폭을 향상시킬 수 있게 된다. 또는 이와달리, 상기 포토레지스트 패턴(30a) 형성 시 도 2에 나타낸 제 2 포토마스크를 사용하여 직사각형의 개구부들(37)을 갖는 마스크 패턴을 형성할 수 도 있다.
상기 활성영역들(A) 및 상기 마스크 패턴(27a)의 상기 개구부들(35) 사이의 교차각도는 비직각으로 형성될 수 있다. 참조부호 'R3'에 나타낸 바와 같이, 길이방향으로 이웃하는 상기 활성영역들(A) 사이의 영역과 길이방향으로 이웃하는 상기 마스크 패턴(27a)의 상기 개구부들(35) 사이의 영역이 일치되는 것이 바람직하다. 따라서, 상기 마스크 패턴(27a)이 길이방향으로 이웃하는 상기 활성영역들(A) 사이의 영역들(R3)을 덮도록 형성되므로 종래기술에서 미스얼라인 되었을 때 문제시 되었던 기생 채널 트렌치 형성 가능성을 방지할 수 있게 된다. 또한, 상기 개구부들(35)의 폭(TW1)은 길이방향으로 이웃하는 상기 활성영역들(A) 사이의 간격(DA1)과 동일하거나 또는 더 넓은 폭을 가지도록 형성될 수 있다. 따라서, 종래기술과 비교하여 상기 마스크 패턴(27a)에 의해 형성되는 채널 트렌치의 채널의 길이를 증가시킬 수 있게 되어 소자의 단채널 효과를 더 효과적으로 감소시킬 수 있게 된다.
도 6a 및 도 6b를 참조하면, 상기 포토레지스트 패턴(30a)을 제거할 수 있다. 상기 마스크 패턴(27a)을 식각마스크로 이용하여 상기 마스크 패턴(27a)의 상기 개구부들(35)에 의해 노출된 상기 활성영역들(A)을 선택적으로 식각하여 상기 반도체기판(10) 내에 채널 트렌치들(40)을 형성한다. 이때, 앞서 설명한 바와 같이 상기 마스크 패턴(27a)이 길이방향으로 이웃하는 상기 활성영역들(A) 사이의 영역들(R3)을 덮도록 형성되므로 상기 채널 트렌치들(40) 형성 시 기생 채널 트렌치가 형성되는 것을 방지할 수 있게 된다.
도 7a 및 도 7b를 참조하면, 상기 마스크 패턴(27a)을 제거한다. 이어, 상기 채널 트렌치들(40)을 갖는 반도체기판 상에 게이트 산화막(45)을 형성한다. 상기 게이트 산화막(45)은 열산화 공정에 의한 실리콘 산화막일 수 있다. 상기 게이트 산화막(45)을 갖는 반도체 기판 상에 상기 채널 트렌치들(40)을 채우면서 상기 활성영역들(A)을 가로지르는 워드라인 패턴들(WL)을 형성한다. 상기 워드라인 패턴들(WL)은 상기 채널 트렌치들(40) 상부에 형성된 리세스된 게이트 전극(G)과 소자분리막(15) 상에 형성된 패스 게이트 전극(PG)으로 구성된다.
상기 게이트 전극들(G,PG) 상부에 하드 마스크 패턴들(60)이 형성될 수 있다. 상기 리세스된 게이트 전극(G)은 차례로 적층된 폴리실리콘 패턴(50a) 및 텅스텐실리사이드 패턴(55a)으로 형성될 수 있다. 이때, 상기 폴리실리콘 패턴(50a)에 의해 상기 채널 트렌치들(40)이 채워지도록 형성된다. 상기 패스 게이트 전극(PG)은 차례로 적층된 폴리실리콘 패턴(50b) 및 텅스텐실리사이드 패턴(55b)으로 형성될 수 있다. 상기 패스 게이트 전극(PG)의 폭(GW2)은 상기 리세스된 게이트 전극 (G)의 폭(GW1) 보다 더 좁게 형성될 수 있다. 따라서, 참조부호 'IR1'에 나타낸 바와 같이 상기 패스 게이트 전극(PG)이 상기 이웃하는 상기 활성영역들(A)의 단부들을 가로지르는 것을 방지할 수 있게 된다.
상기 하드 마스크 패턴들(60)을 마스크로 이용하여 반도체기판 내에 불순물 이온들을 주입하여 엘디디 소오스 영역들(62S) 및 엘디디 드레인 영역들(62D)을 형성할 수 있다. 이어, 상기 하드 마스크 패턴들(60) 및 상기 게이트 전극들(G,PG)의 측벽들을 덮는 게이트 스페이서들(65)을 형성한다. 상기 하드 마스크 패턴들(60) 및 상기 게이트 스페이서들(65)을 마스크로 이용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 고농도 소오스 영역들(67S) 및 고농도 드레인 영역들(67D)을 형성한다.
전술한 바와 같이 이루어지는 본 발명은, 콘택형의 채널 트렌치 패턴들을 갖는 마스크 세트를 이용하여 채널 트렌치들을 형성하기 위한 마스크 패턴들을 종래의 라인 공간 패턴에서 콘택형의 개구부를 갖는 패턴들로 형성한다. 따라서, 길이방향으로 이웃하는 상기 활성영역들 사이를 상기 마스크 패턴들로 덮음으로써 미스얼라인 마진폭을 향상시킬 수 있으며, 이에 따라 패스 게이트의 기생 채널 트렌치 발생을 방지할 수 있게 된다. 또한, 종래기술과 비교하여 활성영역 상부의 리세스된 게이트 폭을 길이방향으로 이웃하는 상기 활성영역들 사이의 간격과 상관없이 최대한 증가시킬 수 있게 되어 상기 리세스된 게이트의 채널 길이 증가에 따라 고집적화에 따른 단채널 효과를 더 효과적으로 방지할 수 있게 된다.
Claims (14)
- 제 1 투명기판 상에 소정 간격을 두고 지그재그로 배치된 활성영역 패턴들을 갖는 제 1 포토마스크; 및제 2 투명기판 상에 상기 제 1 포토마스크와 얼라인시킬 경우 상기 제 1 포토마스크의 서로 인접한 한 쌍의 활성영역 패턴들을 가로지르면서 지그재그로 배치된 콘택형의 채널 트렌치 패턴들을 갖는 제 2 포토마스크를 포함하는 마스크 세트.
- 제 1 항에 있어서,상기 제 1 포토마스크와 상기 제 2 포토마스크를 얼라인시킬 경우, 상기 활성영역 패턴들 및 상기 채널 트렌치 패턴들 사이의 교차각도는 비직각인 것을 특징으로 하는 마스크 세트.
- 제 2 항에 있어서,상기 제 1 포토마스크와 상기 제 2 포토마스크를 얼라인시킬 경우, 길이방향으로 이웃하는 상기 활성영역 패턴들 사이의 영역과 길이방향으로 이웃하는 상기 채널 트렌치 패턴들 사이의 영역이 일치되는 것을 특징으로 하는 마스크 세트.
- 제 2 항에 있어서,상기 채널 트렌치 패턴들은 직사각형 구조인 것을 특징으로 하는 마스크 세 트.
- 제 2 항에 있어서,상기 채널 트렌치 패턴들은 평행사변형 구조를 갖되, 상기 평행사변형 구조의 마주보는 한쌍의 대변은 상기 활성영역 패턴들의 길이방향과 평행한 것을 특징으로 하는 마스크 세트.
- 제 1 항에 있어서,상기 채널 트렌치 패턴들의 폭은 길이방향으로 이웃하는 상기 활성영역 패턴들 사이의 간격과 동일하거나 또는 더 넓은 폭을 갖는 것을 특징으로 하는 마스크 세트.
- 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역들을 한정하되, 상기 활성영역들은 지그재그로 형성되고,상기 활성영역들을 갖는 반도체기판 상에 마스크막을 형성하고,상기 마스크막을 패터닝하여 서로 인접한 한 쌍의 활성영역들을 가로지르면서 지그재그로 배치된 개구부들을 갖는 마스크 패턴을 형성하고,상기 마스크 패턴을 이용하여 상기 개구부들에 의해 노출된 상기 활성영역들을 식각하여 상기 반도체기판 내에 채널 트렌치들을 형성하고,상기 마스크 패턴을 제거하고,상기 채널 트렌치들을 갖는 반도체기판 상에 상기 채널 트렌치들을 채우면서 상기 활성영역들의 상부를 가로지르는 절연된 워드라인 패턴들을 형성하는 것을 포함하는 모스 트랜지스터 제조방법.
- 제 7 항에 있어서,상기 마스크 패턴을 형성하는 것은,상기 반도체기판 상에 패드 산화막 및 패드 질화막을 차례로 형성하고, 상기 패드 질화막이 형성된 반도체 기판 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 패드 질화막과 상기 패드 산화막을 식각하여 상기 반도체기판을 노출시키는 개구부들을 갖는 패드 질화막 패턴과 패드 산화막 패턴을 형성하는 것을 구비하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 7 항에 있어서,상기 마스크 패턴은 길이방향으로 이웃하는 상기 활성영역들 사이의 상기 소자분리막 상부를 덮도록 형성되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 7 항에 있어서,상기 활성영역들 및 상기 마스크 패턴의 상기 개구부들 사이의 교차각도는 평면도로부터 보여질 때, 비직각으로 형성되는 것을 특징으로 하는 모스 트랜지스 터 제조방법.
- 제 10 항에 있어서,상기 마스크 패턴의 상기 개구부들은 평면도로부터 보여질 때, 직사각형 구조로 형성되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 10 항에 있어서,상기 마스크 패턴의 상기 개구부들은 평면도로부터 보여질 때 평행사변형 구조로 형성되되, 상기 평행사변형 구조의 마주보는 한 쌍의 대변은 상기 활성영역들의 길이방향과 평행하게 형성되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 7 항에 있어서,상기 마스크 패턴의 상기 개구부들의 폭은 길이방향으로 이웃하는 상기 활성영역들 사이의 간격과 동일하거나 또는 더 넓은 폭을 갖도록 형성되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
- 제 13 항에 있어서,상기 마스크 패턴의 상기 개구부들의 폭이 길이방향으로 이웃하는 상기 활성영역들 사이의 간격보다 더 넓은 폭을 갖도록 형성된 경우, 상기 길이방향으로 이웃하는 상기 활성영역들 사이에 형성된 상기 워드라인 패턴들의 폭은 상기 채널 트 렌치들 상부의 상기 워드라인 패턴들의 폭 보다 더 좁게 형성되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
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| KR (1) | KR20060125403A (ko) |
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|---|---|---|---|---|
| KR100882091B1 (ko) * | 2006-12-22 | 2009-02-05 | 주식회사 하이닉스반도체 | 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법 |
| KR100946028B1 (ko) * | 2008-03-10 | 2010-03-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US9679982B2 (en) | 2013-01-24 | 2017-06-13 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
2005
- 2005-06-02 KR KR1020050047432A patent/KR20060125403A/ko not_active Application Discontinuation
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| US8426116B2 (en) | 2006-12-22 | 2013-04-23 | Hynix Semiconductor Inc. | Method for fabricating a semiconductor device |
| KR100946028B1 (ko) * | 2008-03-10 | 2010-03-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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