KR100906643B1 - 웨이브형 리세스게이트의 레이아웃 및 그를 이용한리세스게이트의 제조 방법 - Google Patents

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Abstract

본 발명은 리세스게이트 식각 공정시 패싱게이트 지역의 필드산화막 식각량을 최소화여 패싱게이트효과를 최소화할 수 있는 리세스게이트의 레이아웃 및 그를 이용한 리세스 게이트의 제조 방법을 제공하기 위한 것으로, 본 발명의 리세스게이트의 제조 방법은 반도체기판에 활성영역을 정의하는 필드산화막을 형성하는 단계; 상기 반도체기판 상에 하드마스크를 형성하는 단계; 상기 하드마스크 상에 상기 활성영역보다 상기 필드산화막을 더 넓게 오픈시키는 웨이브형 리세스게이트마스크를 형성하는 단계; 상기 리세스게이트마스크를 식각장벽으로 상기 하드마스크를 식각하는 단계; 상기 하드마스크를 식각장벽으로 상기 활성영역을 식각하여 리세스게이트패턴을 형성하는 단계; 상기 리세스게이트패턴 상에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 상기 리세스게이트패턴을 덮는 리세스게이트를 형성하는 단계를 포함하고, 상술한 본 발명은 패싱게이트지역의 필드산화막 식각량을 줄이므로써 패싱게이트의 크기를 줄여 동작 소자와의 전기장을 감소시킬 수 있는 효과가 있다.
리세스게이트, 레이아웃, 패싱게이트, 웨이브형, 라인패턴, 오픈패턴, 드로잉

Description

웨이브형 리세스게이트의 레이아웃 및 그를 이용한 리세스게이트의 제조 방법{LAYOUT OF WAVE TYPE RECESS GATE AND METHOD FOR FABRICATING RECESS GATE USING THE SAME}
도 1은 종래기술에 따른 리세스게이트공정에 의한 반도체소자의 구조를 도시한 도면.
도 2a 및 도 2b는 도 1의 리세스게이트패턴을 형성하기 위한 레이아웃도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 리세스게이트 식각 방법을 도시한 공정 단면도.
도 4a는 활성영역이 형성된 상태의 레이아웃도.
도 4b는 리세스게이트마스크의 레이아웃도.
도 4c는 리세스게이트패턴이 형성된 상태를 나타낸 레이아웃도.
도 5는 리세스게이트마스크의 상세도.
도 6는 리세스게이트패턴의 상세도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22 : 필드산화막
23 : 활성영역 24 : 리세스게이트하드마스크
25 : 리세스게이트마스크 25A : 제1오픈패턴
25B : 제2오픈패턴 26A : 제1리세스게이트패턴
26B : 제2리세스게이트패턴
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 웨이브형 리세스게이트(Waved Recess Gate)에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 트랜지스터의 채널길이(Channel length)도 동시에 매우 짧아지고 있다. 채널길이가 짧아짐에 따라 일반적인 평판 트랜지스터에서는 트랜지스터의 문턱전압(Threshold voltage)이 급격히 낮아지는 이른바, 숏채널효과(Short channel effect)가 심해지는 문제가 있다.
또한, 메모리 소자인 DRAM에서는 소자의 집적도가 증대됨에 따라 과다한 이온주입에 의해 기판의 전계(Electric field)가 매우 높아져서, 특히 스토리지노드콘택(Storage Node Contact; SNC)쪽의 접합에서 접합누설전류(Junction leakage)가 증가하여 데이터유지시간(Data retention time)이 감소하는 치명적인 문제가 발생한다.
이러한 문제를 해결하기 위한 한가지 방법으로, 최근에 실리콘을 소정 깊이로 리세스(Recess)시킨 후에 DRAM의 셀트랜지스터를 형성하는 리세스게이트(Recess Gate) 공정이 있다. 그 결과 접합누설전류를 감소시켜 데이터유지시간을 증가시킬 수 있다.
도 1은 종래기술에 따른 리세스게이트공정에 의한 반도체소자의 구조를 도시한 도면이고, 도 2a 및 도 2b는 도 1의 리세스게이트패턴을 형성하기 위한 레이아웃도이다.
도 1을 참조하면, 실리콘기판(11)에 필드산화막(12)을 형성하여 활성영역(11A)을 정의한 후, 실리콘기판(11)을 선택적으로 식각하여 리세스게이트패턴(13)을 형성한다.
이어서, 게이트산화막(14)을 형성하고, 폴리실리콘(15), 텅스텐실리사이드 (16) 및 게이트하드마스크(17)를 형성한 후에 게이트 패터닝을 진행하여 게이트 구조를 형성한다.
도 1의 종래기술에서 리세스게이트패턴(13) 형성을 위한 식각을 리세스게이트식각(Recess Gate Etch)이라고 하며, 리세스게이트패턴(13) 형성을 위해 직선형 리세스게이트마스크(Straight RG mask)를 사용한다.
도 2a를 살펴보면, 실리콘기판(11)에 필드산화막(12)을 형성하여 복수의 활성영역(11A)을 정의한다.
이어서, 도 2b를 살펴보면, 활성영역(11A) 상부에 직선형의 리세스게이트마스크(13A)를 형성한 후, 이 리세스게이트마스크를 이용한 리세스게이트식각을 진행하여 직선형의 리세스게이트패턴(13)을 형성한다.
그러나, 종래기술은 직선형(Straight Type)의 리세스게이트마스크(13A)를 사 용하여 리세스게이트패턴(13)을 패터닝하기 때문에, 직선형 리세스게이트패턴(13)이 활성영역(11A)이나 필드산화막(12) 모두에 패터닝되어 리세스게이트식각시 필드산화막(12)에서도 식각이 되는 부분이 존재하게 된다. 이때, 필드산화막(12)에 식각되어 형성된 부분을 '패싱게이트(Passing Gate, 'P' 참조)'라고 하며, 후속 게이트구조가 이 패싱게이트 지역에도 형성된다.
상기 패싱게이트(P)의 영향에 의해 동작하고 있는 트랜지스터와 패싱게이트 에 형성된 게이트구조 사이에 전기장(Electrical Field)이 발생하여 문턱전압(Vt)이 떨어지게 되는데, 이를 패싱게이트효과(Passing gate effect)라 한다.
위와 같은 패싱게이트효과에 의한 문턱전압강하(Vt Drop)의 영향으로 인해 'LtRAS'가 열화된다. 또한 문턱전압 변화량에 따라 셀의 브레이크다운전압(Cell Breakdown Voltage)또한 변화량이 많기 때문에 이를 제어하기 어려워, 소자 특성에 좋지 못한 영향을 끼친다.
도 2c는 도 2b의 A-A'선에 따른 단면도로서, 리세스게이트패턴(13) 형성시에 필드산화막(12)에서 식각이 진행되어 패싱게이트(P)가 형성되고 있음을 알 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 리세스게이트 식각 공정시 패싱게이트 지역의 필드산화막 식각량을 최소화여 패싱게이트효과를 최소화할 수 있는 리세스게이트의 레이아웃 및 그를 이용한 리세스 게 이트의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 리세스게이트의 레이아웃은 필드산화막에 의해 정의된 복수의 활성영역; 및 상기 활성영역 상부에 형성되는 제1라인패턴과 상기 제1라인패턴으로부터 동일 축 방향으로 연장되어 상기 필드산화막 상부에 형성되며 상기 제1라인패턴보다 폭이 더 작은 제2라인패턴을 구비하는 복수의 게이트라인을 포함하는 것을 특징으로 하며, 상기 복수의 게이트라인에서 상기 제1라인패턴과 제2라인패턴은 직선형 라인 패턴이되, 상기 제1라인패턴의 일측면과 제2라인패턴의 일측면은 굴곡없이 연결되고, 상기 제1라인패턴의 타측면과 상기 제2라인패턴의 타측면은 굴곡을 갖고 연결되어 웨이브 형태가 되는 것을 특징으로 하며, 상기 제1라인패턴과 상기 제2라인패턴의 연결지점은 상기 활성영역에서 상기 필드산화막으로 바뀌는 지점인 것을 특징으로 하고, 상기 제1라인패턴과 상기 제2라인패턴의 연결지점은 대각선으로 드로잉하는 것을 특징으로 한다.
그리고, 본 발명의 리세스게이트의 제조 방법은 반도체기판에 활성영역을 정의하는 필드산화막을 형성하는 단계; 상기 반도체기판 상에 하드마스크를 형성하는 단계; 상기 하드마스크 상에 상기 활성영역보다 상기 필드산화막을 더 넓게 오픈시키는 웨이브형 리세스게이트마스크를 형성하는 단계; 상기 리세스게이트마스크를 식각장벽으로 상기 하드마스크를 식각하는 단계; 상기 하드마스크를 식각장벽으로 상기 활성영역을 식각하여 리세스게이트패턴을 형성하는 단계; 상기 리세스게이트 패턴 상에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 상기 리세스게이트패턴을 덮는 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 리세스게이트마스크는 상기 활성영역 상부에 형성되는 라인형 제1오픈패턴과 상기 제1오픈패턴으로부터 동일 축 방향으로 연장되어 상기 필드산화막 상부에 형성되며 상기 제1오픈패턴보다 폭이 더 작은 라인형 제2오픈패턴을 구비하는 것을 특징으로 하며, 상기 제1오픈패턴과 제2오픈패턴은 직선형 라인 패턴이되, 상기 제1오픈패턴의 일측면과 제2오픈패턴의 일측면은 굴곡없이 연결되고, 상기 제1오픈패턴의 타측면과 상기 제2오픈패턴의 타측면은 굴곡을 갖고 연결되어 웨이브 형태가 되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예는 리세스게이트를 형성할 때 리세스게이트마스크(RG MASK)를 종래 사용하던 직선형(Straight)이 아닌 웨이브형(Waved RG)을 사용하여 동작하고 있는 트랜지스터에 영향을 주고 있는 패싱게이트(Passing Gate)의 영향을 최소화하여 소자 특성 최적화를 하기 위함이다.
패싱게이트의 영향을 최소화 하기 위해 활성영역 위의 리세스게이트패턴에 대해서는 기존에 사용하던(소자특성 고려되어 디자인된 크기를 적용) 리세스게이트패턴의 크기를 적용하며, 필드산화막 위를 지나는 패싱게이트에 대해서는 패터닝에 큰 이슈가 없을 정도의 최소크기(Minimum Size)를 디자인하여 소자 동작시 패싱게이트의 전기장을 최소화한다. 이때, 활성영역에서 필드산화막으로 바뀌는 지점에서 라인패턴(Line pattern)을 적용하면 단선(Short)의 위험이 있으므로 이 부분을 대각선으로 드로잉(Drawing)하여 단선을 보완한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 리세스게이트 식각 방법을 도시한 공정 단면도이고, 도 4a 내지 도 4c는 레이아웃도이다.
도 3a를 살펴보면, 실리콘 기판(21)에 STI(Shallow Trench Isolation) 공정을 이용하여 필드산화막(Field oxide, 22)을 형성한다. 이러한 필드산화막(22)에 의해 활성영역(Active region, 23)이 정의되며, 활성영역(23)은 섬(Island) 패턴이 된다.
도 4a는 활성영역(23)이 형성된 상태의 레이아웃도이다.
도 3b에 도시된 바와 같이, 활성영역(23)이 정의된 실리콘 기판(21)의 전면에 리세스게이트하드마스크(Recess Gate Hard mask, 24)를 형성한다. 이때, 리세스게이트하드마스크(24)는 감광막을 이용한 리세스게이트식각공정시 부족한 마진을 확보하기 위한 것으로서, 산화막, 비정질탄소막(Amorphous Carbon layer) 또는 폴리실리콘 중에서 선택된 적어도 어느 하나를 사용한다. 예컨대, 폴리실리콘을 단독으로 사용하거나, 산화막과 폴리실리콘의 2중 구조를 사용하거나 또는 산화막, 비정질탄소막 및 폴리실리콘의 3중 구조를 사용한다.
이어서, 리세스게이트하드마스크(24) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 리세스게이트마스크(25)를 형성한다.
이때, 리세스게이트마스크(25)의 오픈 패턴은 웨이브형 패턴(Waved pattern)이 되는데, 그 이유는 라인형 제1오픈패턴(25A)과 라인형 제2오픈패턴(25B)이 결합되기 때문이다.
자세히 살펴보면, 리세스게이트마스크(25)의 제1오픈패턴(25A)은 활성영역(23)의 상부를 오픈시키는 패턴이며, 제2오픈패턴(25B)은 패싱게이트(P) 지역 상부를 오픈시키는 패턴이다. 즉, 리세스게이트패턴이 형성될 부분은 제1오픈패턴(25A)에 의해 오픈되고, 패싱게이트 지역은 제2오픈패턴(25B)에 의해 오픈된다. 여기서, 제1오픈패턴(25A)과 제2오픈패턴(25B)은 그 폭이 서로 다른데, 제1오픈패턴(25A)의 폭(W1)보다 제2오픈패턴(25B)의 폭(W2)이 더 작게 정의된다. 따라서, 서로 다른 폭을 갖는 제1오픈패턴(25A)과 제2오픈패턴(25B)이 결합됨에 따라 리세스게이트마스크(25)는 웨이브형 라인패턴이 된다.
바람직하게, 리세스게이트마스크(25)의 오픈패턴 중 제1오픈패턴(25A)의 폭(W1)은 종래 직선형 라인패턴의 폭과 동일하고, 제2오픈패턴(25B)의 폭(W2)은 종래 직선형 라인패턴의 폭보다 더 작게 정의된다. 이와 같이, 패싱게이트 지역에서 오픈되는 제2오픈패턴(25B)은 그 폭이 작기 때문에 그 아래에 오픈되는 패싱게이트 지역의 이웃한 활성영역의 에지에 중첩되지 않는다. 즉, 제2오픈패턴(25B)에 의해 활성영역(23)과 패싱게이트는 단절된다.
그리고, 제1오픈패턴(25A)의 폭(W1)은 소자특성 고려되어 디자인된 리세스게이트패턴의 폭이 되며, 제2오픈패턴(25B)의 폭(W2)은 제1오픈패턴(25A)의 폭(W1)의 70% 이하로 드로잉한다. 이때, 제1오픈패턴(25A)의 폭(W1)은 오버랩마진(O/L Margin)을 감안한 폭을 적용하며, 제2오픈패턴(25B)의 폭(W2)은 패터닝에 큰 이슈(Issue)가 없을 정도의 폭을 적용한다. 제2오픈패턴(25B)의 폭(W2)은 패싱게이트쪽을 'ΔW'만큼 줄이는 것을 기본으로 한다. 단, 최소 폭(Minimum Size)은 제1오픈패턴 폭(W1)의 40%로 한다. 즉, 제2오픈패턴(25B)의 폭(W2)은 제1오픈패턴(25A)의 폭(W1)의 40∼70% 범위가 된다.
그리고, 제2오픈패턴(25B)은 제1오픈패턴(25A)으로부터 동일 축 방향으로 연장된 형태인데, 제1오픈패턴(25A)과 제2오픈패턴(25B)의 연결부분은 삼각형 형태의 제3오픈패턴(25C)으로 하는데, 제1오픈패턴(25A)은 그 폭이 점점 줄어들고 제2오픈패턴(25B)은 그 폭이 점점 늘어나도록 한다. 이를 위해 1:1로 비율에 맞춰 대각선 형태로 드로잉하여 삼각형 형태로 형성한다.
이와 같이 삼각형 형태로 형성하는 이유는, 제1오픈패턴과 제2오픈패턴의 연결부분이 활성영역에서 필드산화막으로 바뀌는 지점이고, 이 지점에서 급격한 선폭 변화를 주게 되면 단선(Short)의 위험이 있기 때문이다. 따라서, 제1오픈패턴(25A)과 제2오픈패턴(25B)의 연결부분을 대각선 형태로 드로잉(Drawing)하여 단선을 보완한다.
도 4b는 리세스게이트마스크의 레이아웃도이고, 도 5는 리세스게이트마스크의 상세도로서, 제1오픈패턴(25A)과 제2오픈패턴(25B)의 연결부분에 삼각형 제3오픈패턴(25C)이 존재함을 알 수 있다.
그리고, 리세스게이트마스크(25)에 있어서, 오픈패턴의 일측면은 굴곡이 없이 직선형이고, 타측면이 서로 다른 선폭을 가져서 웨이브형 패턴이 된다. 결과적 으로, 이웃한 오픈패턴 사이에서 서로 마주보는 측면은 직선형이고, 나머지 측면은 폭이 서로 다르게 되어 웨이브형 오픈패턴이 서로 대칭적으로 배치되는 구조가 된다.
이와 같이, 오픈패턴의 양측면에서 그 형태가 다르게 되는 것은 이웃한 활성영역의 에지에 중첩되는 부분의 폭을 감소시키기 때문이다.
상술한 바에 따르면, 리세스게이트마스크의 오픈패턴이 제1오픈패턴(25A)과 제2오픈패턴(25B)으로 이루어지고, 특히 패싱게이트 지역의 제2오픈패턴(25B)의 폭이 작기 때문에 후속 리세스게이트 식각공정시 패싱게이트 지역의 필드산화막의 식각량을 줄일 수 있다.
다음으로, 도 3c에 도시된 바와 같이, 웨이브형 구조의 리세스게이트마스크(25)를 이용하여 리세스게이트하드마스크(24)를 식각하고, 연속해서 도 3d에 도시된 바와 같이, 실리콘기판(21)을 식각하는 리세스게이트식각 공정을 진행하여 리세스게이트패턴(26A, 26B)을 형성한다. 도 4c는 리세스게이트패턴이 형성된 상태를 나타낸 레이아웃도이고, 도 6은 리세스게이트패턴의 상세도이다.
위와 같은 리세스게이트 식각공정시 리세스게이트마스크(25)에 의해 리세스게이트하드마스크패턴(24A)은 리세스게이트마스크(25)의 제1오픈패턴(25A)과 제2오픈패턴(25B)이 전사된 형태가 되고, 이 리세스게이트하드마스크패턴(24A)을 이용하여 실리콘기판(21)을 식각하므로, 최종적으로 형성되는 리세스게이트패턴(26A, 26B)은 라인 형상의 제1리세스게이트패턴(26A)과 제2리세스게이트패턴(26B)으로 이루어진 웨이브형 라인 패턴이 된다. 그리고, 제2리세스게이트패턴(26B)은 제1리세 스게이트패턴(26A)으로부터 동일 축 방향으로 연장된 형태인데, 제1리세스게이트패턴(26A)과 제2리세스게이트패턴(26B)의 연결부분에는 삼각형 리세스게이트패턴(26C)이 존재한다.
특히, 패싱게이트지역에 형성되는 리세스게이트패턴(26A, 26B)의 제2리세스게이트패턴(26B)은 이웃하는 활성영역(23)과 접촉하지 않으며, 그 폭이 작기 때문에 필드산화막(22)의 식각량이 최소화된다. 즉, 종래보다 도면부호 'R' 만큼 식각량이 줄어든다.
위와 같이, 패싱게이트지역의 제2리세스게이트패턴(26B)을 최소화하여 필드산화막(22)의 식각량을 줄이므로써 패싱게이트의 폭을 줄이면 동작 소자와의 전기장이 감소한다.
한편, 리세스게이트패턴(26A, 26B)을 형성하기 위한 리세스게이트 식각공정시 리세스게이트마스크(25)는 소모되어 잔류하지 않을 수 있으며, 이때는 리세스게이트하드마스크패턴(24A)이 식각장벽 역할을 한다.
도 3e에 도시된 바와 같이, 잔류하는 리세스게이트하드마스크패턴(24A)을 제거한다.
이후, 게이트산화막(27)을 형성하고, 폴리실리콘(28), 텅스텐실리사이드 (29) 및 게이트하드마스크(30)를 형성한 후에 게이트 패터닝을 진행하여 게이트 구조를 형성한다.
위 게이트구조에서 필드산화막을 지나는 패싱게이트는 그 폭이 종래의 폭 'P1'보다 줄어든 'P2'의 폭을 갖는다. 이처럼, 폭이 줄어들면 동작 소자와의 전기 장이 감소한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 패싱게이트지역의 필드산화막 식각량을 줄이므로써 패싱게이트의 크기를 줄여 동작 소자와의 전기장을 감소시킬 수 있는 효과가 있다.
이로써, 리프레시 특성을 향상시키면서 LtRAS로 인한 수율저하를 방지할 수 있는 효과가 있다.

Claims (19)

  1. 필드산화막에 의해 정의된 복수의 활성영역; 및
    상기 활성영역 상부에 형성되는 제1라인패턴과 상기 제1라인패턴으로부터 동일 축 방향으로 연장되어 상기 필드산화막 상부에 형성되며 상기 제1라인패턴보다 폭이 더 작은 제2라인패턴을 구비하는 복수의 게이트라인을 포함하고, 상기 제1라인패턴과 상기 제2라인패턴의 연결지점은 대각선으로 드로잉하는
    리세스 게이트의 레이아웃.
  2. 제1항에 있어서,
    상기 복수의 게이트라인에서,
    상기 제1라인패턴과 제2라인패턴은 직선형 라인 패턴이되, 상기 제1라인패턴의 일측면과 제2라인패턴의 일측면은 굴곡없이 연결되고, 상기 제1라인패턴의 타측면과 상기 제2라인패턴의 타측면은 굴곡을 갖고 연결되어 웨이브 형태가 되는 리세스게이트의 레이아웃.
  3. 제2항에 있어서,
    상기 복수의 게이트라인에서,
    이웃하는 어느 한 쌍의 게이트라인은 대칭 구조로 배치되는 리세스게이트의 레이아웃.
  4. 제3항에 있어서,
    상기 대칭구조의 어느 한쌍의 게이트라인은,
    굴곡이 없이 연결된 상기 제1 및 제2라인패턴의 일측면이 서로 마주보는 리세스게이트의 레이아웃.
  5. 제1항에 있어서,
    상기 제1라인패턴과 상기 제2라인패턴의 연결지점은, 상기 활성영역에서 상기 필드산화막으로 바뀌는 지점인 리세스게이트의 레이아웃.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1라인패턴과 상기 제2라인패턴의 연결지점은,
    상기 제1라인패턴의 타측면 끝단으로부터 선폭이 작아지는 형상의 제3패턴이 일정 면적을 갖고 구비된 리세스 게이트의 레이아웃.
  8. 제7항에 있어서,
    상기 제3패턴은, 삼각형 형상인 리세스 게이트의 레이아웃.
  9. 제1항에 있어서,
    상기 제2라인패턴의 폭은 상기 제1라인패턴의 폭의 40∼70% 범위인 리세스게이트의 레이아웃.
  10. 반도체기판에 활성영역을 정의하는 필드산화막을 형성하는 단계;
    상기 반도체기판 상에 하드마스크를 형성하는 단계;
    상기 하드마스크 상에 상기 활성영역보다 상기 필드산화막을 더 넓게 오픈시키는 웨이브형 리세스게이트마스크를 형성하는 단계;
    상기 리세스게이트마스크를 식각장벽으로 상기 하드마스크를 식각하는 단계;
    상기 하드마스크를 식각장벽으로 상기 활성영역을 식각하여 리세스게이트패 턴을 형성하는 단계;
    상기 리세스게이트패턴 상에 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막 상에 상기 리세스게이트패턴을 덮는 리세스게이트를 형성하는 단계
    를 포함하는 반도체소자의 리세스게이트 제조 방법.
  11. 제10항에 있어서,
    상기 리세스게이트마스크는,
    상기 활성영역 상부에 형성되는 라인형 제1오픈패턴과 상기 제1오픈패턴으로부터 동일 축 방향으로 연장되어 상기 필드산화막 상부에 형성되며 상기 제1오픈패턴보다 폭이 더 작은 라인형 제2오픈패턴을 구비하는 반도체소자의 리세스게이트 제조 방법.
  12. 제11항에 있어서,
    상기 제1오픈패턴과 제2오픈패턴은 직선형 라인 패턴이되, 상기 제1오픈패턴의 일측면과 제2오픈패턴의 일측면은 굴곡없이 연결되고, 상기 제1오픈패턴의 타측면과 상기 제2오픈패턴의 타측면은 굴곡을 갖고 연결되어 웨이브 형태가 되는 반도체소자의 리세스게이트 제조 방법.
  13. 제12항에 있어서,
    상기 리세스게이트마스크의 오픈패턴에서,
    이웃하는 어느 한 쌍의 오픈패턴은 대칭 구조로 배치되는 반도체소자의 리세스게이트 제조 방법.
  14. 제13항에 있어서,
    상기 대칭구조의 어느 한쌍의 오픈패턴은,
    굴곡이 없이 연결된 상기 제1 및 제2오픈패턴의 일측면이 서로 마주보는 반도체소자의 리세스게이트 제조 방법.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1오픈패턴과 상기 제2오픈패턴의 연결지점은, 상기 활성영역에서 상기 필드산화막으로 바뀌는 지점인 반도체소자의 리세스게이트 제조 방법.
  16. 제15항에 있어서,
    상기 제1오픈패턴과 상기 제2오픈패턴의 연결지점은,
    대각선으로 드로잉하는 반도체소자의 리세스게이트 제조 방법.
  17. 제16항에 있어서,
    상기 제1오픈패턴과 상기 제2오픈패턴의 연결지점은,
    상기 제1오픈패턴의 타측면 끝단으로부터 선폭이 작아지는 형상의 제3오픈패턴이 일정 면적을 갖고 구비된 반도체소자의 리세스게이트 제조 방법.
  18. 제17항에 있어서,
    상기 제3오픈패턴은, 삼각형 형상인 반도체소자의 리세스게이트 제조 방법.
  19. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 제2오픈패턴의 폭은 상기 제1오픈패턴의 폭의 40∼70% 범위인 반도체소자의 리세스게이트 제조 방법.
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