KR20050040642A - 티자형 리세스드 게이트를 갖는 반도체 장치 및 그 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 82
- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 238000002955 isolation Methods 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims description 31
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000003795 chemical substances by application Substances 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000013043 chemical agent Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005108 dry cleaning Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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Abstract
"T"형 리세스드 게이트를 갖는 반도체 장치 및 그 제조 방법을 제공한다. 상기 반도체 장치는, 적어도 하나의 활성영역과 상기 활성영역을 둘러싸는 소자분리영역을 갖는 반도체 기판을 포함한다. 상기 활성영역의 상기 반도체 기판 내에 적어도 하나의 트렌치가 형성된다. 상기 트렌치의 저면 및 측면 상에 게이트 절연막이 형성된다. 그 일부분이 상기 게이트 절연막 및 상기 트렌치 주변의 활성영역을 덮는 "T"형 리세스드 게이트(T-shaped recessed gate)를 이루며, 상기 "T"형 리세스드 게이트로부터 연장되어 상기 활성영역 및 상기 소자분리영역을 지나는 워드라인이 형성된다. 상기 "T"형 리세스드 게이트 양단의 상기 활성영역 내에 소오스/드레인이 형성된다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 티자형 리세스드 게이트를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 트랜지스터의 게이트 길이가 0.1 ㎛ 이하의 수준으로 짧아지고 있다. 이에 따라, 문턱전압이 급속히 저하되고, 펀치쓰루(punch-through) 전압이 저하되는 등의 쇼트 채널 효과(short channel effect)가 나타난다. 쇼트 채널 효과를 억제시키는 방법으로, 소오스 및 드레인의 접합깊이를 감소시키는 방법과 유효 채널길이를 증가시키는 방법이 있다. 리세스드 게이트를 갖는 트랜지스터 구조는 상기 두 방법을 동시에 구현할 수 있는 기술로 현재 많이 연구되고 있다.
이하, 도 1a 내지 도 1e 그리고 도 2a 및 도2b를 참조하여 리세스드 게이트를 갖는 트랜지스터 형성을 위한 종래 방법을 설명한다.
먼저 도 1a 및 도 2a에 보이는 바와 같이, 활성영역(A) 및 소자분리영역(I)을 갖는 반도체 기판(10)을 마련한다. 상기 소자분리영역(I)의 상기 반도체 기판(10) 내에는 상기 활성영역(A)을 둘러싸는 소자분리막(11)이 형성된다. 도 1a는 도 2a의 C-C 부분의 단면도이다.
다음으로 도 1b에 보이는 바와 같이, 상기 활성영역(A)의 반도체 기판(10)을 선택적으로 식각하여 제1 트렌치(T1)를 형성한다. 상기 제1 트렌치(T1) 형성을 위한 과정에서 상기 소자분리막(11)이 식각되어 상기 소자분리막(11) 내에 의도하지 않은 제2 트렌치(T2)가 형성된다.
이어서 도 1c에 보이는 바와 같이, 상기 제1 트렌치(T1)를 갖는 반도체 기판(10) 표면을 산화시켜 게이트 산화막(12)을 형성한다. 이어서, 상기 게이트 산화막(12) 형성이 완료된 반도체 기판(10) 전면을 덮는 전도막(13)을 형성한다. 전도막(13) 상에 워드라인 패턴을 정의하는 하드마스크(14)를 형성한다.
다음으로 도 1d 및 도 2b에 보이는 바와 같이, 상기 하드마스크(14)를 식각마스크로 상기 전도막(13)을 식각함으로써 워드라인(13a)을 형성한다. 상기 워드라인(13a)은 상기 활성영역(A)을 지나는 억세스 게이트(access gate)(AG1)와 상기 소자분리영역(I) 즉, 소자분리막(11)을 지나는 패스 게이트(access gate)(PG1)를 포함한다. 그리고, 상기 억세스 게이트(AG1) 및 상기 패스 게이트(PG1)는 상기 제1 트렌치(T1) 및 제2 트렌치(T2)를 채우는 리세스드 게이트 구조(recessed gate structure)를 갖는다. 이러한 리세스드 게이트 구조를 형성함에 따라 채널길이를 보다 확장시킬 수 있다.
이어서 도 1e에 보이는 바와 같이, 저도핑 드레인(lightly dopoed drain,LDD)(16a) 형성을 위한 이온주입 공정, 스페이서(15) 형성 공정 및 고농도 소오스/드레인(16b) 형성을 위한 이온주입 공정을 차례로 진행한다.
한편, 반도체 소자의 누설전류는 소자의 여러 부분에서 발생한다. 집적도 향상에 따라 GIDL 전류(Gate Induced Drain Leakage current)의 영향성이 점점 증가한다. 특히, DRAM(dynamic random access memory)의 리프레쉬(refresh) 특성은 누설전류에도 많은 영향을 받기 때문에 GIDL 전류가 증가되지 않도록 하여야 한다.
GIDL 전류는 게이트와 드레인의 중첩면적에 의존한다. 전술한 방법에 따라 형성된 종래 리세스드 게이트 구조를 갖는 트랜지스터는, 도 1e의 'G1'에 보이는 바와 같이 소오스/드레인(16a, 16b)과 억세스 게이트(AG1)가 매우 가깝기 때문에 GIDL 전류에 취약한 단점이 있다.
아울러, 전술한 바와 같이 상기 제1 트렌치(T1) 형성과정에서 소자분리막(11)의 의도하지 않은 식각이 일어나 상기 제2 트렌치(T2)가 형성될 수 있다. 이 경우, 도 1e의 'E1'에 보이는 바와 같이, 상기 패스 게이트(PG1)가 채워지는 제2 트렌치(T2)와 활성영역(A)이 인접하기 때문에 경우에 따라 쇼트(short)가 발생하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 종래에는 도 3에 보이는 바와 같이 워드라인 패턴을 변형시킨 구조가 제안된 바 있다. 이 경우, 소자분리막(11) 즉, 소자분리영역을 지나는 워드라인(13b) 부분의 선폭을 감소시켜 패스 게이트(PG2)의 면적을 감소시키고, 활성영역(A)을 지나는 억세스 게이트(AG2)의 면적을 상대적으로 크게 형성한다.
그러나, 전술한 바와 같이 워드라인 패턴을 변형시킨 구조는 디자인 룰(design rule)의 감소 그리고 미세 패턴 구현의 한계 등에 따라 적용이 어려워지고 있다.
본 발명이 이루고자 하는 기술적 과제는, 티자형 리세스드 게이트를 갖는 반도체 장치 및 그 제조 방법을 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따른 반도체 장치는, 적어도 하나의 활성영역과 상기 활성영역을 둘러싸는 소자분리영역을 갖는 반도체 기판을 포함한다. 상기 활성영역의 상기 반도체 기판 내에 적어도 하나의 트렌치가 형성된다. 상기 트렌치의 저면 및 측면 상에 게이트 절연막이 형성된다. 그 일부분이 상기 게이트 절연막 및 상기 트렌치 주변의 활성영역을 덮는 "T"형 리세스드 게이트(T-shaped recessed gate)를 이루며, 상기 "T"형 리세스드 게이트로부터 연장되어 상기 활성영역 및 상기 소자분리영역을 지나는 워드라인이 형성된다. 상기 "T"형 리세스드 게이트 양단의 상기 활성영역 내에 소오스/드레인이 형성된다.
본 발명의 다른 양태에 따른 반도체 장치 제조 방법은, 적어도 하나의 활성영역과 상기 활성영역을 둘러싸는 소자분리영역을 갖는 반도체 기판을 마련하는 것을 포함한다. 상기 활성영역의 상기 반도체 기판을 선택적으로 식각하여 적어도 하나의 트렌치를 형성한다. 상기 트렌치의 저면 및 측면 상에 게이트 절연막을 형성한다. 그 일부분이 상기 트렌치를 채우며 상기 트렌치 주변의 활성영역을 덮는 "T"형 리세스드 게이트(T-shaped recessed gate)를 이루고, 상기 "T"형 리세스드 게이트로부터 연장되어 상기 활성영역 및 상기 소자분리영역을 지나는 워드라인을 형성한다. 상기 "T"형 리세스드 게이트 양단의 상기 활성영역 내에 소오스/드레인을 형성한다.
본 발명의 또 다른 양태에 따른 반도체 장치 제조 방법은, 적어도 하나의 활성영역과 상기 활성영역을 둘러싸는 소자분리영역을 갖는 반도체 기판을 마련하는 것을 포함한다. 상기 반도체 기판 상에 버퍼막을 형성한다. 상기 버퍼막 상에 상기 반도체 기판과 동일한 물질로 제1 마스크 패턴을 형성한다. 산화공정을 실시하여 상기 제1 마스크 패턴 상부면 및 측면에 산화막을 형성하고 상기 이웃하는 제1 마스크 패턴 사이에 버퍼 산화막을 형성하여, 상기 버퍼 산화막 아래의 반도체 기판 상부면을 라운딩시킨다. 상기 제1 마스크 패턴이 노출될 때까지 상기 산화막을 전면식각하여, 상기 제1 마스크 패턴 측면에 스페이서 형상의 제2 마스크 패턴을 형성한다. 상기 이웃하는 상기 제2 마스크 패턴들 사이에 상기 활성영역의 반도체 기판을 노출시킨다. 상기 제2 마스크 패턴을 식각마스크로 상기 노출된 반도체 기판을 식각하여 상기 활성영역의 반도체 기판 내에 그 상부영역이 라운딩된 확장부를 갖는 트렌치를 형성하면서 상기 제1 마스크 패턴을 제거한다. 상기 제2 마스크 패턴, 상기 버퍼막 및 상기 버퍼 산화막을 제거한다. 상기 트렌치의 저면 및 측면 상에 게이트 절연막을 형성한다. 그 일부분이 상기 게이트 절연막 및 상기 트렌치 주변의 활성영역을 덮는 "T"형 리세스드 게이트(T-shaped recessed gate)를 이루며, 상기 "T"형 리세스드 게이트로부터 연장되어 상기 활성영역 및 상기 소자분리영역을 지나는 워드라인을 형성한다. 상기 "T"형 리세스드 게이트 양단의 상기 활성영역 내에 소오스/드레인을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
이하, 도 4a 내지 도 4i 그리고 도 5a 및 도 5b를 참조하여 본 발명의 제1 실시예에 따른 "T"형 리세스드 게이트를 갖는 반도체 장치 제조 방법을 설명한다.
도 4a를 참조하면, 반도체 기판(100)에 소자분리막(110)을 형성하여 활성영역(A)과 소자분리영역(I)을 마련한다. 상기 소자분리막(110)은 STI(shllow trech isolation) 공정으로 형성한다.
상기 활성영역(A)과 소자분리영역(I)이 마련된 반도체 기판(100) 상에 버퍼막(buffer layer)(210) 및 제1 마스크막(220)을 적층한다. 이어서, 상기 제1 마스크막(220) 상에 포토레지스트 패턴들(230)을 형성한다. 상기 포토레지스트 패턴들(230) 사이의 공간들(spaces)(231)에 의해 리세스드 게이트 하부영역의 폭이 1차적으로 정의된다.
한편, 상기 버퍼막(210)은 식각 공정에서 상기 반도체 기판(100)을 보호하기 위한 것으로서 경우에 따라 형성을 생략할 수 있다. 본 발명의 실시예에서 상기 반도체 기판(110)으로서 실리콘 기판을 이용하고, 상기 마스크막(220)을 폴리실리콘으로 형성하며, 상기 버퍼막(210)을 산화막으로 형성할 수 있다.
도 4b를 참조하면, 상기 포토레지스트 패턴들(230)을 식각마스크로 상기 제1 마스크막(220)을 패터닝하여 제1 마스크 패턴(225)을 형성한다. 그리고, 상기 포토레지스트 패턴(230)을 제거한다.
도 4c를 참조하면, 상기 포토레지스트 패턴(230)이 제거된 상기 반도체 기판(100) 상에 제2 마스크막(240)을 형성한다. 상기 제2 마스크막(240)은 상기 반도체 기판(100) 및 상기 제1 마스크 패턴들(225)에 대해 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 본 실시예에서, 상기 제2 마스크막(240)은 산화막으로 형성할 수 있다.
도 4d를 참조하면, 상기 제1 마스크 패턴(225)의 표면이 노출될 때까지 상기 제2 마스크막(240)을 전면식각하여 상기 제1 마스크 패턴(225) 측면에 스페이서 형상의 제2 마스크 패턴(245)를 형성한다. 계속하여, 상기 반도체 기판(100)의 표면이 노출될 때까지 상기 버퍼막(210)을 식각하여 상기 제1 마스크 패턴(225) 및 상기 제2 마스크 패턴(245) 하부에 버퍼막 패턴(215)을 형성한다. 이에 따라, 이웃하는 제2 마스크 패턴들(245) 사이에 반도체 기판(100) 및 소자분리막(110)의 표면들이 노출된다. 상기 이웃하는 제2 마스크 패턴들(245) 사이의 공간들(247)에 의해 리세스드 게이트 하부영역의 폭이 2차적으로 정의된다. 도 5a는 상기 제2 마스크 패턴들(245)이 형성된 반도체 기판(100)을 보이는 평면도이다. 도 4e는 도 5의 C-C 부분 단면도이다. 도 5a에 보이는 바와 같이, 상기 제2 마스크 패턴들(245)을 형성함에 따라 2차적으로 정의된 리세스드 게이트 하부영역의 폭(W2)은, 제1 마스크 패턴들(225) 사이의 폭(W1) 보다 감소될 수 있다.
도 4e를 참조하면, 상기 이웃하는 제2 마스크 패턴들(245) 사이에 노출된 상기 반도체 기판(100)을 식각하여 제1 트렌치(T1)를 형성한다. 전술한 바와 같이 상기 마스크 패턴(225)이 상기 반도체 기판(100)과 동일한 물질로 형성될 경우, 상기 제1 트렌치(T1) 형성 공정에서 상기 제1 마스크 패턴(225)도 함께 제거될 수 있다. 이때, 상기 버퍼막 패턴들(215)과 상기 제2 마스크 패턴들(245)은 상기 반도체 기판(100) 상에 잔류한다.
도 4f를 참조하면, 상기 반도체 기판(100)에 잔류하는 상기 버퍼막 패턴들(215)과 상기 제2 마스크 패턴들(245)을 제거한다. 상기 버퍼막 패턴들(215) 또는 상기 제2 마스크 패턴들(245)이 상기 소자분리막(110)에 대해 선택비를 갖지 않는 물질로 형성될 경우, 상기 이웃하는 제2 마스크 패턴들(245) 또는 상기 버퍼막 패턴들(215) 사이에 노출된 상기 소자분리막(110)도 일부 식각된다. 이에 따라, 상기 소자분리막(110) 내에 의도하지 않은 제2 트렌치(T2)가 형성될 수 있다. 이후, NH4OH, H2O2 및 H2O의 혼합액인 SC1을 이용한 습식 세정 공정 또는 상기 반도체 기판(100)과 반응하는 화학제를 이용한 건식 세정 공정을 상기 제1 트렌치(T1)의 모서리 부분을 완만하게 할 수도 있다.
도 4g를 참조하면, 상기 제2 마스크 패턴들(245) 및 상기 버퍼막 패턴들(215)이 제거된 상기 반도체 기판(100) 상에 게이트 산화막(120) 및 워드라인용 전도막(130)을 차례로 형성한다. 상기 전도막(130) 상에 워드라인 형상을 정의하는 하드마스크(140)를 형성한다.
도 4h를 참조하면, 상기 하드마스크(140)를 식각마스크로 상기 전도막(130)을 패터닝한다. 이에 따라, 상기 전도막(130)의 패터닝이 완료된 반도체 기판(100)의 평면 구조를 보이는 도 5b와 같이, 상기 활성영역(A)을 지나는 억세스 게이트(AG)로부터 연장된 워드라인(135)이 형성된다. 상기 워드라인(135)은 상기 소자분리영역(I)을 지나는 패스 게이트(PG)를 포함할 수 있다. 상기 억세스 게이트(AG)는 상기 제1 트렌치(T1)를 채우며 상기 제1 트렌치(T1) 주변의 활성영역(A)을 덮는 워드라인(135) 부분으로 이루어져 "T"형 리세스드 게이트(T-shaped recessed gate) 구조를 갖는다. 도 4h에 보이는 단면구조는 도 5b의 C-C 부분에 대응한다. 도 5b에서 참조부호 'R'은 상기 제1 트렌치(T1) 또는 제2 트렌치(T2)를 채우는 워드라인(135)의 부분을 나타낸다. 한편, 도 4h의 하드마스크(140)는 도 5b에서 생략되었다.
도 4i를 참조하면, 상기 억세스 게이트(AG)를 이온주입 마스크로 이용하는 이온주입을 실시하여 상기 억세스 게이트(AG) 양단의 상기 활성영역(A)에 저도핑 드레인(lightly dopoed drain, LDD)(161)을 형성한다. 이어서, 상기 하드마스크(140), 상기 억세스 게이트(AG) 및 상기 패스 게이트(PG) 측면에 스페이서(150)를 형성한 다음, 고농도 소오스/드레인(162) 형성을 위한 이온주입을 실시한다.
전술한 제1 실시예에 따라 형성된 반도체 장치는 억세스 게이트(AG)가 형성되는 제1 트렌치(T1)와 소오스/드레인(161, 162) 사이에 간격(d1)이 확보됨에 따라 GIDL 전류를 보다 감소시킬 수 있다. 아울러, 패스 게이트(PG)가 형성되는 제2 트렌치(T2)와 활성영역(A)의 거리(l1)가 증가하여 쇼트의 발생을 방지할 수 있다.
이하, 첨부된 도 6a 내지 도 6d를 참조하여 본 발명의 제2 실시예를 설명한다.
먼저, 전술한 본 발명의 제1 실시예의 도 4a 내지 도 4c의 과정에 따라 제1 마스크 패턴들(225)이 형성된 반도체 기판(100)을 마련한다. 이때, 상기 반도체 기판(100)은 실리콘 기판으로 이루어진다. 그리고, 버퍼막(210)은 산화막으로 형성하고, 상기 마스크 패턴들(225)은 산화가 가능한 물질, 예를 들어 폴리실리콘으로 형성한다.
도 6a를 참조하면, 산화공정을 실시하여 상기 마스크 패턴(225) 표면에 산화막(241)을 형성한다. 상기 산화공정에서 상기 버퍼막(210)도 함께 산화된다. 이 과정에서 상기 반도체 기판(100) 및 상기 마스크 패턴(225)과 접하는 버퍼막(210) 부분에서 산화가 보다 활발하게 일어나 활성영역(A) 및 소자분리막(I) 상에 버퍼 산화막들(211, 212)이 형성된다. 상기 버퍼 산화막(211)의 형성에 의해 상기 활성영역의 반도체 기판(100) 상부면이 곡면(213)을 갖게된다.
도 6b를 참조하면, 상기 산화막(241) 아래의 상기 제1 마스크 패턴(225)의 표면이 노출될 때까지 상기 산화막(241)을 전면식각하여 상기 제1 마스크 패턴(225) 측면에 스페이서(246)를 형성한다. 계속하여, 상기 반도체 기판(100)의 표면이 노출될 때까지 상기 버퍼 산화막들(211, 213)을 식각한다. 이에 따라, 이웃하는 스페이서들(245) 사이에 반도체 기판(100) 표면 및 소자분리막(110) 표면이 노출되된다. 아울러, 상기 이웃하는 스페이서들(246) 사이의 공간들(spaces)(248)에 의해 리세스드 게이트 하부영역의 폭이 정의된다. 한편, 상기 버퍼 산화막들(211,212)을 식각하는 과정에서 상기 버퍼 산화막들(211,212)의 두께 차이에 의해 상기 소자분리막(110)에 의도하지 않은 트렌치(T3)가 형성될 수도 있다.
도 6c를 참조하면, 상기 이웃하는 스페이서들(246) 사이에 노출된 상기 반도체 기판(100)을 식각하여 제1 트렌치(T1)를 형성하면서, 상기 제1 마스크 패턴(225)을 함께 제거한다.
도 6d를 참조하면, 상기 반도체 기판(100)에 잔류하는 상기 스페이서들(246), 버퍼막(210) 및 버퍼막 산화막들(211, 212)을 제거한다. 이때, 상기 소자분리막(110) 내에 부수적으로 제2 트렌치(T2)가 형성될 수 있다. 한편, 상기 제1 트렌치(T1) 입구 주변의 상기 반도체 기판(10)을 덮고 있던 버퍼 산화막(211)이 제거됨에 따라 상기 제1 트렌치(T1)의 상부영역은 라운딩된 확장부(U)를 갖게된다.
이후, 전술한 제1 실시예에 따라 하드 마스크(140), 억세스 게이트(AG) 및 패스 게이트(PG)를 포함하는 워드라인 형성 공정, 스페이서(150) 형성 공정, 소오스/드레인(160) 형성 공정 등을 진행한다. 상기 소오스/드레인(160)은 저도핑 드레인 영역을 포함할 수 있다.
전술한 제2 실시예에 따라 형성된 반도체 장치는 상기 제1 트렌치(T1)의 상부영역이 라운딩된 확장부(U)를 가짐에 따라 억세스 게이트(AG)와 소오스/드레인(160) 사이의 간격(d2)이 보다 증가한다. 따라서, 억세스 게이트(AG)와 소오스/드레인(160)의 중첩에 따른 GIDL 전류를 보다 효과적으로 감소시킬 수 있다.
도 4i, 도 6d 그리고 도 5b를 참조하여 본 발명에 따른 반도체 장치의 구조적 특징을 보다 상세하게 설명한다. 본 발명에 따른 반도체 장치는 적어도 하나의 활성영역(A)과 상기 활성영역(A)을 둘러싸는 소자분리영역(I)을 갖는 반도체 기판(100)을 포함한다. 상기 활성영역(A)의 상기 반도체 기판(100) 내에 형성된 적어도 하나의 트렌치(T1)가 형성된다. 상기 트렌치(T1)의 저면 및 측면 상에 게이트 절연막(120)이 형성된다. 그 일부분이 상기 게이트 절연막(120) 및 상기 트렌치(T1) 주변의 활성영역(A)을 덮는 "T"형 리세스드 억세스 게이트(AG)를 이루며, 상기 억세스 게이트(AG)로부터 연장되어 상기 활성영역(A) 및 상기 소자분리영역(I)을 지나는 워드라인(135)이 형성된다. 상기 "T"형 리세스드 억세스 게이트(AG) 양단의 상기 활성영역(A) 내에 소오스/드레인(161,162)이 형성된다. 상기 트렌치(T1)는 하부영역 및 상기 하부영역 보다 폭이 넓은 상부영역을 갖는다. 상기 상부영역은 라운딩된 확장부(U)를 갖는다.
전술한 바와 같이 이루어지는 본 발명은, "T"형 리세스드 게이트 구조를 형성함으로써 활성영역의 억세스 게이트와 드레인 간의 간격을 증가시킬 수 있다. 그에 따라 GIDL 전류를 감소시킬 수 있다. 아울러, 부수적으로 소자분리영역에 형성되는 패스 게이트와 활성영역 간의 거리를 증가시킴으로써 쇼트의 발생을 방지할 수 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 장치 제조 공정 단면도들이다.
도 2a 및 도 2b는 종래 기술에 따른 반도체 장치 제조 공정 평면도들이다.
도 3은 또 다른 종래 기술에 따른 반도체 장치의 워드라인 형상을 보이는 레이아웃이다.
도 4a 내지 도 4i는 본 발명의 제1 실시예에 따른 반도체 장치 제조 공정 단면도들이다.
도 5a 및 도 5b는 본 발명의 제1 실시예에 따른 반도체 장치 제조 공정 평면도들이다.
도 6a 내지 도 6d는 본 발명의 제2 실시예에 따른 반도체 장치 제조 공정 단면도들이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
A: 활성영역 I: 소자분리영역
AG: 억세스 게이트 PG: 패스 게이트
100: 반도체 기판 110: 소자분리막
120: 게이트 절연막 130: 전도막
135: 워드라인 140: 하드마스크
150: 스페이서 161, 162: 소오스/드레인
Claims (6)
- 적어도 하나의 활성영역과 상기 활성영역을 둘러싸는 소자분리영역을 갖는 반도체 기판;상기 활성영역의 상기 반도체 기판 내에 형성된 적어도 하나의 트렌치;상기 트렌치의 저면 및 측면 상에 형성된 게이트 절연막;그 일부분이 상기 게이트 절연막 및 상기 트렌치 주변의 활성영역을 덮는 "T"형 리세스드 게이트(T-shaped recessed gate)를 이루며, 상기 "T"형 리세스드 게이트로부터 연장되어 상기 활성영역 및 상기 소자분리영역을 지나는 워드라인; 및상기 "T"형 리세스드 게이트 양단의 상기 활성영역 내에 형성된 소오스/드레인을 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 트렌치는 하부영역 및 상기 하부영역 보다 폭이 넓은 상부영역을 갖되, 상기 상부영역은 라운딩된 것을 특징으로 하는 반도체 장치.
- 적어도 하나의 활성영역과 상기 활성영역을 둘러싸는 소자분리영역을 갖는 반도체 기판을 마련하는 단계;상기 활성영역의 상기 반도체 기판을 선택적으로 식각하여 적어도 하나의 트렌치를 형성하는 단계;상기 트렌치의 저면 및 측면 상에 게이트 절연막을 형성하는 단계;그 일부분이 상기 게이트 절연막 및 상기 트렌치 주변의 활성영역을 덮는 "T"형 리세스드 게이트(T-shaped recessed gate)를 이루며, 상기 "T"형 리세스드 게이트로부터 연장되어 상기 활성영역 및 상기 소자분리영역을 지나는 워드라인을 형성하는 단계; 및상기 "T"형 리세스드 게이트 양단의 상기 활성영역 내에 소오스/드레인을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
- 제 3 항에 있어서,상기 트렌치를 형성하는 단계는,상기 반도체 기판 상에 제1 개구부를 갖는 제1 마스크 패턴을 형성하는 단계;상기 제1 마스크 패턴 측벽에 스페이서 형상의 제2 마스크 패턴을 형성하여 상기 제1 개구부로부터 축소된 제2 개구부를 형성하는 단계;상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 식각마스크로 상기 반도체 기판을 식각하면서 상기 제1 마스크 패턴을 제거하는 단계; 및상기 제2 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 4 항에 있어서,상기 제2 마스크 패턴을 형성하는 단계는,상기 제1 마스크 패턴의 상부면 및 측면을 산화시켜 산화막을 형성하는 단계; 및상기 산화막을 전면식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 적어도 하나의 활성영역과 상기 활성영역을 둘러싸는 소자분리영역을 갖는 반도체 기판을 마련하는 단계;상기 반도체 기판 상에 버퍼막을 형성하는 단계;상기 버퍼막 상에 상기 반도체 기판과 동일한 물질로 제1 마스크 패턴을 형성하는 단계;산화공정을 실시하여 상기 제1 마스크 패턴 상부면 및 측면에 산화막을 형성하고 상기 이웃하는 제1 마스크 패턴 사이에 버퍼 산화막을 형성하여, 상기 버퍼 산화막 아래의 반도체 기판 상부면을 라운딩시키는 단계;상기 제1 마스크 패턴이 노출될 때까지 상기 산화막을 전면식각하여, 상기 제1 마스크 패턴 측면에 스페이서 형상의 제2 마스크 패턴을 형성하는 단계;상기 이웃하는 상기 제2 마스크 패턴들 사이에 상기 활성영역의 반도체 기판을 노출시키는 단계;상기 제2 마스크 패턴을 식각마스크로 상기 노출된 반도체 기판을 식각하여 상기 활성영역의 반도체 기판 내에 그 상부영역이 라운딩된 확장부를 갖는 트렌치를 형성하면서 상기 제1 마스크 패턴을 제거하는 단계;상기 제2 마스크 패턴, 상기 버퍼막 및 상기 버퍼 산화막을 제거하는 단계;상기 트렌치의 저면 및 측면 상에 게이트 절연막을 형성하는 단계;그 일부분이 상기 게이트 절연막 및 상기 트렌치 주변의 활성영역을 덮는 "T"형 리세스드 게이트(T-shaped recessed gate)를 이루며, 상기 "T"형 리세스드 게이트로부터 연장되어 상기 활성영역 및 상기 소자분리영역을 지나는 워드라인을 형성하는 단계; 및상기 "T"형 리세스드 게이트 양단의 상기 활성영역 내에 소오스/드레인을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0076103A KR100513306B1 (ko) | 2003-10-29 | 2003-10-29 | 티자형 리세스드 게이트를 갖는 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0076103A KR100513306B1 (ko) | 2003-10-29 | 2003-10-29 | 티자형 리세스드 게이트를 갖는 반도체 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050040642A true KR20050040642A (ko) | 2005-05-03 |
| KR100513306B1 KR100513306B1 (ko) | 2005-09-07 |
Family
ID=37242421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0076103A KR100513306B1 (ko) | 2003-10-29 | 2003-10-29 | 티자형 리세스드 게이트를 갖는 반도체 장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100513306B1 (ko) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100697294B1 (ko) * | 2006-01-04 | 2007-03-20 | 삼성전자주식회사 | 트랜지스터 및 상기 트랜지스터가 구비된 비휘발성 기억장치 |
| KR100753133B1 (ko) * | 2005-06-30 | 2007-08-30 | 주식회사 하이닉스반도체 | 리세스게이트공정을 이용한 반도체소자의 제조 방법 |
| KR100876893B1 (ko) * | 2007-06-29 | 2009-01-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| KR100906643B1 (ko) * | 2006-10-02 | 2009-07-07 | 주식회사 하이닉스반도체 | 웨이브형 리세스게이트의 레이아웃 및 그를 이용한리세스게이트의 제조 방법 |
| KR101107658B1 (ko) * | 2009-06-09 | 2012-01-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US9443852B2 (en) | 2014-02-19 | 2016-09-13 | Samsung Electronics Co., Ltd. | Integrated circuit devices with source/drain regions including multiple segments |
| CN112447605A (zh) * | 2019-08-30 | 2021-03-05 | 长鑫存储技术有限公司 | Dram存储器及其形成方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100827514B1 (ko) | 2007-03-15 | 2008-05-06 | 주식회사 하이닉스반도체 | 반도체 소자 및 반도체 소자의 형성 방법 |
| KR101950350B1 (ko) * | 2012-07-19 | 2019-02-20 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 제조 방법 |
| KR102697920B1 (ko) | 2018-11-26 | 2024-08-22 | 삼성전자주식회사 | 반도체 소자 및 그의 제조 방법 |
-
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| KR100753133B1 (ko) * | 2005-06-30 | 2007-08-30 | 주식회사 하이닉스반도체 | 리세스게이트공정을 이용한 반도체소자의 제조 방법 |
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| US9443852B2 (en) | 2014-02-19 | 2016-09-13 | Samsung Electronics Co., Ltd. | Integrated circuit devices with source/drain regions including multiple segments |
| CN112447605A (zh) * | 2019-08-30 | 2021-03-05 | 长鑫存储技术有限公司 | Dram存储器及其形成方法 |
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|---|---|
| KR100513306B1 (ko) | 2005-09-07 |
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