KR100753133B1 - 리세스게이트공정을 이용한 반도체소자의 제조 방법 - Google Patents

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Abstract

본 발명은 리세스게이트공정의 RG 식각 공정시 발생하는 첨점을 최소화시키면서도 채널길이를 길게 할 수 있는 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체 기판의 게이트예정지역을 식각하여 1차 리세스패턴을 형성하는 단계, 상기 1차 리세스패턴의 바텀지역 및 상기 바텀지역에 형성된 첨점을 등방성케미컬식각 공정으로 식각하여 라운드 형상의 프로파일을 갖는 2차 리세스패턴을 형성하는 단계, 상기 1,2차 리세스패턴의 표면 상에 게이트절연막을 형성하는 단계, 및 상기 게이트절연막 상에 상기 1,2차 리세스패턴에 일부가 매립되면서 상기 반도체 기판의 표면 위로 돌출된 형상을 갖는 리세스게이트를 형성하는 단계를 포함하고, 이와 같은 본 발명은 RG 식각공정을 통히 1차 리세스패턴을 형성한 후에 등방성케미컬식각공정을 추가로 진행하여 2차 리세스패턴을 형성하므로써 첨점을 제거하면서도 채널길이를 증가시킬 수 있어 반도체소자의 특성을 향상시킬 수 있는 효과가 있다.
리세스게이트, 첨점, 리세스패턴, 라운드형상, 채널길이

Description

리세스게이트공정을 이용한 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING RECESS GATE PROCESS}
도 1은 종래기술에 따른 리세스게이트 공정의 리세스패턴을 도시한 평면도,
도 2a 내지 도 2d는 도 1의 리세스패턴의 형성 방법을 도시한 공정 단면도,
도 3은 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 단면도,
도 4a 내지 도 4g는 본 발명의 실시예에 따른 리세스게이트 공정을 이용한 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 31a : 활성영역
32 : 패드산화막 35 : 트렌치
38 : 소자분리막 39 : RG 폴리실리콘
41 : 1차 리세스패턴 42 : 절연막스페이서
43 : 2차 리세스패턴 44 : 게이트산화막
45 : 리세스게이트
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스게이트공정을 이용한 반도체소자의 제조 방법에 관한 것이다.
DRAM 산업에서는 집적도와 속도 향상을 위해 소자의 고집적화(Device scaling)를 추구하고 있다. 하지만, 소자의 고집적화는 채널길이와 폭을 감소시켜 문턱전압롤오프(Vt roll-off), 캐리어속도포화(Carrier velocity saturation), 펀치쓰루(Punchthrough), 서브쓰레스홀드 스윙(Sub-threshold swing)의 증가, 핫캐리어 열화(Hot carrier degradation), 협폭효과(Narrow width effect), 역협폭효과(Inverse narrow width effect) 등의 문제를 초래한다.
이러한 현상들은 숏채널효과이며, 이러한 현상들을 해결하기 위한 소자 개발의 연구가 필요하다.
최근에, 채널길이의 증가를 위해 리세스게이트(Recess gate) 공정이 제안되었다.
도 1은 종래기술에 따른 리세스게이트 공정의 리세스패턴을 도시한 평면도로서, 소자분리막(15)에 의해 정의된 활성영역(11a)의 일부(게이트예정지역)에 RG 식각 공정을 통해 리세스패턴(18)을 형성하고 있다.
위 리세스패턴(18)은 주변의 소자분리막(12)과 인접하는 형태를 갖는데, 도 2a 내지 도 2d는 도 1의 리세스패턴의 형성 방법을 도시한 공정 단면도이다. 이하, 도면의 좌측부분은 도 1의 Ⅰ-Ⅰ'선에 따른 공정 단면도이고, 우측부분은 Ⅱ-Ⅱ'선에 따른 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(11) 상에 패드산화막(12)과 패드질화막(13)을 형성한 후, 패드질화막(13) 상에 ISO 마스크(도시 생략)를 형성한다. 이어서, ISO 마스크를 식각배리어로 패드질화막(13)과 패드산화막(12)을 선택적으로 식각하고, 연속해서 반도체기판(11)을 소정 깊이로 식각하여 소자분리를 위한 트렌치(14)를 형성한다. 이어서, ISO 마스크를 제거한 후, 트렌치(14)를 채울때까지 갭필산화막을 증착한 후 패드질화막(13)이 노출될때까지 CMP(Chemical Mechanical Polishing) 공정을 진행한다. 이때, 갭필산화막은 고밀도플라즈마산화막(HDP Oxide)으로 형성한다.
이와 같은 일련의 공정에 의해 트렌치(14)에는 갭필산화막으로 된 소자분리막(15)이 매립되고, 트렌치(14)를 제외한 나머지 지역은 활성영역(11a)으로 정의된다.
도 2b에 도시된 바와 같이, 패드질화막(13)을 스트립한 후 단차를 완화시키기 위해 소자분리막(15)에 대한 추가 식각을 진행하고, 전면에 RG 폴리실리콘(16)을 증착하고, RG 폴리실리콘(16) 상에 RG 마스크(17)를 형성한 후 RG 폴리실리콘(16)을 식각한다.
도 2c에 도시된 바와 같이, RG 마스크(17)를 제거한 후, RG 폴리실리콘(16)을 식각배리어로 패드산화막(12), 그리고 반도체기판(11)의 활성영역(11a)을 식각하는 RG 식각 공정을 진행하여 3차원적인 활성영역, 즉 리세스패턴(18)을 형성한 다. 여기서, RG는 'Recess Gate'를 일컫는 것으로, RG 폴리실리콘, RG 마스크 및 RG 식각공정은 리세스게이트공정이다. 한편, RG 폴리실리콘(16)은 리세스패턴(18) 형성시 모두 소모된다.
후속 공정으로, 도 2d에 도시된 바와 같이, 패드산화막(12)을 제거한 후, 리세스패턴(18)을 포함한 활성영역(11a) 상에 게이트산화막(19)을 형성한 후, 게이트산화막(19) 상에 리세스패턴(18)에 하부가 매립되는 형상의 리세스게이트(20)를 형성한다.
전술한 바와 같은 종래기술은 리세스패턴(18)에 하부가 매립되는 형상의 리세스게이트(20)를 구현하므로써 리세스게이트(20) 아래에 정의되는 채널영역의 채널길이를 길게 하고 있다.
그러나, 종래기술은 리세스패턴(18)을 형성하는 RG 식각 공정시 소자분리막과 활성영역의 경계지역에서 첨점(Horn, H)이 발생되는 문제가 있다. 이러한 첨점은 리세스패턴(18)의 깊이가 깊을수록 더 높게 형성되는 경향이 있으며, 1200Å 정도의 높이를 갖는다.
상기 첨점(H)으로 인해 낮은 문턱전압에서 소자가 턴온되는 험프 현상이 발생되고, 또한 첨점(H)은 소자의 SVLC(Subthreshold Voltage Leakage Current)를 증가시켜 리프레시 특성을 저하시킨다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세 스게이트공정의 RG 식각 공정시 발생하는 첨점을 최소화시키면서도 채널길이를 길게 할 수 있는 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
삭제
본 발명의 반도체소자의 제조 방법은 반도체 기판의 게이트예정지역을 식각하여 1차 리세스패턴을 형성하는 단계; 상기 1차 리세스패턴의 측벽에 절연막스페이서를 형성하는 단계; 상기 절연막스페이서를 남겨둔 상태에서 상기 1차 리세스패턴의 바텀지역 및 상기 바텀지역에 형성된 첨점을 등방성케미컬식각 공정으로 식각하여 라운드 형상의 프로파일을 갖는 상기 2차 리세스패턴을 형성하는 단계; 상기 절연막스페이서를 제거하는 단계; 상기 1,2차 리세스패턴의 표면 상에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 상기 1,2차 리세스패턴에 일부가 매립되면서 상기 반도체 기판의 표면 위로 돌출된 형상을 갖는 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 단면도이다.
도 3에 도시된 바와 같이, 반도체 기판(31)의 게이트예정영역에 형성된 1차 리세스패턴(41), 1차 리세스패턴(41) 아래의 2차 리세스패턴(43), 1,2차 리세스패턴(41, 43)의 표면 상에 형성된 게이트절연막(44), 1,2차 리세스패턴(41, 43)에 일부가 매립되면서 반도체 기판(31)의 표면 위로 돌출된 형상으로 게이트절연막(44) 상에 형성된 리세스게이트(45)를 포함한다. 여기서, 반도체기판(31)의 소정영역에는 트렌치 구조의 소자분리막(38)이 형성되어 있고, 1,2차 리세스패턴(41, 43)은 활성영역(31a)의 게이트예정지역을 식각하여 형성한 것이다. 그리고, 소자분리막(38)이 매립된 트렌치(35)의 측벽에는 라이너질화막(36)과 라이너산화막(37)이 형성되어 있다.
도 3에서, 1차 리세스패턴(41)은 측벽이 수직 형상의 프로파일을 갖고, 2차 리세스패턴(43)은 1차 리세스패턴(41)의 바텀지역에서 양측으로 측면연장되면서 라운드 형상의 프로파일을 갖는다. 이와 같이 측면연장되는 라운드 형상의 프로파일을 가지므로써, 2차 리세스패턴(43)은 1차 리세스패턴(41)에 비해 폭이 더 크다.
그리고, 1차 리세스패턴(41)은 1000Å∼1200Å의 깊이이고, 2차 리세스패턴(43)은 100Å∼400Å의 깊이이다.
위와 같은 본 발명의 반도체소자는 1차 리세스패턴(41)의 바텀지역에 첨점이 없고, 1,2차 리세스패턴(41, 43)에 매립되는 리세스게이트(45)에 의해 정의되는 채널영역의 채널길이가 1차 리세스패턴(41)은 물론 2차 리세스패턴(43)의 라운드 형상의 프로파일만큼 더욱 길어진다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 리세스게이트 공정을 이용한 반도체소자의 제조 방법을 도시한 공정 단면도이다. 이하, 도면의 좌측부분은 도 1의 Ⅰ-Ⅰ'선에 대응하는 본 발명의 공정 단면도이고, 우측부분은 Ⅱ-Ⅱ'선에 대응하는 본 발명의 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(31) 상에 패드산화막(32)과 패드질화막(33)을 형성한 후, 패드질화막(33) 상에 ISO 마스크(34)를 형성한다.
이어서, ISO 마스크(34)를 식각배리어로 패드질화막(33)과 패드산화막(32)을 선택적으로 식각하고, 연속해서 반도체기판(31)을 소정 깊이로 식각하여 소자분리를 위한 트렌치(35)를 형성한다.
도 4b에 도시된 바와 같이, ISO 마스크(34)를 제거한 후, 리프레시 특성 향상을 위한 목적으로 라이너질화막(36)과 라이너산화막(37)을 증착한다. 이어서, 라이너산화막(37) 상에 트렌치(35)를 채울때까지 고밀도플라즈마(High Density Plasma) 방식으로 실리콘산화막을 매립하여 소자분리막(38)을 형성한다. 후속 공정으로, 패드질화막(33)이 노출될때까지 CMP(Chemical Mechanical Polishing) 공정을 진행한다.
이와 같은 일련의 공정에 의해 트렌치(35)에는 소자분리막(38)이 매립되고, 트렌치(35)를 제외한 나머지 지역은 활성영역(31a)으로 정의된다.
도 4c에 도시된 바와 같이, 패드질화막(33)을 스트립한다. 이때, 패드질화막(33)은 인산(H3PO4) 용액을 이용하여 스트립한다.
다음으로, 전면에 RG 폴리실리콘(39)을 800Å∼1000Å 두께로 증착하고, RG 폴리실리콘(39) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 RG 마스크(40)를 형성한다.
이어서, RG 마스크(40)를 식각배리어로 RG 폴리실리콘(39)을 식각한다.
도 4d에 도시된 바와 같이, RG 마스크(40)를 제거한 후, 식각된 RG 폴리실리콘(39)을 식각배리어로 패드산화막을 식각하고, 연속해서 활성영역(21a)의 게이트예정지역을 식각하는 RG 식각 공정을 진행하여 3차원적인 활성영역, 즉 1차 리세스패턴(41)을 1000Å∼1200Å 깊이로 형성한다. 여기서, RG는 'Recess Gate'를 일컫는 것으로, RG 폴리실리콘, RG 마스크 및 RG 식각공정은 리세스게이트공정이다. 한편, RG 폴리실리콘(39)은 1차 리세스패턴(41) 형성시 모두 소모된다.
상기 RG 식각공정시 HBr, Cl2 및 O2의 혼합가스를 사용한 플라즈마 식각을 사용하는데, 이러한 식각조건에 의해 형성된 1차 리세스패턴(41)은 수직 형상의 프로파일을 갖지만, 실리콘과 산화막의 식각률 차이에 의해 첨점(H)이 발생되는 것을 피할 수 없고, 첨점은 소자의 특성을 저하시키는 원인이 된다.
이러한 첨점(H)을 제거하고자 본 발명은 등방성케미컬식각(Isotropic chemical etch)을 도입하여 1차 리세스패턴(41)의 바텀지역의 프로파일을 변형시키므로써 채널길이를 증가시킴과 동시에 첨점(H)을 제거한다.
도 4e에 도시된 바와 같이, RG 식각 공정후 1차 리세스패턴(41)의 양측벽에 접하는 절연막스페이서(42)를 형성한다. 이때, 절연막스페이서(42)는 1차 리세스패턴(42)을 포함한 전면에 질화막을 증착한 후 에치백공정을 진행하여 리세스패턴(42)의 측벽에 접하는 스페이서 형상으로 형성한 것으로, 10Å∼100Å 두께이다.
상기 절연막스페이서(42)는 후속 등방성케미컬식각 공정시 1차 리세스패턴(41)의 측벽손실을 방지하기 위한 것이다.
도 4f에 도시된 바와 같이, 절연막스페이서(42)를 남겨둔 상태에서 등방성케미컬식각 공정을 진행하여 1차 리세스패턴(41)의 바텀지역을 식각하여 라운드 형상의 프로파일을 갖는 2차 리세스패턴(43)을 100Å∼400Å의 깊이로 형성한다.
위와 같은 등방성케미컬식각 공정은 1차 리세스패턴(41)의 바텀지역에 대해 케미컬식각을 유도하여 2차 리세스패턴(43)이 라운드 형상을 갖도록 하는 것이며, 이러한 케미컬식각에 의해 2차 리세스패턴(43)은 1차 리세스패턴(41)의 바텀지역에서 측면으로 식각이 진행되어 1차 리세스패턴(41)에 비해 폭이 더 크다.
자세히는, 2차 리세스패턴(43)의 라운드 형상은, 등방성케미컬식각공정에 의해 첨점이 케미컬반응(Chemical reaction)에 의해 제거됨에 따라 발생한다. 즉, 뾰족하게 드러난 첨점이 케미컬반응에 의해 등방성 식각특성을 갖고 식각됨에 따라 라운드 형상의 2차 리세스패턴(43)이 형성되는 것이다.
상기한 것과 같은 라운드 형상의 2차 리세스패턴(43)을 형성하기 위한 등방성케미컬식각 공정은 HBr, Cl2 및 O2의 혼합가스를 사용하며, RF 파워 조절 또는 공정챔버의 마그네틱필드(Magnetic field)를 조절하여 등방성식각을 할 수 있는 분위기를 조성한다.
등방성케미컬식각에 의해 실리콘은 다음과 같은 반응에 의해 식각된다.
Si+4Cl->SiCl4(g)
Si+4Br->SiBr4(g)
전술한 등방성케미컬식각공정시 질화막으로 형성한 절연막스페이서(42)는 등방성케미컬식각공정의 분위기에 대해 선택비를 가져 식각되지 않고 잔류하여 1차 리세스패턴(41)의 측벽이 식각되는 것을 방지한다.
도 4g에 도시된 바와 같이, 인산용액을 이용하여 절연막스페이서(42)를 제거한다.
다음으로, 패드산화막(32)을 제거한 후, 1차 및 2차 리세스패턴(41, 43)을 포함한 활성영역(31a) 상에 게이트산화막(44)을 형성한 후, 게이트산화막(44) 상에 1,2차 리세스패턴(41, 43)에 하부가 매립되는 형상의 리세스게이트(45)를 형성한다.
전술한 바에 따르면, 리세스게이트(45)가 1,2차 리세스패턴(41, 43)에 매립되고, 리세스게이트(45)에 의해 정의되는 채널영역의 채널길이가 단순히 1차 리세 스패턴만 존재하는 경우에 비해 현저히 증가한다. 즉, 2차 리세스패턴(43)의 깊이 및 라운드 프로파일만큼 채널길이가 더 길어진다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 RG 식각공정을 통히 1차 리세스패턴을 형성한 후에 등방성케미컬식각공정을 추가로 진행하여 2차 리세스패턴을 형성하므로써 첨점을 제거하면서도 채널길이를 증가시킬 수 있어 반도체소자의 특성을 향상시킬 수 있는 효과가 있다.

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  8. 반도체 기판의 게이트예정지역을 식각하여 1차 리세스패턴을 형성하는 단계;
    상기 1차 리세스패턴의 측벽에 절연막스페이서를 형성하는 단계;
    상기 절연막스페이서를 남겨둔 상태에서 상기 1차 리세스패턴의 바텀지역 및 상기 바텀지역에 형성된 첨점을 등방성케미컬식각 공정으로 식각하여 라운드 형상의 프로파일을 갖는 상기 2차 리세스패턴을 형성하는 단계;
    상기 절연막스페이서를 제거하는 단계;
    상기 1,2차 리세스패턴의 표면 상에 게이트절연막을 형성하는 단계; 및
    상기 게이트절연막 상에 상기 1,2차 리세스패턴에 일부가 매립되면서 상기 반도체 기판의 표면 위로 돌출된 형상을 갖는 리세스게이트를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  9. 제8항에 있어서,
    상기 절연막스페이서를 형성하는 단계는,
    상기 1차 리세스패턴을 포함한 전면에 질화막을 증착하는 단계; 및
    상기 질화막을 에치백하여 상기 1차 리세스패턴의 측벽에 상기 질화막을 스페이서 형상으로 잔류시키는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제9항에 있어서,
    상기 질화막은, 10Å∼100Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제9항에 있어서,
    상기 절연막스페이서를 제거하는 단계는,
    인산용액으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 제8항에 있어서,
    상기 1차 리세스패턴을 형성하는 단계는,
    HBr, Cl2 및 O2의 혼합가스를 사용한 플라즈마 식각으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  13. 제8항에 있어서,
    상기 1차 리세스패턴은, 1000Å∼1200Å의 깊이로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  14. 제8항에 있어서,
    상기 2차 리세스패턴은, 100Å∼400Å의 깊이로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
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