KR100744691B1 - 벌브형 리세스 게이트를 갖는 반도체 소자 및 그의제조방법 - Google Patents

벌브형 리세스 게이트를 갖는 반도체 소자 및 그의제조방법 Download PDF

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Abstract

본 발명은 벌브형 리세스채널 형성시 게이트패턴간의 거리 마진이 부족하여 게이트패턴끼리 붙어서 소자에 치명적인 영향을 주는 것을 방지하기 위한 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판, 상기 반도체 기판 내에 소정 거리를 두고 형성된 제1접합영역과 제2접합영역, 상기 제1접합영역 아래의 반도체 기판 내에 형성된 식각배리어층, 상기 제1접합영역과 상기 제2접합영역 사이의 반도체 기판 내에서 비대칭 벌브 형태로 형성된 리세스채널을 포함하는 반도체 소자와 반도체 기판 내에 소정 거리를 두고 제1접합영역과 제2접합영역을 정의하는 단계, 상기 제1접합영역 아래의 반도체 기판 내에 식각배리어층을 형성하는 단계, 상기 제1접합영역과 상기 제2접합영역 사이에 반도체 기판 내에서 비대칭 벌브형태를 갖는 리세스채널을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 포함하고, 상기한 본 발명은 게이트패턴간의 거리 마진을 확보하면서 채널길이를 증가시켜 리프레시 특성개선 및 소자 신뢰성 확보에 효과가 있다.
리세스, 식각속도, 등방성식각

Description

벌브형 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE WITH BULB TYPE RECESS GATE AND METHOD FOR FABRICATING THE SAME}
도 1은 종래 기술에 따른 벌브형 리세스 게이트를 갖는 반도체 소자를 설명하기 위한 단면도.
도 2는 본 발명의 바람직한 실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자를 설명하기 위한 단면도,
도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
41 : 반도체 기판 42 : 소자분리막
43 : 패드산화막 44 : 이온주입마스크
45 : 질소주입층 46 : 하드마스크
47 : 반사방지막 48 : 감광막패턴
49a, 49b : 리세스 50 : 스페이서절연막
51 : 게이트절연막 52 : 게이트패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 이온주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 접합 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스패턴으로 식각 후 게이트를 형성하는 리세스게이트 공정이 실시되고 있다. 상기 리세스 게이트 공정을 적용하면 채널길이 증가 및 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다. 그러나, 리세스의 깊이 증가에 한계가 있어 리프레시 특성 개선을 완전히 시키지 못하는 문제점이 있다.
이를 개선하기 위해 리세스의 하부를 폭이 넓고 라운드지도록 형성한 벌브형 리세스 게이트를 형성하는 기술이 제안되었다.
도 1은 종래 기술에 따른 벌브형 리세스 게이트를 갖는 반도체 소자를 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)을 형성하고, 반도체 기판(11)을 국부적으로 선택적 식각하여 벌브형 리세스채널(13)을 형성한다.
위와 같이, 벌브형 리세스채널(13)은 좌우가 동일한 폭을 갖도록 대칭적으로 형성되고, 첨점효과(Horn Effect)에 의한 문턱전압변화(Vt Variation)가 증대되는 것을 최소화 시켜주면서, 채널길이(Channel Length)를 확보할 수 있다.
그러나, 벌브형 리세스채널(13)은 게이트패턴간의 거리(Ball Spacing)가 충분한 마진(Margin)을 확보하지 못해 게이트패턴끼리 붙어버리는 등의 소자(Device)에 치명적인 영향을 미치는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 벌브형 리세스채널 형성시 게이트패턴간의 거리 마진이 부족하여 게이트패턴끼리 붙어서 소자에 치명적인 영향을 주는 것을 방지하기 위한 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명은 반도체 기판, 상기 반도체 기판 내에 소정 거리를 두고 형성된 제1접합영역과 제2접합영역, 상기 제1접합영역 아래의 반도체 기판 내에 형성된 식각배리어층, 상기 제1접합영역과 상기 제2접합영역 사이의 반도체 기판 내에서 비대 칭 벌브 형태로 형성된 리세스채널을 포함하는 반도체 소자와 반도체 기판 내에 소정 거리를 두고 제1접합영역과 제2접합영역을 정의하는 단계, 상기 제1접합영역 아래의 반도체 기판 내에 식각배리어층을 형성하는 단계, 상기 제1접합영역과 상기 제2접합영역 사이에 반도체 기판 내에서 비대칭 벌브형태를 갖는 리세스채널을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자를 설명하기 위한 단면도이다.
도 2에 도시된 바와 같이, 반도체 기판(21)에 소자분리막(22)을 형성하고, 비트라인콘택지역(BLC) 하부에 질소주입층(25)을 형성하고, 비트라인콘택지역(BLC)과 스토리지노드콘택지역(SNC) 사이에 수직프로파일을 갖는 제1리세스(29a)와 비대칭 벌브형태의 제2리세스(29b)를 형성한다. 제1,2리세스(29a, 29b)를 포함한 반도체 기판(21) 전면에 게이트절연막(31)을 형성하고, 게이트절연막(31) 상에 제1,2리세스(29a, 29b)에 일부 매립되고, 나머지는 반도체 기판(21) 상부로 돌출되는 게이트패턴(32)을 형성한다.
위와 같이, 리세스를 형성하기 전에 질소주입층(25)을 형성하여 식각속도 차이를 이용하여 질소주입층(25)과 접하는 부분은 수직프로파일로, 질소주입층(25)과 접하지 않는 부분은 비대칭 벌브형태로 리세스를 형성함으로써 게이트패턴간의 거 리를 확보할 수 있다.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(41)에 소자분리막(42)을 형성한다. 여기서, 소자분리막(42)은 활성영역을 정의하기 위한 것으로, 적어도 후속 형성되는 리세스보다 깊게 형성한다.
이어서, 반도체 기판(41) 상에 패드산화막(43)을 형성하고, 패드산화막(43) 상에 질소주입 영역을 오픈시키는 이온주입마스크(44)를 형성한다. 여기서, 패드산화막(43)은 Tox로 형성하고, 이온주입마스크(44)는 반도체 기판(41)의 제1접합영역 상부가 오픈되도록 패터닝한 감광막으로 형성한다.
이어서, 이온주입마스크(44)를 이용하여 질소주입 영역에 질소를 주입하여 반도체 기판(41)의 제1접합영역 하부에 질소주입층(45)을 형성한다. 여기서, 질소주입층(45)은 식각배리어 역할을 하기 위한 것으로, 후속 벌브형 리세스채널 형성시 식각속도 차이를 이용하여 벌브형 리세스채널을 비대칭으로 형성하기 위한 것이다.
이어서, 이온주입마스크(44)를 제거하되, 산소플라즈마로 제거한다.
도 3b에 도시된 바와 같이, 패드산화막(43) 상에 하드마스크(46), 반사방지막(47)과 리세스 예정지역을 오픈시키는 감광막패턴(48)을 형성한다.
여기서, 하드마스크(46)는 비정질카본, 반사방지막(48)은 SiON으로 형성한다. 또한, 감광막패턴(48)의 리세스 예정지역은 질소주입층(45)의 양 끝단에 맞추 어 패터닝한다.
도 3c에 도시된 바와 같이, 감광막패턴(48)을 식각마스크로 반사방지막(47), 하드마스크(46)와 패드산화막(43)을 식각한다.
이어서, 감광막패턴(48)을 제거한다. 감광막패턴(48)은 건식식각으로 제거하되, 바람직하게는 산소플라즈마로 실시한다.
도 3d에 도시된 바와 같이, 하드마스크(46)를 식각마스크로 반도체 기판(41)을 식각하여 제1리세스(49a)를 형성한다. 제1리세스(49a)가 형성되는 시점에서 반사방지막(47)과 하드마스크(46)는 모두 소실된다. 소실되지 않은 하드마스크(46)는 산소플라즈마로 제거한다.
이어서, 제1리세스(49a)를 포함한 전면에 스페이서절연막(50)을 형성한다. 여기서, 스페이서절연막(50)은 산화막으로 형성하되, 반도체 기판(41) 상부에 형성되는 스페이서절연막(50)의 두께가 제1리세스(49a)의 측벽 및 바닥부에 형성되는 스페이서절연막(50)의 두께보다 더 두껍게 형성한다.
도 3e에 도시된 바와 같이, 스페이서절연막(50)을 식각마스크로 제1리세스(49a) 아래 바닥부의 스페이서절연막(50) 및 반도체 기판(41)을 식각하여 제1리세스(49a)보다 폭이 넓고 라운드진 제2리세스(49b)를 형성한다.
제2리세스(49b) 형성을 위해 등방성 식각을 실시하지만 질소주입층(45)이 형성된 실리콘의 식각속도가 반도체 기판(41)의 다른 영역에 비해 현저히 느려서 질소주입층(45)과 접하는 면은 수직프로파일을 갖고 질소주입층(45)과 마주보는 면과 바닥부는 둥글고 라운드진 프로파일이 형성된다.
따라서, 제1리세스(49a)와 제2리세스(49b)로 구성된 리세스(49)는 비대칭 벌브형 리세스채널(49)을 형성하여 게이트패턴간의 거리, 즉 질소주입층(45)의 두께만큼의 거리를 확보하면서도 리프레시특성을 개선할 수 있다.
도 3f에 도시된 바와 같이, 리세스(49)를 포함한 전면에 라운딩공정(CDE)을 실시하고, 습식세정공정을 실시하여 패드산화막(43)과 잔류하는 스페이서절연막(50)을 제거한다. 여기서, 습식세정공정은 HF 또는 BOE로 실시할 수 있다.
이어서, 리세스(49)를 포함한 전면에 게이트절연막(51)하고, 리세스(49)에 일부가 매립되고, 나머지는 반도체 기판(41) 상부로 돌출되는 게이트패턴(52)을 형성한다. 여기서, 게이트패턴(52)은 폴리실리콘전극(52a), 메탈전극(52b)과 게이트하드마스크질화막(52c)를 순차로 형성하되, 메탈전극(52b)은 텅스텐 또는 텅스텐실리사이드를 형성할 수 있다.
상기한 본 발명은 벌브형 리세스 형성전에 반도체 기판의 제1접합영역 하부에 질소주입층을 형성하여 벌브형 리세스 형성시 식각속도차를 이용하여 비대칭 벌브형 리세스를 형성하여 게이트패턴간의 거리 마진을 확보할 수 있는 효과가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 제조방법은 게이트패턴간의 거리 마진을 확보하면서 채널길이를 증가시켜 리프레시 특성개선 및 소자 신뢰성 확보에 효과가 있다.

Claims (18)

  1. 반도체 기판;
    상기 반도체 기판 내에 소정 거리를 두고 형성된 제1접합영역과 제2접합영역;
    상기 제1접합영역 아래의 반도체 기판 내에 형성된 식각배리어층; 및
    상기 제1접합영역과 상기 제2접합영역 사이의 반도체 기판 내에서 비대칭 벌브 형태로 형성된 리세스채널
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 비대칭 벌브형 리세스채널은,
    상기 제1,2접합영역의 깊이와 적어도 동일한 깊이의 수직프로파일을 갖는 제1리세스와 상기 제1,2접합영역보다 깊은 부분에서 비대칭 벌브형태로 형성된 제2리세스를 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 비대칭 벌브형 리세스채널은,
    상기 식각배리어층에 접하는 부분은 수직프로파일을 갖고, 상기 식각배리어층에 접하지 않는 부분은 라운드 프로파일을 갖는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 식각배리어층은 질소주입층인 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1접합영역은 비트라인콘택지역이고, 상기 제2접합영역은 스토리지노드콘택지역인 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판 내에 소정 거리를 두고 제1접합영역과 제2접합영역을 정의하는 단계;
    상기 제1접합영역 아래의 반도체 기판 내에 식각배리어층을 형성하는 단계; 및
    상기 제1접합영역과 상기 제2접합영역 사이에 반도체 기판 내에서 비대칭 벌브형태를 갖는 리세스채널을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 비대칭 벌브형 리세스채널을 형성하는 단계는,
    상기 제1,2접합영역의 깊이와 적어도 동일한 깊이의 수직프로파일을 갖는 제1리세스와 상기 제1,2접합영역보다 깊은 부분에서 비대칭 벌브형태로 형성된 제2리세스로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 비대칭 벌브형 리세스채널을 형성하는 단계는,
    상기 식각배리어층에 접하는 부분은 수직프로파일을 갖고 상기 식각배리어층에 접하지 않는 부분은 라운드 프로파일을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제6항에 있어서,
    상기 식각배리어층은 질소주입층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제9항에 있어서,
    상기 식각배리어층을 형성하는 단계는,
    상기 반도체 기판 상에 패드산화막을 형성하는 단계;
    상기 패드산화막 상에 마스크패턴을 형성하는 단계;
    상기 마스크패턴을 이온주입마스크로 상기 반도체 기판의 제1접합영역 아래의 반도체 기판 내에 질소를 주입하여 질소주입층을 형성하는 단계; 및
    상기 마스크패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제10항에 있어서,
    상기 마스크패턴은 감광막으로 형성하고, 산소플라즈마로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제6항에 있어서,
    상기 벌브형 리세스채널을 형성하는 단계는,
    상기 반도체 기판 상에 상기 식각배리어층을 사이에 두고 리세스예정지역을 오픈시키는 패드산화막과 하드마스크로 구성된 패드층패턴을 형성하는 단계;
    상기 패드층패턴을 식각마스크로 상기 반도체 기판을 식각하여 제1리세스를 형성하는 단계;
    상기 제1리세스를 포함한 전면에 스페이서절연막을 형성하는 단계; 및
    상기 제1리세스 바닥부의 스페이서절연막 및 반도체 기판을 식각하여 제2리세스를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제12항에 있어서,
    상기 하드마스크는 비정질카본으로 형성하되, 제1리세스가 형성되는 시점에서 모두 소실되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제12항에 있어서,
    상기 하드마스크는 비정질카본으로 형성하되, 제1리세스가 형성되는 시점에서 잔류하는 하드마스크를 산소플라즈마로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제12항에 있어서,
    상기 스페이서절연막은 산화막으로 형성하되, 상기 반도체 기판 상부에 형성되는 두께가 상기 제1리세스의 측벽 및 바닥부에 형성되는 두께보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제12항에 있어서,
    상기 제2리세스를 형성한 후,
    상기 제1리세스와 제2리세스를 포함한 전면에 라운딩공정을 실시하는 단계;
    패드산화막과 스페이서절연막을 제거하는 단계; 및
    제1리세스와 제2리세스로 구성된 리세스에 일부 매립되고 나머지는 반도체 기판 상부로 돌출되는 게이트패턴을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 패드산화막과 스페이서절연막은 습식세정공정으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제17항에 있어서,
    상기 습식세정공정은 HF 또는 BOE로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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