KR100680967B1 - Ｓｔａｒ 셀 구조의 형성방법 - Google Patents
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Abstract
본 발명은 STAR(step gated asymmetry recess) 셀 구조를 형성하는 과정에서의 활성영역 가장자리에서 소자 특성 및 수율을 낮추는 원인이 되는 돌출부(horn)의 발생을 방지할 수 있는 STAR 셀 구조의 형성방법을 개시한다. 개시된 본 발명에 따른 STAR 셀 구조의 형성방법은, 반도체기판의 필드영역에 활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 소자분리막을 포함한 기판 전면 상에 하드마스를 형성하는 단계; 상기 하드마스크를 식각할 기판 활성영역 부분 및 이에 인접한 소자분리막 부분을 노출시키도록 식각하는 단계; 상기 기판 결과물에 대해 습식식각을 진행하여 소자분리막의 표면이 기판 활성영역의 표면 보다 낮아지도록 노출된 소자분리막 부분의 일정 두께를 제거하는 단계; 상기 기판 활성영역이 단차지도록 하드마스크를 식각마스크로 이용해서 노출된 기판 활성영역 부분을 식각하는 단계; 상기 하드마스크를 제거하는 단계; 및 상기 기판 상에 식각되지 않은 기판 활성영역 부분의 가장자리 및 이에 인접한 식각된 기판 활성영역 부분에 걸쳐 배치되게 단차진 게이트를 형성하는 단계;를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1d는 종래의 STAR 셀 구조의 형성방법을 설명하기 위한 공정별 평면도.
도 2a 내지 도 2d는 도 1a 내지 도 1d의 Ⅱ-Ⅱ'선에 따라 절단하여 도시한 단면도.
도 3a 내지 도 3d는 도 1a 내지 도 1d의 Ⅲ-Ⅲ'선을 따라 절단하여 도시한 단면도.
도 4a 내지 도 4d는 본 발명에 따른 STAR 셀 구조의 형성방법을 설명하기 위한 공정별 평면도.
도 5a 내지 도 5d는 도 4a 내지 도 4d의 Ⅴ-Ⅴ'선에 따라 절단하여 도시한 단면도.
도 6a 내지 도 6d는 도 4a 내지 도 4d의 Ⅵ-Ⅵ'선을 따라 절단하여 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
32 : 활성영역 40 : 반도체기판
42 : 패드산화막 44 : 트렌치
46 : 소자분리막 48 : 폴리실리콘막
50 : 감광막패턴 52 : 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, STAR (step gated asymmetry recess) 셀 구조를 형성하는 과정에서의 활성영역 가장자리에서 돌출부(horn)가 발생되는 것을 방지할 수 있는 STAR 셀 구조의 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 특히, 디램(DRAM) 소자의 경우는 리프레쉬(refresh) 특성 감소가 심각하게 발생하고 있으며, 이로인해, 전체적인 소자 수율이 감소하고 있다. 이에, 최근들어 리프레쉬 특성을 향상시킬 수 있는 하나의 방법으로 본 출원인에 의해 STAR 셀 구조가 제안되었다.
STAR 셀 구조에 따르면, 활성영역의 일부분, 구체적으로 캐패시터와 콘택되는 활성영역 부분을 소정 깊이 만큼 식각하게 하며, 상기 부분 식각을 통해 얻어진 단차부에 게이트를 형성함으로써, 트랜지스터의 유효 채널 길이를 증가시켜 셀 문턱전압(Vt) 증가, 문턱전압조절 이온주입시의 이온주입량(dose) 감소, 그리고, 리프레쉬 특성 향상의 효과를 얻는다.
이하에서는 기제안된 종래의 STAR 셀 구조의 형성방법을 도 1a 내지 도 1d와 도 2a 내지 도 2d와 도 3a 내지 도 3d를 참조하여 설명하도록 한다. 여기서, 도 1a 내지 도 1d는 공정별 평면도이고, 도 2a 내지 도 2d는 도 1a 내지 도 1d의 Ⅱ-Ⅱ' 선에 따라 절단하여 도시한 단면도이며, 도 3a 내지 도 3d는 도 1a 내지 도 1d의 Ⅲ-Ⅲ'선을 따라 절단하여 도시한 단면도이다.
도 1a, 도 2a 및 도 3a를 참조하면, 반도체기판(10) 상에 패드산화막(12)과 패드질화막(도시되지 않음)을 차례로 형성한 후, 상기 패드질화막과 패드산화막(12) 및 기판(10)을 식각하여 트렌치(14)를 형성한다. 그런다음, 상기 트렌치(14) 표면에 측벽산화막(도시되지 않음)을 형성한 후, 상기 측벽산화막을 포함한 전체 구조물 상에 선형질화막(도시되지 않음)을 증착하고, 이어서, 상기 선형질화막 상에 트렌치(14)를 매립하도록 HDP 산화막을 증착한다. 다음으로, 상기 패드질화막이 노출될 때까지 상기 HDP 산화막을 CMP(Chemical Mechanical Polishing)하고, 그리고나서, 상기 패드질화막을 인산 용액을 이용한 습식 식각을 통해 제거한 후, 기판 결과물에 대한 세정 공정을 진행하여 활성영역(2)을 한정하는 트렌치형의 소자분리막(16)을 형성한다.
도 1b, 도 2b 및 도 3b를 참조하면, 상기 기판 결과물 상에 감광막을 도포한다. 그런다음, 상기 감광막을 노광 및 현상해서 식각할 기판 활성영역 부분, 즉, 후속에서 스토리지노드콘택(Storage Node Contact; 이하, SNC)이 형성될 기판 활성영역 부분을 노출시키면서 식각하지 않을 기판 활성영역 부분, 즉, 후속에서 비트라인콘택(Bit Line Contact; 이하, BLC)이 형성될 기판 활성영역 부분을 가리는 감광막패턴(18)을 형성한다.
도 1c, 도 2c 및 도 3c를 참조하면, 노출된 기판 활성영역 부분의 일정 두께를 이온식각 등의 방법으로 식각하여 기판 활성영역이 단차지도록 만든다. 이때, 상기 식각은 감광막패턴(18)이 식각마스크로서 역할하여 진행됨은 물론 상기 감광막패턴(18)이 형성되지 않은 부분, 즉, SNC가 형성될 기판 활성영역 부분에서는 소자분리막(16)이 식각마스크로서 역할하여 진행된다.
도 1d, 도 2d 및 도 3d를 참조하면, 상기 감광막패턴을 포함한 패드산화막을 제거한 상태에서, 반도체기판(10) 상에 게이트절연막과 게이트도전막을 차례로 형성한 후, 상기 막들을 패터닝하여 식각되지 않은 기판 활성영역 부분의 가장자리 및 이에 인접한 식각된 기판 활성영역 부분에 걸쳐 배치되는 단차진 게이트(22)를 형성한다. 그리고나서, 상기 게이트(22) 양측의 기판 활성영역 부분내에 고농도 이온주입을 통해 소오스/드레인 영역(도시되지 않음)을 형성함으로써 STAR 셀의 형성을 완성한다.
그러나, 전술한 바와 같은 종래의 STAR 셀 구조의 형성방법은 다음과 같은 문제점이 있다.
도 2a 및 도 3a에 도시된 바와 같이, 소자분리막(16)은 일반적으로 패드산화막(12)을 포함한 기판 활성영역의 표면 보다 수백 Å 정도 높게 형성되며, 특히, 도 3a에 도시된 바와 같이, SNC가 형성될 영역에서는 트렌치(14)를 형성하기 위한 식각 과정에서의 로딩 이펙트(loading effect)로 인해 상기 트렌치(14)의 측면이 일정한 각도의 경사를 가지게 되고, 이 결과로서 소자분리막(16) 또한 일정한 각도의 측면 경사를 가지게 된다.
그런데, 이와같이 소자분리막(16)이 일정한 각도의 경사를 가짐에 따라 기판 활성영역이 단차지도록 SNC가 형성될 기판 활성영역을 식각하는 과정에서, 도 3c에 도시된 바와 같이, 소자분리막(16)에 의해 가려진 기판 활성영역의 가장자리 부분이 완전히 식각되지 않음으로써 돌출부(horn; 20)가 발생하게 된다.
그리고, 도 3d에 도시된 바와 같이, 이러한 돌출부(20)가 STAR 셀 구조를 구현한 후에도 계속해서 존재하게 됨에 따라 게이트의 누설 전류를 증가시켜 트랜지스터의 험프(hump) 현상이 유발되는 등, 오히려, 문턱전압 감소와 리프레쉬 특성의 감소가 초래된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 활성영역 가장자리에서의 돌출부 발생을 방지할 수 있는 STAR 셀 구조의 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체기판의 필드영역에 활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 소자분리막을 포함한 기판 전면 상에 하드마스를 형성하는 단계; 상기 하드마스크를 식각할 기판 활성영역 부분 및 이에 인접한 소자분리막 부분을 노출시키도록 식각하는 단계; 상기 기판 결과물에 대해 습식식각을 진행하여 소자분리막의 표면이 기판 활성영역의 표면 보다 낮아지도록 노출된 소자분리막 부분의 일정 두께를 제거하는 단계; 상기 기판 활성영역이 단차지도록 하드마스크를 식각마스크로 이용해서 노출된 기판 활성영역 부분을 식각하는 단계; 상기 하드마스크를 제거하는 단계; 및 상기 기판 상에 식각되지 않은 기판 활성영역 부분의 가장자리 및 이에 인접한 식각된 기판 활성영역 부 분에 걸쳐 배치되게 단차진 게이트를 형성하는 단계;를 포함하는 STAR 셀 구조의 형성방법을 제공한다.
여기서, 상기 하드마스크는 바람직하게 100∼500Å 두께로 형성하며, 그리고, 폴리실리콘막으로 형성한다.
상기 노출된 소자분리막 부분의 제거는 바람직하게 HF 또는 BOE 용액을 이용한 습식식각으로 진행하며, 그리고, 100∼500Å 두께를 제거한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 SNC가 형성될 기판 활성영역 부분을 식각하기 전에 습식식각을 통해서 상기 식각될 기판 부분에서의 소자분리막을 일정 두께 이상 미리 제거해준 다음, 상기 SNC가 형성될 기판 활성영역 부분을 식각해준다.
이렇게 하면, 돌출부 발생의 원인이 되었던 소자분리막에 의한 식각될 기판 활성영역 가장자리 부분의 가림 현상(blocking)이 제거되는 바, 상기 활성영역 가장자리 부분에서의 돌출부 발생은 방지되며, 그래서, 트랜지스터 동작 과정에서의 험프 현상이 제거되어 소자 특성 및 신뢰성을 확보할 수 있게 된다.
자세하게, 도 4a 내지 도 4d는 본 발명에 따른 STAR 셀 구조의 형성방법을 설명하기 위한 공정별 평면도이고, 도 5a 내지 도 5d는 도 4a 내지 도 4d의 Ⅴ-Ⅴ'선에 따라 절단하여 도시한 단면도이며, 도 6a 내지 도 6d는 도 4a 내지 도 4d의 Ⅵ-Ⅵ'선을 따라 절단하여 도시한 단면도로서, 이들을 설명하면 다음과 같다.
도 4a, 도 5a 및 도 6a를 참조하면, 반도체기판(40) 상에 패드산화막(42)과 패드질화막(도시되지 않음)을 차례로 형성한다. 그런다음, 공지의 공정에 따라 패드질화막과 패드산화막(42)을 식각하여 기판 필드영역을 노출시킨 다음, 상기 식각된 패드질화막을 식각마스크로 이용해서 노출된 기판 필드영역을 소정 깊이까지 식각하여 트렌치(44)를 형성한다.
다음으로, 기판 결과물에 대해 열산화 공정을 진행하여 트렌치(44)의 표면에 측벽산화막(도시되지 않음)을 형성한 후, 상기 측벽산화막을 포함한 전체 구조물 상에 선형질화막(도시되지 않음)을 증착하고, 그런다음, 상기 선형질화막 상에 트렌치(44)를 매립하도록 HDP 산화막을 증착한다.
이어서, 패드질화막이 노출될 때까지 HDP 산화막 및 상기 패드질화막 상의 선형질화막을 CMP한 후, 인산 용액을 이용한 습식식각을 진행하여 상기 패드질화막을 제거한다. 그런다음, 기판 결과물에 대한 세정 공정을 진행하여 활성영역(32)을 한정하는 트렌치형의 소자분리막(46)을 형성한다. 여기서, 상기 소자분리막(46)은 패드산화막(42)을 포함한 기판 활성영역의 표면 보다 수백 Å 정도 높게 형성되며, 또한, 도 6a에 도시된 바와 같이, 상기 소자분리막(46)은 SNC가 형성될 영역에서의 트렌치 형성을 위한 식각시 로딩 이펙트로 인해 상기 트렌치(44)의 측면이 일정한 각도의 경사를 가지게 됨으로써 그 자신도 일정한 각도의 측면 경사를 가지게 된다.
계속해서, 상기 소자분리막(46)이 형성된 기판 결과물 상에 기판 활성영역의 부분 식각을 위한 하드마스크로서 폴리실리콘막(48)을 CVD 공정을 통해 100∼500Å 정도의 두께로 증착한다.
도 4b, 도 5b 및 도 6b를 참조하면, 폴리실리콘막(48) 상에 감광막을 도포한 후, 이를 노광 및 현상해서 식각할 기판 활성영역 부분, 즉, SNC가 형성될 기판 활성영역 부분 상의 폴리실리콘막 부분을 노출시키면서 식각하지 않을 기판 활성영역 부분, 즉, BLC가 형성될 기판 활성영역 부분 상의 폴리실리콘막 부분을 가리는 감광막패턴(50)을 형성한다. 그런다음, 상기 감광막패턴(50)을 식각마스크로 이용해서 하드마스크용 폴리실리콘막(48)을 식각한다. 이때, 상기 하드마스크용 폴리실리콘막의 식각시에는 그 아래에 있는 패드산화막(42)이 식각 정지막으로서의 역할을 하게 된다.
여기서, 도 4b 및 도 5b에 도시된 바와 같이, 식각되지 않을 기판 활성영역 부분에서의 감광막패턴(50)을 포함한 하드마스크용 폴리실리콘막(48)은 그대로 존재하는 반면, 도 6b에 도시된 바와 같이, 식각될 기판 활성영역 부분에서의 감광막패턴을 포함한 하드마스크용 폴리실리콘막은 제거된다.
도 4c, 도 5c 및 도 6c를 참조하면, 기판 결과물에 대해 HF 또는 BOE 용액을 이용한 습식식각 공정을 진행하고, 이를통해, 잔류된 감광막패턴을 제거함과 아울러 식각할 SNC 영역에 인접한 소자분리막(465)의 일정 두께, 예컨데, 100∼500Å 정도의 두께를 제거해준다. 이때, 기판 활성영역 표면에 잔류되어 있던 패드산화막도 함께 제거된다.
보다 구체적으로, 상기 HF 또는 BOE 용액을 이용한 습식식각시, 도 4c 및 도 5c에 도시된 바와 같이, BLC가 형성될 기판 활성영역 부분에서는 폴리실리콘막(48)이 하드마스크로 역할하여 구조적으로 어떠한 변화도 없는 반면, 도 6c에 도시된 바와 같이, SNC가 형성될 기판 활성영역 부분에서는 그에 인접한 소자분리막(46)의 일정 두께가 식각됨으로써 상기 소자분리막(46)이 오히려 기판 표면 보다 낮게 된다.
계속해서, 노출된 기판 활성영역 부분의 일정 두께를 이온식각 등의 방법으로 식각하고, 이를 통해, 기판 활성영역을 단차지도록 만든다. 이때, 상기 식각은 폴리실리콘막(48)이 식각마스크로서 역할하여 진행됨은 물론 상기 SNC가 형성될 기판 활성영역 부분에서는 소자분리막(46)이 식각마스크로서 역할하여 진행된다.
여기서, 본 발명에서는 SNC가 형성될 기판 활성영역 부분에 대한 식각을 수행하기 전에 습식식각의 추가 진행을 통해 소자분리막(46)의 높이를 낮추었기 때문에, 상기 소자분리막(46)에 의한 기판 활성영역 가장자리 부분의 가림 현상은 제거되며, 따라서, 균일한 식각이 진행됨으로써 상기 기판 활성영역 가장자리에서의 돌출부 발생은 일어나지 않는다. 특히, 식각된 기판 활성영역 가장자리 부분은 후속하는 일련의 세정 공정 및 산화 공정을 통해 오히려 특성 측면에서 우수한 라운드진 탑 표면, 즉, 탑 코너 라운드(Top corner round)를 갖게 된다.
도 4d, 도 5d 및 도 6d를 참조하면, 잔류된 하드마스크용 폴리실리콘막을 포함한 패드산화막을 제거한 상태에서, 기판 결과물 상에 게이트절연막과 게이트도전막을 차례로 형성한다. 그런다음, 상기 막들을 패터닝하여 식각되지 않은 기판 활성영역 부분의 가장자리 및 이에 인접한 식각된 기판 활성영역 부분에 걸쳐 배치되 는 단차진 게이트(52)를 형성한다.
그리고나서, 도시하지는 않았으나, 상기 게이트(52) 양측의 기판 활성영역 부분내에 고농도 이온주입을 통해 소오스/드레인 영역을 형성함으로써 본 발명에 따른 STAR 셀의 형성을 완성한다.
여기서, 도 6c에 도시된 바와 같이, 식각된 기판 활성영역 부분의 가장자리는 종래와 비교해 돌출부가 발생되지 않음은 물론 구체적으로 설명하지는 않았지만 후속하는 일련의 세정 공정 및 산화 공정에 의해 오히려 탑 코너 라운드가 적당하게 형성되었으므로, 상기 돌출부에 의한 트랜지스터 동작 과정에서의 험프 현상은 유발되지 않으며, 따라서, 본 발명의 STAR 셀 구조에서는 게이트 동작 과정에서 발생하는 누설전류가 감소되고, 셀 문턱전압이 증가되는 등, 결과적으로 소자의 리프레쉬 특성 향상 및 수율 증대를 얻을 수 있게 된다.
이상에서와 같이, 본 발명은 기판 활성영역의 부분 식각을 진행하기 전에 하드마스크용 폴리실리콘막을 이용해서 상기 식각될 기판 활성영역 부분에 인접한 소자분리막 부분의 일정 두께를 미리 제거해 줌으로써, 상기 기판 활성영역의 부분 식각시 소자분리막의 가림 현상에 의해 활성영역 가장자리에서 돌출부가 발생되는 것을 방지할 수 있으며, 이에 따라, 리프레쉬 특성을 향상시킬 수 있음은 물론 소자 신뢰성 및 제조수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자 라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
Claims (5)
- 반도체기판의 필드영역에 활성영역을 한정하는 소자분리막을 형성하는 단계;상기 소자분리막을 포함한 기판 전면 상에 하드마스크를 형성하는 단계;상기 하드마스크를 식각할 기판 활성영역 부분 및 이에 인접한 소자분리막 부분을 노출시키도록 식각하는 단계;습식식각을 진행하여 소자분리막의 표면이 기판 활성영역의 표면 보다 낮아지도록 노출된 소자분리막 부분의 일정 두께를 제거하는 단계;상기 기판 활성영역이 단차지도록 하드마스크를 식각마스크로 이용해서 노출된 기판 활성영역 부분을 식각하는 단계;상기 하드마스크를 제거하는 단계; 및상기 기판 상에 식각되지 않은 기판 활성영역 부분의 가장자리 및 이에 인접한 식각된 기판 활성영역 부분에 걸쳐 배치되게 단차진 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 STAR 셀 구조의 형성방법.
- 제 1 항에 있어서, 상기 하드마스크는 100∼500Å 두께로 형성하는 것을 특징으로 하는 STAR 셀 구조의 형성방법.
- 제 1 항에 있어서, 상기 하드마스크는 폴리실리콘막으로 형성하는 것을 특징 으로 하는 STAR 셀 구조의 형성방법.
- 제 1 항에 있어서,상기 노출된 소자분리막 부분의 제거는 HF 또는 BOE 용액을 이용한 습식식각으로 진행하는 것을 특징으로 하는 STAR 셀 구조의 형성방법.
- 제 1 항 또는 제 4 항에 있어서,상기 습식식각을 이용한 노출된 소자분리막 부분의 제거는 100∼500Å 두께를 제거하는 것을 특징으로 하는 STAR 셀 구조의 형성방법.
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| KR101051157B1 (ko) * | 2004-09-09 | 2011-07-21 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 형성방법 |
Citations (2)
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| KR20040082881A (ko) * | 2003-03-20 | 2004-09-30 | 삼성전자주식회사 | 적어도 두 종류의 서로 다른 두께들을 갖는 게이트절연막들을 채택하는 반도체소자의 자기정렬 트렌치소자분리 방법들 및 이를 사용하여 제조된 반도체소자들 |
| KR20050027381A (ko) * | 2003-09-15 | 2005-03-21 | 삼성전자주식회사 | 트랜지스터의 리세스 채널 형성 방법 |
-
2005
- 2005-07-07 KR KR1020050061172A patent/KR100680967B1/ko not_active IP Right Cessation
Patent Citations (2)
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| 1020040082881 |
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