KR101051157B1 - 반도체 소자의 트랜지스터 형성방법 - Google Patents

반도체 소자의 트랜지스터 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트랜지스터 형성 방법에 관한 것으로, 특히 STAR-셀 구조(STep gated AsymmetRy Cell Scheme)로 형성되어진 트랜지스터 게이트의 채널 길이를 증가시키기 위해, Star-셀 구조를 형성하기 전에 먼저 반도체 기판을 식각하고 Vt 임플란트 공정을 통하여 셀 영역의 채널에 이온 주입을 실시하는 반도체 소자의 트랜지스터 형성 방법이다.

Description

반도체 소자의 트랜지스터 형성방법{METHOD FOR FORMING TRANSISTOR OF SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 STAR-셀 구조를 갖는 트랜지스터를 도시한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 트랜지스터 형성 방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 100 : 반도체 기판 20, 120 : 소자분리막
30, 130 : 활성영역 40, 160 : 게이트 패턴
50, 140 : B 불순물 주입 영역 42, 142 : 게이트 산화막
44, 144 : 게이트 폴리실리콘층 46, 146 : 금속층
48, 148 : 하드마스크층
본 발명은 반도체 소자의 트랜지스터 형성 방법에 관한 것으로, 특히 STAR-셀 구조(STep gated AsymmetRy Cell Scheme)로 형성되어진 트랜지스터 게이트의 채 널 길이를 증가시키며, 누설 전류를 감소시키고 리플레쉬 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터를 형성하는 기술에 관한 것이다.
반도체소자가 고집적화 됨에 따라 일반적인 적층 구조의 게이트는 숏채널 효과(Short Channel Effect)와 같은 문제점을 유발시키게 되었다.
이를 극복하기 위하여 STAR-셀 구조를 갖는 트랜지스터를 형성하였다. STAR-셀 구조의 트랜지스터는 게이트 채널 영역에 단차를 형성하여 채널 길이를 증가시킴으로써 숏채널효과를 극복할 수 있도록 한 것이다.
도 1은 종래 기술에 따른 반도체 소자의 STAR-셀 구조를 갖는 트랜지스터를 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(10)에 트렌치형 소자분리막(20)을 형성한다. 이때, 트렌치형 소자분리막(20)은 반도체 기판(10) 상에 패드 절연막(미도시)을 형성하고 소자분리 마스크를 이용하여 상기 패드 절연막 및 소정 두께의 반도체 기판을 식각한 다음, 이를 매립하는 산화막을 형성하고 상기 패드 절연막을 제거함으로써 형성한 것이다.
다음에는, 활성영역(30)에 형성되는 게이트의 하부 구조가 계단형으로 형성되도록 할 수 있는 별도의 노광 마스크를 이용하여 상기 소정 부분의 반도체 기판(10) 및 소자분리막(20)을 식각한다.
그 다음에는, 전체 표면 상부에 게이트 산화막(42), 게이트 폴리실리콘층(44), 도전층(46) 및 하드마스크층(48)의 적층구조를 갖는 게이트 패턴(40)을 형성한다.
그리고, 상기 게이트 패턴(40)을 마스크로 하여 상기 반도체 기판에 불순물을 이온 주입하여 소오스/드레인 접합영역(미도시)을 형성한다.
또한, C-할로 임플란트 공정을 실시하여 비트라인 콘택으로 예정된 소스 영역에 붕소(B) 불순물 이온(50)을 주입함으로써 트랜지스터의 문턱전압 저하(drop) 없이 셀 전류량을 확보할 수 있도록 한다.
상술한 바와 같이, STAR-셀 구조를 갖는 트랜지스터는 게이트 채널 영역에 단차를 형성하여 채널 길이를 증가시킴으로써 숏채널효과를 극복할 수 있도록 하였다. 그러나, 반도체 소자의 크기는 감소하는데 반해 게이트의 높이는 그대로 이거나 더 높아져 게이트 사이의 스토리지 노드 콘택 예정 영역이 상대적으로 더 깊어짐으로 불순물 이온 주입이 정상적으로 수행되지 못하는 문제가 발생할 수 있다.
또한, 접합 누설 전류를 감소시키기 위해서는 채널 이온 주입물의 양을 낮추거나, 접합 부분의 모양을 완만하게 형성하는 것이 바람직하다. 그러나, 채널 이온 주입 시 트랜지스터의 문턱 전압을 맞추기 위해서 이온 주입물의 양을 낮추는 것은 어렵다. 그리고, 접합 부분의 모양을 완만하게 만들기 위해서는 유효 채널 길이가 짧아져 문턱전압이 감소하거나, 펀치쓰루(Punchthrough) 현상이 발생하게 되는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 본 발명은 Star-셀 구조의 트랜지스터를 형성하는데 있어, 반도체 기판을 부분적으로 식각하기 전에 먼저 Vt 임플란트 공정을 수행하여 소스/드레인 영역의 누설 전류를 감소시키고, 리플레쉬 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서,
반도체 기판의 활성 영역에 Vt 임플란트를 수행하는 단계와,
상기 반도체 기판 상에 스토리지 노드 콘택 영역을 노출시키며 비트라인 콘택 영역 및 그 양측의 게이트 영역을 부분적으로 도포하는 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 상기 반도체 기판을 식각하여 Star-Cell 구조를 형성하는 단계 및
상기 감광막 패턴을 제거하고, 상기 반도체 기판 상에 게이트를 패터닝하는 단계를 특징으로 하는 반도체 소자의 트랜지스터 형성 방법이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 트랜지스터 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 소자분리막(120)을 형성하여 활성영역(130)을 정의한다. 이때, 반도체 기판(100) 상에 소자분리 영역을 노출시키는 감광막 패턴(미도시)을 형성하고 이를 마스크로 반도체 기판(100)을 식각하여 소자분리 트렌치를 형성한다. 다음에는, 트렌치에 산화막을 매립하여 소자분리막(120) 을 형성한다.
도 2b를 참조하면, 반도체 기판(100)의 활성 영역(130)에 Vt 임플란트를 수행한다. 이때, Vt 임플란트는 49BF2를 소스물질로 최대 도즈량(High Dose)을 2.0E+10 ~ 2.2E+10 으로 유지하면서 셀 영역의 채널 이온 주입을 수행하는 것이 바람직하다. 이 과정에서 활성영역(130)의 반도체 기판(100) 표면에 B(Boron) 이온 주입 영역(140)이 형성된다.
도 2c를 참조하면, 반도체 기판(100) 상에 스토리지 노드 콘택 영역을 노출시키며 비트라인 콘택 영역 및 그 양측의 게이트 영역을 부분적으로 도포하는 감광막 패턴(150)을 형성한다.
도 2d를 참조하면, 감광막 패턴(150)을 마스크로 상기 반도체 기판(100)을 식각하여 Star-Cell 구조를 형성한다. 이때, 비트라인 콘택 영역을 제외한 스토리지 노드 콘택 영역의 B 이온 주입 영역(140) 제거되므로, 후속의 소스/드레인 영역 형성을 위한 이온 주입 공정에서 안정적인 반도체 소자의 특성을 얻을 수 있다.
도 2e를 참조하면, 감광막 패턴(150)을 제거한다. 그 결과 소자분리막(120), 소스/드레인 영역 및 게이트 영역의 소정부분이 식각되어 반도체 기판(100)의 표면 보다 낮게 형성되고, B 이온 주입 영역(140)인 비트라인 콘택 영역 및 그 양측의 게이트 영역 소정 부분이 돌출된 형태로 형성된다.
도 2f를 참조하면, 반도체 기판(100) 상에 게이트 산화막(142), 게이트 폴리실리콘층(144), 금속층(146) 및 하드마스크층(148)을 적층하여 게이트 패턴(160)을 형성한다. 이때, B 이온 주입 영역(140)에 걸쳐서 게이트 패턴(160)이 형성되므로, B 이온 주입 영역(140)의 단차에 의해서 게이트의 채널 길이가 증가된 게이트 패턴(160)이 형성된다.
이상에서 설명한 바와 같이, 본 발명은 반도체 기판을 식각하여 Star-셀 구조를 형성하기 전에 Vt 임플란트 공정을 통하여 셀 영역의 채널에 이온 주입을 먼저 실시함으로써, 이온 주입 충격에 의하여 소스/드레인 영역이 손상되고 이 부분에서 누설 전류가 발생하거나, D램의 리플레쉬(Refresh) 특성이 감소되는 것을 방지 할 수 있다. 또한, B 이온 주입 영역을 형성하기 때문에 후속의 C-할로 이온 주입 공정을 개선해 줄 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

  1. 반도체 기판의 활성 영역에 Vt(Threshold voltage) 임플란트를 수행하는 단계;
    상기 반도체 기판 상에 스토리지 노드 콘택 영역을 노출시키며 비트라인 콘택 영역 및 그 양측의 게이트 영역을 부분적으로 도포하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 반도체 기판을 식각하여 STAR-Cell 구조(STep gated AsymmetRy Cell Scheme)를 형성하는 단계; 및
    상기 감광막 패턴을 제거하고, 상기 반도체 기판 상에 게이트를 패터닝하는 단계를 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 Vt 임플란트를 수행하는 단계는
    상기 활성 영역의 표면에 B(Boron) 이온 주입 영역을 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
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