KR20090089215A - 반도체 소자의 형성 방법 - Google Patents
반도체 소자의 형성 방법 Download PDFInfo
- Publication number
- KR20090089215A KR20090089215A KR1020080014637A KR20080014637A KR20090089215A KR 20090089215 A KR20090089215 A KR 20090089215A KR 1020080014637 A KR1020080014637 A KR 1020080014637A KR 20080014637 A KR20080014637 A KR 20080014637A KR 20090089215 A KR20090089215 A KR 20090089215A
- Authority
- KR
- South Korea
- Prior art keywords
- recess gate
- forming
- insulating film
- channel
- semiconductor substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title description 3
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000005468 ion implantation Methods 0.000 claims abstract description 15
- 238000002955 isolation Methods 0.000 claims abstract description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052796 boron Inorganic materials 0.000 claims abstract description 12
- 238000000137 annealing Methods 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 3
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 230000004888 barrier function Effects 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 239000005368 silicate glass Substances 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000007943 implant Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 238000005108 dry cleaning Methods 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 리세스 게이트에 채널(Channel)이 형성될 영역에 농도를 균일(Uniformity)하게 만드는 방법으로서, 리세스 게이트 영역에 붕소(Boron)가 함유된 BSG(Boron Silicate Glass) 산화막을 형성하여 어닐링(Annealing)을 통해 반도체 기판상에 붕소(Boron)를 주입시켜 채널(Channel)의 균일도(Uniformity)와 길이(Length)가 증가하고, 문턱 전압(Vt)의 조절(Control)을 쉽게 가능하도록 하여 반도체 소자의 리프레쉬 타임(Refresh Time)을 개선할 수 있는 기술을 개시한다.
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호 설명>
100, 200: 반도체 기판 110, 210: 활성 영역
120, 220: 소자분리막 130, 230: 웰(Well) 이온주입
131. 231: 필드 스탑(Field Stop) 이온주입 132: 채널(Channel) 이온주입
140, 240: 감광막 패턴 150, 250: 리세스 게이트 영역
160: 게이트 산화막 260: 절연막
270: 채널(Channel) 180, 280: 폴리실리콘층
190, 290: 배리어 메탈 191, 300: 텅스텐층
192, 310: 하드마스크 질화막 193, 320: 리세스 게이트
194, 330: 소스/드레인 콘택
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 리세스 게이트에 채널(Channel)이 형성될 영역에 농도를 균일(Uniformity)하게 만드는 방법으로서, 리세스 게이트 영역에 붕소(Boron)가 함유된 BSG(Boron Silicate Glass) 산화막을 형성하여 어닐링(Annealing)을 통해 반도체 기판상에 붕소(Boron)를 주입시켜 채널(Channel)의 균일도(Uniformity)와 길이(Length)가 증가하고, 문턱 전압(Vt)의 조절(Control)을 쉽게 가능하도록 하여 반도체 소자의 리프레쉬 타임(Refresh Time)을 개선할 수 있는 기술을 개시한다.
반도체 소자의 트랜지스터의 제조에 있어서 가장 중요한 파라미터(Parameter)의 하나는 문턱 전압(Threshold Voltage : Vt)이다.
문턱 전압은 게이트 산화막 두께, 채널 도핑(Channel Doping) 농도, 옥사이드 차아지(Oxide Charge) 및 게이트에 사용되는 물질에 의존하는 변수이다.
이러한 문턱 전압은 소자의 크기가 감소함에 따라 이론치와 일치하지 않는 여러 현상들이 나타나고 있다.
그 중에서 현재 당면하고 있는 문제는 게이트 채널 길이(Gate Channel Length)가 감소함에 따라 발생하는 숏(Short) 채널 효과라 할 수 있겠다.
반도체 소자가 고집적화됨에 따라 나노(nm)급 소자에서는 속도 향상과 1 ~ 2V의 낮은 동작전압에서 작동하는 소자를 요구하게 되었고 그에 따라 문턱 전압도 낮은 전압을 요구하고 있다.
그러나 문턱 전압은 더 낮아지게 되면 숏(Short) 채널효과에 의해 소자를 제 어하기가 불가능하게 된다.
또한, 숏(Short) 채널효과는 핫 캐리어(Hot Carrier)에 의한 DIBL(Drain Induced Built-in Leakage) 현상을 유발시키는 문제가 있다.
이러한 숏(Short) 채널효과를 감소시키기 위해 여러 연구가 진행 중이지만 반도체소자의 고집적화에 따라 이를 만족시키기 위한 해결책은 여전히 미완 상태이다.
현재 연구가 되고 있는 방향은 도핑(Doping) 농도를 조절하는 방법으로 해결책을 찾고자 하지만 이는 궁극적인 숏(Short) 채널효과의 해결 방법은 되지 못한다.
현재 알려진 연구방법은 수직에 가까운 경사이온주입(Vertically Abrupt Channel Doping) 을 통한 SSR(Super Steep Retrograde Channel), 이온 임플란트 채널(Ion Implant Channel)을 형성하는 방법, 측면 경사이온주입(Laterally Abrupt Channel Doping) 방법, 큰 각의 경사이온주입(Large Angle Tilt Implant) 통한 할로 구조(Halo Structure)를 갖는 채널(Channel)을 형성하는 방법 등이 연구되어 지고 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(100)에 활성 영역(110)을 정의하는 소자분리막(120)을 형성한다.
다음으로, 셀 트랜지스터를 형성하기 위한 웰(Well) 이온 주입(130), 필드 스탑(Field Stop) 이온 주입(131) 및 채널(Channel) 이온 주입(132)을 셀(Cell) 영역만 오픈(Open)하여 실시한다.
도 1b를 참조하면, 반도체 기판(100) 상에 감광막을 형성한다.
다음으로, 리세스 게이트 영역 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
그 다음으로, 감광막 패턴을 마스크로 활성 영역(110) 및 소자분리막(120)을 식각하여 리세스 게이트 영역(150)을 형성한다.
도 1c를 참조하면, 리세스 게이트 영역(150)을 포함한 전체 표면상에 게이트 산화막(160)을 형성한다.
도 1d를 참조하면, 전체 표면상에 폴리실리콘층(180)을 형성한다.
다음으로, 폴리실리콘층(180) 상에 배리어 메탈(190), 텅스텐층(191) 및 하드마스크 질화막(192)을 순차적으로 형성한다.
도 1e를 참조하면, 하드마스크 질화막(192) 상에 감광막을 형성한다.
다음으로, 리세스 게이트 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
그 다음으로, 감광막 패턴을 마스크로 하드마스크 질화막(192), 텅스텐층(191), 배리어 메탈(190) 및 폴리실리콘층을 식각하여 활성 영역(110) 및 소자 분리막(120)을 노출시키는 리세스 게이트(193)를 형성한다.
다음으로, 리세스 게이트(193)를 형성한 후, 소스/드레인 콘택(194)을 형성한다.
상기한 바와 같이 종래 기술에 따른 반도체 소자의 형성 방법은, 채널(Channel) 형태가 U자 모양으로 형성되어, 채널(Channel) 이온 주입(Implant) 시 채널(Channel)로 사용되는 영역 전체가 균일하게 도핑(Dopping) 되지 않고, 문턱 전압(Vt)을 결정하는 채널(Channel)의 U자 모양의 하측(Bottom) 부분에만 형성되어 채널(Channel) 길이(Length)가 반감되는 문제가 있다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 리세스 게이트에 채널(Channel)이 형성될 영역에 농도를 균일(Uniformity)하게 만드는 방법으로서, 리세스 게이트 영역에 붕소(Boron)가 함유된 BSG(Boron Silicate Glass) 산화막을 형성하여 어닐링(Annealing)을 통해 반도체 기판상에 붕소(Boron)를 주입시켜 채널(Channel)의 균일도(Uniformity)와 길이(Length)가 증가하고, 문턱 전압(Vt)의 조절(Control)을 쉽게 가능하도록 하여 반도체 소자의 리프레쉬 타임(Refresh Time)을 개선할 수 있는 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판상에 활성 영역을 정의하는 소자 분리막을 형성하는 단계와,
상기 활성 영역을 노출시켜 웰 이온 주입 및 필드 스탑 이온 주입을 실시하는 단계와,
상기 활성 영역 및 상기 소자 분리막을 식각하여 리세스 게이트 영역을 형성하는 단계와,
상기 리세스 게이트 영역을 포함한 전체 표면상에 절연막을 형성하는 단계와,
상기 절연막을 어닐링하여 상기 반도체 기판과 상기 리세스 게이트 영역 사이에 채널을 형성하는 단계와,
상기 절연막을 제거하는 단계와,
상기 리세스 게이트 영역 상에 리세스 게이트를 형성하는 단계 및
상기 리세스 게이트를 포함한 전체 표면상에 소스/드레인 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 절연막은 붕소가 포함된 BSG 산화막으로 형성하는 것과,
상기 어닐링은 RTP 또는 퍼니스를 이용하여 실시하는 것과,
상기 리세스 게이트는 폴리실리콘층, 배리어메탈, 텅스텐 및 하드마스크 질화막을 순차적으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성 요소들을 나타낸다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(200)에 활성 영역(210)을 정의하는 소자분리막(220)을 형성한다.
다음으로, 셀 트랜지스터를 형성하기 위한 웰(Well) 이온 주입(230) 및 필드 스탑(Field Stop) 이온 주입(231)을 셀(Cell) 영역만 오픈(Open)하여 실시한다.
도 2b를 참조하면, 반도체 기판(200)상에 감광막을 형성한다.
다음으로, 리세스 게이트 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
그 다음으로, 감광막 패턴을 마스크로 활성 영역(210) 및 소자분리막(220)을 식각하여 리세스 게이트 영역(250)을 형성한다.
도 2c를 참조하면, 리세스 게이트 영역(250)을 포함한 전체 표면상에 절연막(260)을 형성한다.
이때, 절연막(260)은 붕소(Boron)가 포함된 BSG 산화막(Oxide)으로 형성하는 것이 바람직하다.
도 2d를 참조하면, 채널(270)은 절연막(260)을 어닐링(Annealing)하여 반도체 기판(200)과 절연막(260) 사이에 삽입(Injection)시킴으로써 리세스 게이트 영역(250) 전체 표면상에 균일하게 매립되어 형성되도록 한다.
다음으로, 리세스 게이트 영역(250)의 절연막(260)을 드라이 크리닝(Dry Cleaning)하여 제거한다.
하지만, 리세스 게이트 영역(250)에 절연막(260)의 일부는 남아있는다.
도 2e를 참조하면, 리세스 게이트 영역(250)을 포함한 전체 표면상에 폴리실리콘층(280)을 형성한다.
다음으로, 폴리실리콘층(280) 상에 배리어 메탈(290), 텅스텐층(300) 및 하드마스크 질화막(310)을 순차적으로 형성한다.
도 2f를 참조하면, 하드마스크 질화막(310) 상에 감광막을 형성한다.
다음으로, 리세스 게이트 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
그 다음으로, 감광막 패턴을 마스크로 하드마스크 질화막(310), 텅스텐층(300), 배리어 메탈(290) 및 폴리실리콘층(280)을 식각하여 활성 영역(210) 및 소자 분리막(220)을 노출시키는 리세스 게이트(320)를 형성한다.
다음으로, 리세스 게이트(320)를 형성한 후, 소스/드레인 콘택(330)을 형성한다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 리세스 게이트에 채널(Channel)이 형성될 영역에 농도를 균일(Uniformity)하게 만드는 방법으로서, 리세스 게이트 영역에 붕소(Boron)가 함유된 BSG(Boron Silicate Glass) 산화막을 형성하여 어닐링(Annealing)을 통해 반도체 기판상에 붕소(Boron)를 주입시켜 채널(Channel)의 균일도(Uniformity)와 길이(Length)가 증가하고, 문턱 전압(Vt)의 조절(Control)을 쉽게 가능하도록 하여 반도체 소자의 리프레쉬 타임(Refresh Time)을 개선할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (4)
- 반도체 기판상에 활성 영역을 정의하는 소자 분리막을 형성하는 단계;상기 활성 영역을 노출시켜 웰 이온 주입 및 필드 스탑 이온 주입을 실시하는 단계;상기 활성 영역 및 상기 소자 분리막을 식각하여 리세스 게이트 영역을 형성하는 단계;상기 리세스 게이트 영역을 포함한 전체 표면상에 절연막을 형성하는 단계;상기 절연막을 어닐링하여 상기 반도체 기판과 상기 리세스 게이트 영역 사이에 채널을 형성하는 단계;상기 절연막을 제거하는 단계;상기 리세스 게이트 영역 상에 리세스 게이트를 형성하는 단계; 및상기 리세스 게이트를 포함한 전체 표면상에 소스/드레인 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 절연막은 붕소가 포함된 BSG 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 어닐링은 RTP 또는 퍼니스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 리세스 게이트는 폴리실리콘층, 배리어메탈, 텅스텐 및 하드마스크 질화막을 순차적으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080014637A KR20090089215A (ko) | 2008-02-18 | 2008-02-18 | 반도체 소자의 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080014637A KR20090089215A (ko) | 2008-02-18 | 2008-02-18 | 반도체 소자의 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090089215A true KR20090089215A (ko) | 2009-08-21 |
Family
ID=41207559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080014637A KR20090089215A (ko) | 2008-02-18 | 2008-02-18 | 반도체 소자의 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090089215A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200487178Y1 (ko) | 2017-12-07 | 2018-09-20 | (주)공구모아 | 하수구 악취차단기구 |
-
2008
- 2008-02-18 KR KR1020080014637A patent/KR20090089215A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200487178Y1 (ko) | 2017-12-07 | 2018-09-20 | (주)공구모아 | 하수구 악취차단기구 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20030088571A (ko) | 반도체소자의 트랜지스터 및 그 형성방법 | |
| US7396727B2 (en) | Transistor of semiconductor device and method for fabricating the same | |
| US20050062104A1 (en) | Field effect transistor with a high breakdown voltage and method of manufacturing the same | |
| KR101140060B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100874431B1 (ko) | 반도체 소자의 리세스 게이트 형성 방법 | |
| US7575989B2 (en) | Method of manufacturing a transistor of a semiconductor device | |
| KR20090089215A (ko) | 반도체 소자의 형성 방법 | |
| KR100873356B1 (ko) | 고전압 트랜지스터의 제조방법 | |
| KR100753103B1 (ko) | 새들형 핀 트랜지스터 제조방법 | |
| KR20070002688A (ko) | 반도체 소자의 형성 방법 | |
| JPH11220128A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| KR100756815B1 (ko) | 트랜지스터의 제조 방법 | |
| KR20020040298A (ko) | 피모스 트랜지스터 제조방법 | |
| KR20070100028A (ko) | 반도체 소자의 제조방법 | |
| KR100609541B1 (ko) | 반도체소자의 트랜지스터 형성방법 | |
| KR100520216B1 (ko) | 반도체소자제조방법 | |
| KR100907900B1 (ko) | 반도체 소자 제조 방법 | |
| KR100516230B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR20070107936A (ko) | 벌브형 게이트 전극을 갖는 반도체 소자의 제조방법 | |
| KR100677984B1 (ko) | 단채널 소자의 채널 영역 형성 방법 | |
| KR100609539B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100940113B1 (ko) | 고전압 트랜지스터 제조방법 | |
| KR100573274B1 (ko) | 전계 효과 트렌지스터 및 그의 제조방법 | |
| KR100531537B1 (ko) | 반도체소자의 제조방법 | |
| KR100501935B1 (ko) | 제 2 측벽 공정을 이용한 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |