DE3809218C2 - Halbleitereinrichtung mit einem Graben und Verfahren zum Herstellen einer solchen Halbleitereinrichtung - Google Patents

Halbleitereinrichtung mit einem Graben und Verfahren zum Herstellen einer solchen Halbleitereinrichtung

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Description

Die Erfindung bezieht sich auf eine Halbleitereinrichtung nach dem Oberbegriff des Patentanspruches 1 und auf ein Verfahren zum Herstellen einer solchen Halbleitereinrichtung.
Aus "Extended Abstracts of the 18th (International) Conference on Solid State Devices and Materials, Tokyo, 1986, Seiten 295-298" ist eine Halbleitereinrichtung der eingangs beschriebenen Art und ein Verfahren zur Herstellung einer solchen Halbleitereinrichtung bekannt.
In der Halbleitereinrichtung tritt manchmal die vom Gehäuse oder dergleichen ausgestrahlte α-Strahlung in das Substrat ein und erzeugt im Substrat Ladungsträger.
In der oben beschriebenen Halbleitereinrichtung werden diese Ladungsträger in der Störstellendiffusionsschicht gesammelt, in der die Information darstellenden Ladungen gespeichert werden, und verursachen einen Fehlbetrieb der Halbleitereinrichtung durch Induzierung sogenannter Soft Errors.
Aufgabe der Erfindung ist es, eine Halbleitereinrichtung, die die durch die Ladungsträger verursachten Betriebsfehler vermeidet und gegenüber den durch die α-Strahlung verursachten sogenannten Soft Errors stabil ist, und ein Verfahren zur Herstellung einer solchen Halbleitereinrichtung zur Verfügung zu stellen.
Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung nach Anspruch 1 und ein Verfahren nach Anspruch 3.
In der Halbleitereinrichtung dient der verbreiterte Bodenabschnitt des Grabens als eine Sperrschicht gegen Ladungsträger, die durch die α-Strahlung im Halbleitersubstrat erzeugt werden, und verhindert so das Sammeln der Ladungsträger in der in der Oberfläche des Halbleitersubstrats gebildeten aktiven Zone.
Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Weiterhin kann nach einem Verfahren eine Halbleitereinrichtung geschaffen werden, bei der nur die Zone im Bodenabschnitt des Grabens nach beiden Seiten vergrößert ist.
Von den Figuren zeigen:
Fig. 1 eine ausschnittsweise Schnittansicht einer ersten Ausführungsform der Erfindung;
Fig. 2 eine ausschnittsweise Schnittansicht einer weiteren Ausführungsform der Erfindung;
Fig. 3 eine Schnittansicht des Aufbaus einer Halbleitereinrichtung;
Fig. 4A bis 4I eine stufenweise Darstellung des Verfahrens zur Herstellung der Halbleitereinrichtung aus Fig. 3;
Fig. 5 eine ausschnittweise Schnittansicht einer abermals weiteren Ausführungsform der Erfindung;
Fig. 6A bis 6F ein Verfahren zur Herstellung der in Fig. 1 gezeigten Ausführungsform.
Zur Erläuterung der Erfindung wird zuerst eine Halbleitereinrichtung und ein Verfahren zu deren Herstellung beschrieben.
Fig. 3 ist eine Schnittansicht einer Halbleitereinrichtung.
Gemäß dieser Figur wird ein Graben 30 auf einem vorgeschrie­ benen Abschnitt des Siliziumsubstrats 11 gebildet, und ein Siliziumoxidfilm wird in den Graben 30 eingefüllt, um einen Grabentrennabschnitt 12 zu bilden. An den Grabentrennabschnitt 12 angrenzend wird eine Störstellendiffusionsschicht 13 gebil­ det, und darauf wird mit einem dielektrischen Film 16 als Zwi­ schenlage eine Kondensatorplattenelektrode 14 angeordnet. Eine Übertragungsgatterelektrode 15 wird an die Störstellendiffu­ sionsschicht 13 mit dem dazwischenliegenden dielektrischen Film 16 angrenzend auf der Oberflächenzone des Siliziumsubstrats 11 angeordnet. An die Übertragungsgatterelektrode 15 angren­ zend wird auf der Oberflächenzone des Siliziumsubstrats 11 eine Störstellendiffusionsschicht 17 gebildet, und eine Metallver­ drahtung 18 ist mit der Störstellendiffusionsschicht 17 ver­ bunden. Ein Zwischenschichtisolierfilm 19 ist zwischen der Me­ tallverdrahtung 18 und der Kondensatorplattenelektrode 4 ge­ bildet. Als oberste Schicht ist ein Oberflächenschutzfilm 20 gebildet.
Die Breite der Zone im Bodenab­ schnitt des Grabentrennabschnitts 12, welcher auf dem Silizium­ substrat 11 zum Trennen von Elementen durch Einfüllen eines Isoliermaterials in den Graben 30 gebildet ist, ist nach beiden Seiten über die Breite des oberen Abschnitts des Grabens 30 verbreitert. Das Bezugszeichen 30a kennzeichnet den verbrei­ terten Abschnitt.
In der Halbleiterspeichereinrichtung dient der Grabentrennab­ schnitt 12, welcher verbreitert ist, um breiter zu sein als der Bodenoberflächenabschnitt des Grabens 30, als eine Sperr­ schicht gegen die von der α-Strahlung im Siliziumsubstrat 11 gebildeten Ladungsträger, wodurch die Ladungsträger daran ge­ hindert werden, die Störstellendiffusionsschicht 13 auf der Oberfläche des Siliziumsubstrats 11 zu erreichen.
Nachstehend wird das Verfahren zur Herstellung der in Fig. 3 gezeigten Halbleiter­ einrichtung beschrieben.
Die Fig. 4A bis 4I sind Schnittansichten und zeigen die Schritte der Herstellung der Halbleitereinrichtung aus Fig. 3.
Zuerst wird, wie in Fig. 4A gezeigt ist, auf dem Siliziumsub­ strat 11 ein dicker Siliziumoxidfilm 21 gebildet. Dann erhält er ein Muster nach dem Verfahren der Photolithographie, und ein Graben 30 wird, wie in Fig. 4B gezeigt ist, auf dem Sili­ ziumsubstrat 11 durch anisotropes Ätzen, wie zum Beispiel re­ aktives Ionenätzen (englisch: RIE = Reactive Ion Etching), ge­ bildet. Ein dicker Siliziumoxidfilm 22 wird, wie in Fig. 4C gezeigt ist, auf der gesamten offengelegten Oberfläche des Siliziumsubstrats 11 gebildet, und der Siliziumoxidfilm 22 wird, wie in Fig. 4D gezeigt ist, durch anisotropes Ätzen, wie zum Beispiel RIE, in einer Richtung senkrecht zur Oberfläche des Siliziumsubstrats 11 geätzt. Folglich bleibt nur der Silizium­ oxidfilm 22 auf der Seitenwandoberfläche des Grabens 30 unge­ ätzt, und nur die Oberfläche des Siliziumsubstrats 11 auf der Bodenoberfläche ist im Graben 30 offengelegt. Der flache Ab­ schnitt des Siliziumsubstrats 11 ist mit dem dicken Silizium­ oxidfilm 21, welcher bei der Bildung des Grabens 30 im Silizium­ substrat 11 als Ätzmaske diente, bedeckt. Danach wird, wie in Fig. 4E gezeigt ist, das Siliziumsubstrat 11 im Bodenbereich des Grabens 30 durch isotropes Ätzen geätzt. Da das Silizium­ substrat 11 isotrop geätzt wird, wird es nicht nur in senk­ rechter Richtung, sondern auch in waagerechter Richtung zur Oberfläche des Siliziumsubstrats 11 geätzt. Nachdem die Sili­ ziumoxidfilme 21 und 22 entfernt sind, wird, wie in Fig. 4F gezeigt, ein Isoliermate­ rial, wie zum Beispiel Siliziumoxidfilm, polykristallines Silizium oder dergleichen, in den Raum im Graben durch ein Rückätzverfahren oder dergleichen eingefüllt, um einen Graben­ trennabschnitt 12 zu bilden.
Danach wird an den Grabentrennabschnitt 12 angrenzend auf dem Hauptoberflächenabschnitt die Störstellendiffusionsschicht 13 gebildet, während ein (nicht gezeigter) Abdecklack als Maske für die Ionendotierung verwendet wird. Auf der Störstellendif­ fusionsschicht 13 und auf dem Grabentrennabschnitt 12 wird ein dielektrischer Film 16 eines Kondensators gebildet. Auf dem dielektrischen Film 16 eines Kondensators wird eine Kondensa­ torplattenelektrode 14 gebildet (Fig. 4G). Ein dielektrischer Film 16 eines Gatters wird in einem Abstand von der Kondensa­ torplattenelektrode 14 auf der Hauptoberfläche des Silizium­ substrats 11 gebildet. Auf dem dielektrischen Film 16 eines Gatters wird eine Übertragungsgatterelektrode 15 gebildet. Eine Arsenionendotierung wird auf der Hauptoberfläche des Si­ liziumsubstrats 11 unter Verwendung der Kondensatorplatten­ elektrode 14 und der Übertragungsgatterelektrode 15 als Masken ausgeführt. Die Ionendotierung erfolgt von oben her senkrecht zur Hauptoberfläche (Fig. 4H). Folglich werden die Störstellen­ diffusionsbereiche 13a und 17, die die Source und den Drain bilden sollen, auf den richtigen Zonen auf der Hauptoberfläche des Siliziumsubstrats 11 gebildet. Der Störstellendiffusions­ bereich 13a ist mit der Störstellendiffusionselektrode 13 ver­ bunden.
Die Hauptoberfläche des Siliziumsubstrats 11 ist mit einem Zwischenschichtisolierfilm 19 bedeckt. Auf einer vorgeschrie­ benen Position wird ein Kontaktierungsloch 19a gebildet (Fig. 4I). Eine Metallverdrahtung 18 wird auf dem Zwischenschicht­ isolierfilm 19 gebildet und durch das Kontaktierungsloch 19a hindurch mit der Störstellendiffusionsschicht 17 verbunden. Die Metallverdrahtung 18 bildet eine in Fig. 2 gezeigte Bit- Leitung 7. Die Metallverdrahtung 18 ist mit einem Oberflächen­ schutzfilm 20 bedeckt.
Das Vorstehende zeigt ein Beispiel des Verfahrens zur Herstel­ lung der Halbleitereinrichtung nach Fig. 3. Zwei Speicherzellen werden voneinander durch den Grabentrennab­ schnitt 12 getrennt.
Im folgenden wird eine Halbleitereinrichtung entsprechend einer ersten Ausführungsform der Erfindung beschrieben.
Wie in Fig. 1 gezeigt, wird eine Störstellendiffusionsschicht 33 auf dem Seitenwandabschnitt des Grabens 30 und auf Abschnitten der Ober­ fläche des Halbleitersubstrats 11 bis zu den Seitenwandab­ schnitten hin gebildet. Außerdem wird auf der Störstellendif­ fusionsschicht 33 eine Kondensatorplattenelektrode 34 mit einem dazwischenliegenden dielektrischen Film 16 gebildet. Die Kon­ densatorplattenelektrode 34 erstreckt sich entlang der Stör­ stellendiffusionsschicht 33 und außerdem entlang des Seiten­ wandabschnitts und des Bodenoberflächenabschnitts des Grabens 30. Der Zwischenschichtschutzfilm 19 wird entsprechend der Form der Kondensatorplattenelektrode 34 in den Graben 30 eingefüllt.
Dementsprechend ist der in den Graben 30 eingefüllte Silizium­ oxidfilm in einer dünnen Schicht entlang der Seitenwandober­ fläche des Grabens 30 gebildet, und der Seitenwandabschnitt des Grabens 30 wird als Kondensator verwendet. Im verbreiter­ ten Abschnitt 30a ist der eingebettete Siliziumoxidfilm rela­ tiv dick, und dieser Abschnitt dient als Gebiet zum Trennen von Elementen.
Auch in diesem Fall dient der verbreiterte Abschnitt 30a als Grenzschicht gegen die durch die α-Strahlung im Siliziumsub­ strat 11 erzeugten Ladungsträger, wodurch die Ladungsträger daran gehindert werden, die Störstellendiffusionsschicht 33 zu erreichen.
Nachstehend wird ein Verfahren zur Herstellung der Halbleiter­ speichereinrichtung in der Ausführungsform von Fig. 1 beschrie­ ben.
Die Fig. 6A bis 6F sind Schnittansichten und zeigen die Schritte zur Herstellung der Halbleiterspeichereinrichtung.
Zunächst wird, wie in Fig. 6A gezeigt ist, ein dünner Silizium­ oxidfilm 41 durch thermische Oxidation auf einem Einkristall- Siliziumsubstrat 11 gebildet, und ein Siliziumnitridfilm 42, der die Oxidmaske darstellt, wird auf dem Siliziumoxidfilm 41 gebildet. Danach wird auf dem Siliziumnitridfilm 42 ein dicker Siliziumoxidfilm 43 gebildet. Anschließend erhält der Silizium­ oxidfilm 43 nach dem Verfahren der Photolithographie ein Muster, und ein Graben 30 wird durch anisotropes Ätzen, wie zum Bei­ spiel reaktives Ionenätzen, im Siliziumsubstrat 11 gebildet (Fig. 6B).
Danach wird, wie in Fig. 6C gezeigt ist, auf dem Seitenwandab­ schnitt und dem Bodenoberflächenabschnitt des Grabens 30 durch thermische Oxidation ein dünner Siliziumoxidfilm 41 gebildet. Auf dem Siliziumoxidfilm 41 wird ein als Oxidmaske dienender Siliziumnitridfilm 42 gebildet. Auf dem Siliziumnitridfilm 42 wird ein Siliziumoxidfilm 44 gebildet, der die Ätzmaske auf dem Seitenwandabschnitt des Grabens 30 darstellt. Im Anschluß daran werden, wie in Fig. 6D gezeigt ist, der Siliziumoxidfilm 44, der Siliziumnitridfilm 42, der Siliziumoxidfilm 41 und das Siliziumsubstrat 11 in senkrechter Richtung durch anisotropes Ätzen, wie zum Beispiel reaktives Ionenätzen, geätzt. Nun bleibt der Siliziumnitridfilm 42, der auf dem Seitenwandab­ schnitt des Grabens 30 gebildet ist, mit dem als Ätzmaske die­ nenden Siliziumoxidfilm 44 bedeckt, und nur der auf dem Boden­ oberflächenabschnitt des Grabens 30 gebildete Siliziumnitrid­ film 42 wird entfernt. Nach diesen Schritten wird der auf dem Seitenwandabschnitt des Grabens 30 und auf dem Oberflächenab­ schnitt des Halbleitersubstrats 11 gebildete Siliziumnitrid­ film 42 jeweils mit dem Siliziumoxidfilm 43 bzw. 44 abgedeckt.
Dann wird, wie in Fig. 6E gezeigt ist, das Siliziumsubstrat 11 im Bereich des Bodenabschnitts des Grabens 30 durch iso­ tropes Ätzen geätzt. Da das Siliziumsubstrat 11 isotrop geätzt wird, wird es nicht nur in vertikaler Richtung, sondern auch in horizontaler Richtung zur Oberfläche des Substrats geätzt. Wie in Fig. 6F gezeigt ist, wird, nachdem die Siliziumoxidfilme 43 und 44 entfernt sind, auf dem Gebiet des Bodenabschnitts des Grabens 30 durch thermische Oxidation ein Gebiet 12 aus dickem Siliziumoxidfilm zum Trennen von Elementen gebildet. Danach wird der Siliziumnitridfilm 42, der als Oxidmaske gedient hat, entfernt. Nach den vorbeschriebenen Schritten wird ebenfalls die in Fig. 1 gezeigte Halbleitereinrichtung erhalten.
Fig. 2 ist eine Schnittansicht einer weiteren Ausführungsform. Bei dieser Ausführungsform der Halbleiterspei­ chereinrichtung ist der im Bereich des Bodenabschnitts des Grabens 30 gebildete verbreiterte Abschnitt 30a nur in der Richtung parallel zur Oberfläche des Halbleitersubstrats 11 verbreitert.
Fig. 5 zeigt noch eine andere Ausführungsform in einer Schnittansicht. Bei dieser Ausführungsform ist der bei der in Fig. 2 gezeigten Ausführungsform aus einem dicken Siliziumoxidfilm gebildete Abschnitt 12 zum Trennen von Ele­ menten aus einem isolierenden polykristallinen Silizium ge­ bildet.
Wie oben beschrieben ist, ist bei der Halb­ leitereinrichtung der im Halbleitersubstrat gebildete Bereich im Bodenabschnitt des Grabens zum Trennen von Elementen nach beiden Seiten über die Breite des Grabens hinaus in der Rich­ tung parallel zur Oberfläche des Halbleitersubstrats verbrei­ tert, so daß der verbreiterte Trennbereich als eine Grenz­ schicht gegen die α-Strahlung dient und das Eintreffen von Ladungsträgern in dem auf der Oberfläche des Halbleitersubstrats gebildeten aktiven Bereich verhindert. Somit kann der durch die Ladungsträger verursachte Fehlbetrieb vermieden werden, und es kann eine Halbleitereinrichtung erhalten werden, die gegen die durch die α-Strahlung verursachten sogenannten Soft Errors stabil ist.
Nach dem Verfahren zur Herstellung der Halb­ leitereinrichtung kann der Bereich im Bodenabschnitt des Gra­ bens allein verbreitert werden, wodurch die angestrebte Halbleiter­ einrichtung erhalten werden kann.

Claims (9)

1. Halbleitereinrichtung mit
einem Halbleitersubstrat (11),
einem in dem Halbleitersubstrat (11) angeordneten Graben (30), der einen Seitenwandabschnitt und einen Bodenabschnitt (30a) aufweist;
einen Kondensator (33, 16, 34) mit einer auf dem Seitenwandabschnitt und auf einem mit dem Seitenwandabschnitt verbundenen Bereich der Oberfläche des Halbleitersubstrates (11), aber nicht auf dem Boden gebildeten Störstellendiffusionsschicht (33),
einem auf und entlang der Störstellendiffusionsschicht (33) gebildeten dielektrischen Film (16) und
einer auf und entlang dem dielektrischen Film (16) gebildeten Kondensatorplattenelektrode (34); und
Isolationsmaterial (12), das in den Bereich des Bodenabschnittes (30a) im Graben (30) eingebettet ist,
dadurch gekennzeichnet, daß der Graben (30) im Bereich des Bodenabschnittes (30a) breiter als im Bereich des Seitenwandabschnittes ist.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Isolationsmaterial (12) aus Siliziumoxid oder aus isolierendem polykristallinem Silizium gebildet ist.
3. Verfahren zum Herstellen einer Halbleitereinrichtung nach einem der Ansprüche 1 oder 2, mit den Schritten:
Vorbereiten des Halbleitersubstrats (11); Bilden eines ersten Siliziumoxidfilmes (21) auf dem Halbleitersubstrat (11); Bilden des Grabens (30) in dem Halbleitersubstrat (11) durch Ätzen, wobei der Siliziumoxidfilm (21) als Ätzmaske dient, Bilden eines zweiten Siliziumoxidfilmes (22) auf der gesamten offengelegten Oberfläche des Halbleitersubstrats (11), wobei der als Ätzmaske dienende Siliziumoxidfilm (21) bleibt, wie er ist; ansisotropes Ätzen des zweiten Siliziumoxidfilmes (22) derart, daß der zweite Siliziumoxidfilm (22) nur auf dem Seitenwandabschnitt des Grabens (30) bleibt; und Vergrößern des Grabens (30) durch Ätzen des Halbleitersubstrats (11), das nur auf der Bodenoberfläche des Grabens (30) durch den anisotropen Ätzprozeß offengelegt ist, zum Vergrößern der Breite des Bodenabschnitts (30a) des Grabens (30).
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß das Verbreitern des Grabens (30) durch isotropes Ätzen erfolgt.
5. Verfahren nach einem der Ansprüche 3 oder 4, dadurch gekennzeichnet, daß das Bilden des ersten Oxidfilms (21) das Versehen mit einem Muster durch Photolithographie beinhaltet.
6. Verfahren nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß das Ätzen beim Bilden des Grabens (30) ein anisotropes Rückstrahlen durch reaktives Ionenätzen ist.
7. Verfahren nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß der Schritt des Bildens des ersten Oxidfilms durch die Schritte Bilden eines dünnen Siliziumoxidfilms (41) auf dem Halbleitersubstrat (11) durch thermische Oxidation; Bilden eines Siliziumnitridfilms (42), der als Maske auf dem Siliziumoxidfilm dient; Bilden eines dicken Siliziumoxidfilms (43) auf dem Siliziumnitridfilm (42); und Versehen des Siliziumoxidfilms (43) mit einem Muster durch Photolithographie ersetzt ist.
8. Verfahren nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, daß der Schritt des Bildens des zweiten Oxidfilms durch die Schritte Bilden eines dünnen Siliziumoxidfilms (41) auf dem Seitenwandabschnitt und dem Bodenoberflächenabschnitt des Grabens (30) durch thermische Oxidation; Bilden eines Siliziumnitridfilms (42), der als Maske auf dem Siliziumoxidfilm dient; und Bilden eines weiteren Siliziumoxidfilms (44), der als Ätzmaske auf dem Seitenwandabschnitt des Grabens (30) auf dem Siliziumnitridfilm (42) dient, ersetzt ist.
9. Verfahren nach Anspruch 8, gekennzeichnet durch das Bilden des Isoliermaterials (12) durch Bilden eines dicken Siliziumoxidfilms auf dem Bodenabschnittsbereich (30a) des Grabens (30) durch thermische Oxidation nach Entfernen des weiteren Siliziumoxidfilms (44).
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4000496A1 (de) * 1989-08-17 1991-02-21 Bosch Gmbh Robert Verfahren zur strukturierung eines halbleiterkoerpers
US5393375A (en) * 1992-02-03 1995-02-28 Cornell Research Foundation, Inc. Process for fabricating submicron single crystal electromechanical structures
JPH0637275A (ja) * 1992-07-13 1994-02-10 Toshiba Corp 半導体記憶装置及びその製造方法
US5536675A (en) * 1993-12-30 1996-07-16 Intel Corporation Isolation structure formation for semiconductor circuit fabrication
JP3396553B2 (ja) * 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
US5583368A (en) * 1994-08-11 1996-12-10 International Business Machines Corporation Stacked devices
US5658816A (en) * 1995-02-27 1997-08-19 International Business Machines Corporation Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond
DE19525072C2 (de) * 1995-07-10 2002-06-27 Infineon Technologies Ag Integrierte Schaltungsanordnung, bei der ein erstes Bauelement an einer Hauptfläche eines Halbleitersubstrats und ein zweites Bauelement am Grabenboden angeordnet sind, und Verfahren zu deren Herstellung
WO1998012756A1 (fr) * 1996-09-19 1998-03-26 Ngk Insulators, Ltd. Dispositif a semi-conducteurs et procede de fabrication
US6309975B1 (en) 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US6100132A (en) 1997-06-30 2000-08-08 Kabushiki Kaisha Toshiba Method of deforming a trench by a thermal treatment
US5843820A (en) * 1997-09-29 1998-12-01 Vanguard International Semiconductor Corporation Method of fabricating a new dynamic random access memory (DRAM) cell having a buried horizontal trench capacitor
US5943581A (en) * 1997-11-05 1999-08-24 Vanguard International Semiconductor Corporation Method of fabricating a buried reservoir capacitor structure for high-density dynamic random access memory (DRAM) circuits
KR19990073644A (ko) * 1998-03-02 1999-10-05 김영환 반도체장치의 제조 방법
US6177699B1 (en) 1998-03-19 2001-01-23 Lsi Logic Corporation DRAM cell having a verticle transistor and a capacitor formed on the sidewalls of a trench isolation
US6369418B1 (en) 1998-03-19 2002-04-09 Lsi Logic Corporation Formation of a novel DRAM cell
US6090661A (en) * 1998-03-19 2000-07-18 Lsi Logic Corporation Formation of novel DRAM cell capacitors by integration of capacitors with isolation trench sidewalls
US6190988B1 (en) 1998-05-28 2001-02-20 International Business Machines Corporation Method for a controlled bottle trench for a dram storage node
DE19844997A1 (de) * 1998-09-30 2000-04-13 Siemens Ag Vertikaler Feldeffekttransistor mit innenliegendem Gate und Herstellverfahren
TW400614B (en) * 1998-11-06 2000-08-01 United Microelectronics Corp The manufacture method of Shallow Trench Isolation(STI)
JP4221859B2 (ja) * 1999-02-12 2009-02-12 株式会社デンソー 半導体装置の製造方法
TW463286B (en) * 1999-05-07 2001-11-11 Mosel Vitelic Inc Manufacturing method of trench-type capacitor
KR20010058395A (ko) * 1999-12-27 2001-07-05 박종섭 반도체소자의 격리영역 형성방법
US6383924B1 (en) * 2000-12-13 2002-05-07 Micron Technology, Inc. Method of forming buried conductor patterns by surface transformation of empty spaces in solid state materials
US6313008B1 (en) * 2001-01-25 2001-11-06 Chartered Semiconductor Manufacturing Inc. Method to form a balloon shaped STI using a micro machining technique to remove heavily doped silicon
US6544838B2 (en) 2001-03-13 2003-04-08 Infineon Technologies Ag Method of deep trench formation with improved profile control and surface area
US20030107111A1 (en) 2001-12-10 2003-06-12 International Business Machines Corporation A 3-d microelectronic structure including a vertical thermal nitride mask
US6867089B2 (en) 2002-01-28 2005-03-15 Nanya Technology Corporation Method of forming a bottle-shaped trench in a semiconductor substrate
TWI291735B (en) 2002-01-28 2007-12-21 Nanya Technology Corp Method for forming bottle-shaped trench in semiconductor substrate
TWI291736B (en) * 2002-02-05 2007-12-21 Nanya Technology Corp Method for forming bottle-shaped trench in semiconductor substrate
TW554521B (en) * 2002-09-16 2003-09-21 Nanya Technology Corp Process for forming a bottle-shaped trench
US20060113590A1 (en) * 2004-11-26 2006-06-01 Samsung Electronics Co., Ltd. Method of forming a recess structure, recessed channel type transistor and method of manufacturing the recessed channel type transistor
US7560359B2 (en) * 2004-11-26 2009-07-14 Samsung Electronics Co., Ltd. Methods of forming asymmetric recesses and gate structures that fill such recesses and related methods of forming semiconductor devices that include such recesses and gate structures
US7935602B2 (en) * 2005-06-28 2011-05-03 Micron Technology, Inc. Semiconductor processing methods
US20070059897A1 (en) * 2005-09-09 2007-03-15 Armin Tilke Isolation for semiconductor devices
JP4301227B2 (ja) * 2005-09-15 2009-07-22 セイコーエプソン株式会社 電気光学装置及びその製造方法、電子機器並びにコンデンサー
US7648869B2 (en) * 2006-01-12 2010-01-19 International Business Machines Corporation Method of fabricating semiconductor structures for latch-up suppression
US20070158779A1 (en) * 2006-01-12 2007-07-12 International Business Machines Corporation Methods and semiconductor structures for latch-up suppression using a buried damage layer
US7276768B2 (en) * 2006-01-26 2007-10-02 International Business Machines Corporation Semiconductor structures for latch-up suppression and methods of forming such semiconductor structures
US7491618B2 (en) * 2006-01-26 2009-02-17 International Business Machines Corporation Methods and semiconductor structures for latch-up suppression using a conductive region
US20070194403A1 (en) * 2006-02-23 2007-08-23 International Business Machines Corporation Methods for fabricating semiconductor device structures with reduced susceptibility to latch-up and semiconductor device structures formed by the methods
KR100744691B1 (ko) * 2006-03-21 2007-08-02 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자 및 그의제조방법
US7422960B2 (en) 2006-05-17 2008-09-09 Micron Technology, Inc. Method of forming gate arrays on a partial SOI substrate
US7537994B2 (en) 2006-08-28 2009-05-26 Micron Technology, Inc. Methods of forming semiconductor devices, assemblies and constructions
KR100869359B1 (ko) * 2006-09-28 2008-11-19 주식회사 하이닉스반도체 반도체 소자의 리세스 게이트 제조 방법
KR100780658B1 (ko) * 2006-12-27 2007-11-30 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7818702B2 (en) * 2007-02-28 2010-10-19 International Business Machines Corporation Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates
US7754513B2 (en) * 2007-02-28 2010-07-13 International Business Machines Corporation Latch-up resistant semiconductor structures on hybrid substrates and methods for forming such semiconductor structures
US8552525B2 (en) 2011-07-01 2013-10-08 Micron Technology, Inc. Semiconductor structures and devices and methods of forming the same
US9263455B2 (en) 2013-07-23 2016-02-16 Micron Technology, Inc. Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines
US9653507B2 (en) 2014-06-25 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench isolation shrinkage method for enhanced device performance

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4397075A (en) * 1980-07-03 1983-08-09 International Business Machines Corporation FET Memory cell structure and process
JPS5743438A (en) * 1980-08-29 1982-03-11 Toshiba Corp Semiconductor device and manufacture thereof
JPS602784B2 (ja) * 1982-12-20 1985-01-23 富士通株式会社 半導体記憶装置
JPS59232437A (ja) * 1983-06-15 1984-12-27 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS60245144A (ja) * 1984-05-18 1985-12-04 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JPS61135151A (ja) * 1984-12-05 1986-06-23 Mitsubishi Electric Corp 半導体記憶装置
JPS61201444A (ja) * 1985-03-04 1986-09-06 Toshiba Corp 半導体装置の製造方法
JPS61287143A (ja) * 1985-06-13 1986-12-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0779133B2 (ja) * 1986-06-12 1995-08-23 松下電器産業株式会社 半導体装置の製造方法

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Publication number Publication date
DE3809218A1 (de) 1988-09-29
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